TWI545881B - Ｄｃ／ｄｃ轉換器 - Google Patents

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Description

DC/DC轉換器
本發明是有關於一種將直流電壓進行轉換的直流-直流(Direct current-to-direct current，DC/DC)轉換器(converter)，且是有關於一種具備計時電路(timer circuit)的DC/DC轉換器。
對先前的DC/DC轉換器進行說明。圖7是表示先前的DC/DC轉換器的電路圖。
先前的DC/DC轉換器包括：比較器(comparator)504、RS正反器(RS-Flip-Flop，RS-FF)電路113、驅動電路110、參考電壓生成電路503、計時電路501、N型金氧半導體(N-channel Metal Oxide Semiconductor，NMOS)電晶體(transistor)108、NMOS電晶體109、電容器(condenser)107、線圈(coil)106、電阻103、電阻104、電阻502、接地(ground)端子100、輸出端子102、及電源端子101。
對比較器504的反相輸入端子輸入將輸出端子102的輸出電壓Vout分壓所得的分壓電壓，對非反相輸入端子輸入參考電壓，並輸出與比較結果對應的信號，上述參考電壓是附加電源電 壓、依存於輸出電壓Vout的漣波(ripple)電壓、及呈規定的斜率變化的斜坡(slope)電壓所得。於分壓電壓高於參考電壓時，對RS-FF電路113的置位(set)端子輸出Lo(低)位準(level)的信號，於分壓電壓低於參考電壓時，對RS-FF電路113的置位(set)端子輸出High(高)位準的信號。對RS-FF電路113的重設(reset)端子供給自計時電路501輸出的信號，根據比較器504的輸出信號與計時電路501的輸出信號而自RS-FF電路113的Q端子輸出輸出信號。驅動電路110接收RS-FF電路113的信號並控制NMOS電晶體108、NMOS電晶體109的接通斷開(on/off)，自輸出端子102產生輸出電壓Vout(例如參照專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-182533號公報
然而，先前的DC/DC轉換器由於根據輸出電壓Vout而產生參考電壓，故而存在如下問題：容易受到來自輸出電壓Vout的雜訊(noise)的影響，而控制不易穩定。
本發明是鑑於上述問題而完成的，提供一種DC/DC轉換器，該DC/DC轉換器不受輸出電壓Vout的雜訊影響而不會進行誤動作，從而可進行穩定的控制，且能以相對固定的頻率進行動作。
為了解決先前的問題，本發明的DC/DC轉換器設為如下構成。
一種DC/DC轉換器，具有接通計時電路，該接通計時電路輸入與輸入至輸出電晶體的閘極的信號同步的控制信號，且輸出接通時間信號，接通計時電路包括：漣波生成電路，根據控制信號生成並輸出漣波成分；平均化電路，輸出將漣波成分平均化所得的信號；以及計時電路，根據平均化電路的信號及控制信號而生成並輸出接通時間信號。
本發明的DC/DC轉換器可不使用輸出電壓Vout而使計 時電路進行動作，故而可防止因輸出電壓Vout的雜訊影響等而導致接通時間偏移。另外，接通時間信號可進行工作(duty)控制，故而DC/DC轉換器能以固定的動作頻率進行動作。
100‧‧‧接地端子
101‧‧‧電源端子
102、122、123、124、125、305‧‧‧輸出端子
103、104、201、202、203、210、211、502‧‧‧電阻
105‧‧‧基準電壓電路
106‧‧‧線圈
107、209、212、215‧‧‧電容器
108、109、205、214‧‧‧NMOS電晶體
110‧‧‧驅動電路
111‧‧‧接通計時電路
112、216、504‧‧‧比較器
113‧‧‧RS-FF電路
114‧‧‧虛擬漣波電路
121‧‧‧輸入端子
204‧‧‧放大器
206、207、217、306、307、308、309、310、311‧‧‧PMOS電晶體
208‧‧‧開關電路
213、316、317‧‧‧反相器
230‧‧‧漣波生成電路
240‧‧‧平均化電路
250、501‧‧‧計時電路
301‧‧‧第一非反相輸入端子
302‧‧‧第一反相輸入端子
303‧‧‧第二非反相輸入端子
304‧‧‧第二反相輸入端子
312、313、314、315、401、402‧‧‧定電流電路
503‧‧‧參考電壓生成電路
I1、I2、I3、I4‧‧‧電流
Q、R、S‧‧‧端子
Ton、TS‧‧‧時間
VFB‧‧‧分壓電壓
Vout‧‧‧輸出電壓
VQ、VS‧‧‧信號
VR‧‧‧接通時間信號
Vref‧‧‧基準電壓
V1、Vcap、Vcref、Vcref0‧‧‧電壓
圖1是表示本實施方式的DC/DC轉換器的構成的電路圖。
圖2是表示本實施方式的DC/DC轉換器的接通計時電路的構成的電路圖。
圖3是表示本實施方式的DC/DC轉換器的比較器的構成的電路圖。
圖4是表示本實施方式的DC/DC轉換器的動作的時序圖(Timing Chart)。
圖5是表示接通計時電路的另一構成的電路圖。
圖6是表示本實施方式的DC/DC轉換器的另一構成的電路圖。
圖7是表示先前的DC/DC轉換器的構成的電路圖。
以下，參照圖式對本發明的實施方式進行說明。
圖1是本實施方式的DC/DC轉換器的電路圖。
本實施方式的DC/DC轉換器包括：比較器112、RS-FF電路113、虛擬漣波電路114、驅動電路110、基準電壓電路105、接通計時電路111、NMOS電晶體108、NMOS電晶體109、電容器107、線圈106、構成分壓電路的電阻103及電阻104、接地端子100、輸出端子102、及電源端子101。
圖2是表示接通計時電路111的構成的電路圖。接通計時電路111包括：電阻202、電阻201、電阻203、放大器(amplifier)204、NMOS電晶體205、P型金氧半導體(P-channel Metal Oxide Semiconductor，PMOS)電晶體206、漣波生成電路230、平均化電路240、計時電路250、輸入端子121、輸出端子124、及輸出端子125。漣波生成電路230包括PMOS電晶體207、開關電路208、電容器209、及電阻210。平均化電路240包括電阻211、及電容器212。計時電路250包括反相器(inverter)213、NMOS電晶體214、電容器215、比較器216、及PMOS電晶體217。
圖3是表示比較器112的構成的電路圖。比較器112包括：PMOS電晶體306、PMOS電晶體307、PMOS電晶體308、PMOS電晶體309、PMOS電晶體310、PMOS電晶體311、定電流電路312、定電流電路313、定電流電路314、定電流電路315、反相器316、反相器317、第一非反相輸入端子301、第一反相輸入端子302、第二非反相輸入端子303、第二反相輸入端子304、及輸出端子305。
其次，對本實施方式的DC/DC轉換器的連接進行說明。
比較器112的第一反相輸入端子連接於虛擬漣波電路114的輸出端子122，第一非反相輸入端子連接於虛擬漣波電路114的輸出端子123，第二反相輸入端子連接於電阻103與電阻104的連接點，第二非反相輸入端子連接於基準電壓電路105的正極，輸出端子連接於RS-FF電路113的置位端子。電阻103的另一個端子連接於輸出端子102，電阻104的另一個端子連接於接地端子100，基準電壓電路105的負極連接於接地端子100。RS-FF電路113的重設端子連接於接通計時電路111的輸出端子124，輸出端子連接於驅動電路110及接通計時電路111的輸入端子121。NMOS電晶體108的閘極連接於驅動電路110的第一輸出端子，汲極連接於電源端子101，源極連接於線圈106的其中一個端子及NMOS電晶體109的汲極。NMOS電晶體109的閘極連接於驅動電路110的第二輸出端子，源極連接於接地端子100。電容器107的其中一個端子連接於輸出端子102與線圈106的另一個端子，另一個端子連接於接地端子100。
對接通計時電路111的連接進行說明。放大器204的非反相輸入端子連接於電阻202與電阻201的連接點，反相輸入端子連接於NMOS電晶體205的源極與電阻203的連接點，輸出端子連接於NMOS電晶體205的閘極。電阻202的另一個端子連接於電源端子101，電阻201的另一個端子連接於接地端子100，電阻203的另一個端子連接於接地端子100。PMOS電晶體206的閘極與汲極連接於NMOS電晶體205的汲極，源極連接於電源端子101。PMOS電晶體207的閘極連接於PMOS電晶體206的閘極， 汲極連接於開關電路208，源極連接於電源端子101。電容器209的其中一個端子連接於開關電路208的另一個端子、電阻210及電阻211，另一個端子連接於接地端子100。電阻210的另一個端子連接於接地端子100，電阻211的另一個端子連接於電容器212。電容器212的另一個端子連接於接地端子100。反相器213的輸入連接於輸入端子121與控制開關電路208的接通斷開的端子，輸出連接於NMOS電晶體214的閘極。NMOS電晶體214的汲極連接於電容器215與PMOS電晶體217的汲極，源極連接於接地端子100。電容器215的另一個端子連接於接地端子100。 PMOS電晶體217的閘極連接於PMOS電晶體207的閘極，源極連接於電源端子101。比較器216的非反相輸入端子連接於PMOS電晶體217的汲極，反相輸入端子連接於電容器212，輸出連接於輸出端子124。
對比較器112的連接進行說明。定電流電路312的其中一個端子連接於電源端子101，另一個端子連接於PMOS電晶體306的源極與PMOS電晶體307的源極。PMOS電晶體306的閘極連接於第一非反相輸入端子301，汲極連接於定電流電路314與PMOS電晶體310的閘極及汲極的連接點。PMOS電晶體307的閘極連接於第一反相輸入端子302，汲極連接於反相器316的輸入。定電流電路313的其中一個端子連接於電源端子101，另一個端子連接於PMOS電晶體308的源極與PMOS電晶體309的源極。PMOS電晶體308的閘極連接於第二非反相輸入端子303，汲極連接於定電流電路314與PMOS電晶體310的閘極及汲極的連接點。PMOS電晶體309的閘極連接於第二反相輸入端子304，汲極 連接於反相器316的輸入。PMOS電晶體310的源極連接於電源端子101，定電流電路314的另一個端子連接於接地端子100。 PMOS電晶體311的閘極連接於PMOS電晶體310的閘極，汲極連接於反相器316的輸入，源極連接於電源端子101。定電流電路315的其中一個端子連接於反相器316的輸入，另一個端子連接於接地端子100。反相器317的輸入連接於反相器316的輸出，輸出連接於輸出端子305。
其次，對本實施方式的DC/DC轉換器的動作進行說明。 若對電源端子101輸入電源電壓VDD，則DC/DC轉換器自輸出端子102輸出輸出電壓Vout。電阻103與電阻104將輸出電壓Vout分壓，而輸出分壓電壓VFB。比較器112形成為如圖3所示的四端子輸入的構成，將輸入至第二非反相輸入端子的基準電壓電路105的基準電壓Vref、輸入至第二反相輸入端子的分壓電壓VFB、輸入至第一反相輸入端子的自虛擬漣波電路114的輸出端子122輸出的電壓、及輸入至第一非反相輸入端子的自虛擬漣波電路114的輸出端子123輸出的電壓進行比較，自比較器112的輸出端子輸出信號VS。接通計時電路111於輸入端子121被輸入信號VQ，且自輸出端子124輸出接通時間信號VR。RS-FF電路113於R端子輸入接通時間信號VR，於S端子輸入信號VS，且自Q端子輸出信號VQ。
圖4是表示本實施方式的DC/DC轉換器的動作的時序 圖。若分壓電壓VFB低於基準電壓Vref，則信號VS成為High位準，從而使RS-FF電路113的Q端子的信號VQ為High位準。繼而，信號VQ被輸入至驅動電路110，根據信號VQ而使NMOS 電晶體108接通，使NMOS電晶體109斷開，從而使分壓電壓VFB(輸出電壓Vout)上升。若自接通計時電路111的輸出端子124輸出的接通時間信號VR變為High位準，則藉由RS-FF電路113，信號VQ成為Lo位準，使NMOS電晶體108斷開，使NMOS電晶體109接通，從而使分壓電壓VFB(輸出電壓Vout)下降。將信號VQ為High位準的時間設為Ton，將信號VQ成為High位準後至再次成為High位準為止的時間設為TS，將該時間設為一週期並按照該週期進行控制，藉此控制作為輸出電晶體進行動作的NMOS電晶體108及NMOS電晶體109，從而自輸出端子102產生輸出電壓Vout。
比較器112是將自虛擬漣波電路114的輸出端子122輸 出的電壓輸入至比較器112的第一反相輸入端子，藉此，在比較器112內與輸入至第二反相輸入端子的分壓電壓VFB相加，從而分壓電壓VFB成為包含漣波成分的電壓。繼而，將自虛擬漣波電路114的輸出端子123輸出的電壓輸入至比較器112的第一非反相輸入端子，藉此，在比較器112內與輸入至第二非反相輸入端子的基準電壓Vref相加，藉由將該經相加所得的兩個信號加以比較，而自比較器112輸出信號VS。
接通計時電路111的放大器204是將利用電阻202與電 阻201將電源電壓VDD分壓所得的電壓V1輸入至非反相輸入端子，且以NMOS電晶體205的源極與電阻203的連接點成為電壓V1的方式控制NMOS電晶體205的閘極。由於電壓V1為依存於電源電壓VDD的電壓，故而依存於電源電壓VDD的電流流入至電阻203。該電流是通過PMOS電晶體206與PMOS電晶體207 所構成的電流鏡(current mirror)、及PMOS電晶體206與PMOS電晶體217所構成的電流鏡，作為大小相同的電流I1流入至漣波生成電路230與計時電路250。利用電流I1對電容器209充電，於電容器209的兩端產生電壓Vcref0。由於電流I1為與電源電壓VDD成比例的電流，故而若將比例係數設為K，則表示為I1=VDD×K。若將流入至電阻210的電流設為I2，將電阻210的電阻值設為R2，則表示為I2=Vcref0/R2。開關電路208由信號VQ控制接通斷開，於信號VQ為High位準時，開關電路208接通，以電流I1進行電容器209的充電且以電流I2進行放電。另外，於信號VQ為Lo位準時，開關電路208斷開，以電流I2將電容器209的電荷放電。若將充電的電荷量設為Q1，將放電的電荷量設為Q2，則表示為Q1=I1×Ton、Q2=I2×TS。由於Q1=Q2，故而I1×Ton=I2×TS，且Ton/TS=I2/I1=Vout/VDD。由此，Vout=VDD×I2/I1。
由於I2=Vcref0/R2，故而成為Vout= VDD×Vcref0/R2/I1，且成為Vcref0=Vout/VDD×R2×I1。因此，電壓Vcref0為與作為RS-FF電路113的輸出電壓的信號VQ同步、包含漣波成分、且與輸出電壓Vout成比例的電壓。
平均化電路240的電壓Vcref是藉由利用電阻211與電容器212將電壓Vcref0平均化，而自電壓Vcref0去除漣波成分。因此，電壓Vcref成為與不含漣波成分的電壓Vcref0相等的電壓，且Vcref=Vout/VDD×R2×I1。
如此一來，可不直接使用輸出電壓Vout而生成與輸出電壓Vout成比例且經平均化的電壓，故而可防止因輸出電壓Vout的雜訊等而導致接通計時電路進行誤動作，從而能以所期望的接 通時間進行穩定的控制。
由於NMOS電晶體214的閘極經由反相器213被輸入信 號VQ，故而以與信號VQ相反的時序(timing)被進行接通斷開控制。若將比較器216的非反相輸入端子的電壓設為電壓Vcap，則於NMOS電晶體214斷開時，利用電流I1對電容器215充電，而使電壓Vcap的電壓值上升。於電壓Vcap低於電壓Vcref時，比較器216的輸出端子124的接通時間信號VR輸出Lo位準，於電壓Vcap高於電壓Vcref時，比較器216的輸出端子124的接通時間信號VR輸出High位準。繼而，藉由RS-FF電路113，信號VQ成為Lo位準，使NMOS電晶體214接通，而使電容器215的電荷放電，從而使電壓Vcap的電壓下降。
若將電容器215的電容值設為C2，則接通時間Ton成 為Ton=C2/I1×Vcref=C2×R2×Vout/VDD，接通時間Ton可進行以Vout/VDD表示的duty控制。如此一來，如以接通時間Ton的式子表示般，藉由使與電源電壓VDD成比例的電流同樣地流入至PMOS電晶體207與PMOS電晶體217，而可對接通時間Ton進行duty控制，故而必須使與電源電壓VDD成比例的電流流入至兩者。如此一來，接通計時電路111可一面進行duty控制一面控制接通時間，並以固定的頻率進行動作，由於不直接使用輸出電壓Vout，故而可防止因輸出電壓Vout的雜訊等導致接通時間偏移而進行誤動作。
此外，輸入至接通計時電路111的輸入端子121的信號 VQ是使用RS-FF電路113的Q端子的信號，但只要為與輸入至NMOS電晶體108的閘極的信號同步的信號，則亦可使用其他節 點的信號。
另外，比較器112是使用四端子輸入的比較器，但只要 為將自虛擬漣波電路114的輸出端子122輸出的電壓與分壓電壓VFB相加，且將自虛擬漣波電路114的輸出端子123輸出的電壓與基準電壓Vref相加的構成，則並不限定於該構成。例如亦可由兩端子輸入的比較器構成，該兩端子輸入的比較器是設置將自虛擬漣波電路114的輸出端子122輸出的電壓與分壓電壓VFB相加的加法器、及將自虛擬漣波電路114的輸出端子123輸出的電壓與基準電壓Vref相加的加法器，且將該些信號進行比較。
另外，使用電阻作為使電流I2流通的構成，但並不限 定於該構成，只要為使電流I2流通的元件，則亦可使用其他阻抗(impedance)元件或電流源電路。另外，雖使用由RS-FF電路，但並不限定於該構成，亦可使用其他正反器電路。進而，設為使相同的電流I1流入至PMOS電晶體207與PMOS電晶體217而進行了說明，但只要使與電源電壓VDD成比例的電流流入即可，並不限定於使完全相同之電流流入。
另外，於上述接通計時電路111的實施方式及構成中， PMOS電晶體206、PMOS電晶體207、PMOS電晶體217的源極端子既可與比較器112等的電源端子連接，亦可與電源端子101連接。亦即，並不受在該些實施方式中連接的電源端子的連接限定。
如以上所說明般，本實施方式的DC/DC轉換器可不直 接使用輸出電壓Vout而使計時電路動作，故而可防止因輸出電壓Vout的雜訊的影響等而導致接通時間偏移或進行誤動作，從而可 進行穩定的控制。另外，接通時間信號可進行duty控制，故而即便輸入輸出條件變化，DC/DC轉換器亦能以固定的動作頻率進行動作。
圖5是表示本實施方式的DC/DC轉換器的接通計時電 路111的另一例的電路圖。與圖2的接通計時電路的不同點在於：將PMOS電晶體207、PMOS電晶體217變更為定電流電路401、定電流電路402，且刪除了PMOS電晶體206、NMOS電晶體205、放大器204、電阻202、電阻201、電阻203。其他電路與圖2的接通計時電路相同。
對圖5的接通計時電路的動作進行說明。將流入至定電 流電路401的電流設為電流I3，將流入至定電流電路402的電流設為電流I4，將流入至電阻210的電流設為I2。
若將電阻210的電阻值設為R2，則表示為I2= Vcref0/R2。開關電路208是根據信號VQ控制接通斷開，於信號VQ為High位準時，開關電路208接通，以電流I3進行電容器209的充電且以電流I2進行放電。另外，於信號VQ為Lo位準時，開關電路208斷開，以電流I2將電容器209的電荷放電。若將充電的電荷量設為Q1，將放電的電荷量設為Q2，則表示為Q1=I3×Ton、Q2=I2×TS。由於Q1=Q2，故而成為I3×Ton=I2×TS，且成為Ton/TS=I2/I3=Vout/VDD。由此，成為Vout=VDD×I2/I3。
由於I2=Vcref0/R2，故而成為Vout= VDD×Vcref0/R2/I3，且成為Vcref0=Vout/VDD×R2×I3。如此一來，電壓Vcref0為與作為RS-FF電路113的輸出電壓的信號VQ同步、包含漣波成分、且與輸出電壓Vout成比例的電壓。
平均化電路240的電壓Vcref是藉由利用電阻211與電容器212將電壓Vcref0平均化，而自電壓Vcref0去除漣波成分。因此，電壓Vcref成為與不含漣波成分的電壓Vcref0相等的電壓，且Vcref=Vout/VDD×R2×I3。
如此一來，可不直接使用輸出電壓Vout而生成與輸出電壓Vout成比例且經平均化的電壓，故而可防止因輸出電壓Vout的雜訊等而導致接通計時電路進行誤動作，從而能以所期望的接通時間進行穩定的控制。
NMOS電晶體214的閘極由於經由反相器213被輸入信號VQ，故而以與信號VQ相反的時序被進行接通斷開控制。若將比較器216的非反相輸入端子的電壓設為電壓Vcap，則於NMOS電晶體214斷開時，利用電流I4對電容器215充電，從而電壓Vcap的電壓值上升。於電壓Vcap低於電壓Vcref時，比較器216的輸出端子124的接通時間信號VR輸出Lo位準，於電壓Vcap高於電壓Vcref時，比較器216的輸出端子124的接通時間信號VR輸出High位準。繼而，藉由RS-FF電路113，信號VQ成為Lo位準，使NMOS電晶體214接通，且使電容器215的電荷放電，從而使電壓Vcap的電壓下降。
若將電容器215的電容值設為C2，則接通時間Ton成為Ton=C2/I4×Vcref=C2×I3/I4×R2×Vout/VDD，在I3=I4的情況下，接通時間Ton成為Ton=C2×R2×Vout/VDD，接通時間Ton可進行以Vout/VDD表示的duty控制。如此一來，如以接通時間Ton的式子表示般，藉由使定電流流入至PMOS電晶體207與PMOS電晶體217，而可對接通時間Ton進行duty控制，且可一面進行 duty控制一面控制接通時間，從而能以固定的頻率進行動作，由於可不直接使用輸出電壓Vout，故而可防止因輸出電壓Vout的雜訊等導致接通時間偏移而進行誤動作。
此外，輸入至接通計時電路111的輸入端子121的信號 VQ是使用RS-FF電路113的Q端子的信號，但只要為與輸入至NMOS電晶體108的閘極的信號同步的信號，則亦可使用其他節點的信號。
另外，比較器112是使用四端子輸入的比較器，但只要 為將自虛擬漣波電路114的輸出端子122輸出的電壓與分壓電壓VFB相加，且將自虛擬漣波電路114的輸出端子123輸出的電壓與基準電壓Vref相加的構成，則並不限定於該構成。例如亦可由兩端子輸入的比較器構成，該兩端子輸入的比較器是設置將自虛擬漣波電路114的輸出端子122輸出的電壓與分壓電壓VFB相加的加法器、及將自虛擬漣波電路114的輸出端子123輸出的電壓與基準電壓Vref相加的加法器，且將該些信號進行比較。
另外，使用電阻作為使電流I2流通的構成，但並不限 定於該構成，只要為使電流I2流通的元件，則亦可使用其他阻抗元件或電流源電路。另外，雖使用了RS-FF電路，但並不限定於該構成，亦可使用其他正反器電路。進而，設為使相同的電流流入至定電流電路401與定電流電路402而進行了說明，但亦可使與定電流電路401成比例的電流流入至定電流電路402，或亦可為不同的電流，並不限定於該構成。
另外，在上述接通計時電路111的實施方式及構成中， 關於定電流電路401、定電流電路402的連接，既可與比較器112 等的電源端子連接，亦可與電源端子101連接。亦即，並不受在該些實施方式中連接的電源端子的連接限定。
如以上所說明般，具備圖5的接通計時電路的本實施方 式的DC/DC轉換器可不直接使用輸出電壓Vout而使計時電路進行動作，故而可防止因輸出電壓Vout的雜訊的影響等而導致接通時間偏移或進行誤動作，從而可進行穩定的控制。另外，接通時間信號可進行duty控制，故而即便輸入輸出條件變化，DC/DC轉換器亦能以固定的動作頻率進行動作。
圖6是表示使用本實施方式的接通計時電路的另一 DC/DC轉換器的例子的電路圖。與圖1的實施方式的DC/DC轉換器的不同點在於：自接通計時電路111的輸出端子125輸出電壓Vcref，並輸入至比較器112的第二反相輸入端子，且刪除了將輸出電壓Vout分壓的電阻103、電阻104。
對圖6的DC/DC轉換器的動作進行說明。
若對電源端子101輸入電源電壓VDD，則DC/DC轉換器自輸出端子102輸出輸出電壓Vout。比較器112形成為如圖3所示的四端子輸入的構成，將輸入至第二非反相輸入端子的基準電壓電路105的基準電壓Vref、輸入至第二反相輸入端子的自接通計時電路111輸出的電壓Vcref、輸入至第一反相輸入端子的自虛擬漣波電路114的輸出端子122輸出的電壓、及輸入至第一非反相輸入端子的自虛擬漣波電路114的輸出端子123輸出的電壓進行比較，而自比較器112的輸出端子輸出信號VS。接通計時電路111是在輸入端子121輸入信號VQ，且自輸出端子124輸出接通時間信號VR，自輸出端子125輸出電壓Vcref。RS-FF電路113是在R 端子輸入接通時間信號VR，在S端子輸入信號VS，且自Q端子輸出信號VQ。
關於本實施方式的接通計時電路111，平均化電路240 不直接使用輸出電壓Vout而生成與輸出電壓Vout成比例且經平均化的電壓Vcref。由於平均化電路240的輸出電壓Vcref=Vout/VDD×R2×I1，且I1=VDD×K，故而成為Vcref=Vout/VDD×R2×VDD×K，且成為Vcref=Vout×R2×K。因此，Vcref與輸出電壓Vout成為比例關係，由於Vout=Vcref×R2×K，故而藉由控制Vcref，可獲得所期望的輸出電壓Vout。
若平均化電路240的輸出電壓Vcref低於基準電壓 Vref，則信號VS成為High位準，而使RS-FF電路113的Q端子的信號VQ為High位準。繼而，信號VQ被輸入至驅動電路110，根據信號VQ使NMOS電晶體108接通，且使NMOS電晶體109斷開，從而使輸出電壓Vout上升。若自接通計時電路111的輸出端子124輸出的接通時間信號VR成為High位準，則藉由RS-FF電路113，信號VQ成為Lo位準，使NMOS電晶體108斷開，且使NMOS電晶體109接通，從而使輸出電壓Vout下降。將信號VQ為High位準的時間設為Ton，將信號VQ成為High位準後至再次成為High位準為止的時間設為TS，將該時間設為一週期並按照該週期進行控制，藉此控制作為輸出電晶體進行動作的NMOS電晶體108及NMOS電晶體109，從而自輸出端子102產生輸出電壓Vout。
如以上所說明般，本實施方式的DC/DC轉換器可不直 接使用輸出電壓Vout而使計時電路進行動作，故而可防止因輸出 電壓Vout的雜訊的影響等而導致接通時間偏移或進行誤動作，從而可進行穩定的控制。另外，接通時間信號可進行duty控制，故而即便輸入輸出條件變化，DC/DC轉換器亦能以固定的動作頻率進行動作。
此外，本實施方式及構成的接通計時電路並不限定為使 用於本實施方式及構成的DC/DC轉換器。本實施方式及構成的DC/DC轉換器的控制是使輸出電壓Vout固定，故而電源電壓VDD與duty的關係成為Vout=VDD×duty，只要為進行此種控制的DC/DC轉換器，則可利用本實施方式及構成的接通計時電路進行輸出電壓Vout的控制。例如為順向(forward)方式的DC/DC轉換器。
順向方式的DC/DC轉換器的控制是當輸出電壓為 Vout、電源電壓為VDD、將成為負載的線圈的一次側繞組設為Np、將成為負載的線圈的二次側繞組設為Ns時，利用Vout=VDD×duty×Ns/Np進行控制，由於Ns/Np為固定常數，故而藉由與本實施方式及構成的DC/DC轉換器相同的duty控制輸出電壓Vout。尤其是，在Ns=Np的情況下，與本實施方式及構成的DC/DC轉換器相同。
通常的順向方式的DC/DC轉換器的構成是在接地端子連接開關元件，藉由上述開關元件進行接通斷開動作，而利用上述開關元件控制流入至成為負載的線圈的電流，藉此控制輸出電壓Vout。在使上述開關元件接通斷開的控制端子連接驅動電路。藉由將本實施方式及構成的RS-FF電路的輸出信號VQ輸入至上述驅動電路，而能夠產生輸出電壓Vout。
如以上所說明般，本實施方式及構成的接通計時電路並不限定為使用於本實施方式及構成的DC/DC轉換器，可使用於其他構成的DC/DC轉換器。
另外，本發明的DC/DC轉換器是設為具備虛擬漣波電路114的構成而進行了說明，但亦可設為如下構成：對比較器112的第一反相輸入端子輸入漣波生成電路230的電壓Vcref0，對第一非反相輸入端子輸入平均化電路240的電壓Vcref。若以此方式構成DC/DC轉換器，則即便不設置虛擬漣波電路114，亦可獲得相同的效果。
100‧‧‧接地端子
101‧‧‧電源端子
102‧‧‧輸出端子
103、104‧‧‧電阻
105‧‧‧基準電壓電路
106‧‧‧線圈
107‧‧‧電容器
108、109‧‧‧NMOS電晶體
110‧‧‧驅動電路
111‧‧‧接通計時電路
112‧‧‧比較器
113‧‧‧RS-FF電路
114‧‧‧虛擬漣波電路
121‧‧‧輸入端子
122、123、124‧‧‧輸出端子
Q、R、S‧‧‧端子
VFB‧‧‧分壓電壓
Vout‧‧‧輸出電壓
VQ、VS‧‧‧信號
VR‧‧‧接通時間信號
Vref‧‧‧基準電壓

Claims (6)

  1. 一種直流-直流轉換器，包括：第一比較器，輸出兩種電壓的差，上述兩種電壓為將對應於輸出電晶體輸出的輸出電壓的虛擬漣波成分與對應於上述輸出電壓的電壓相加所得的電壓，以及將上述虛擬漣波成分與基準電壓相加所得的電壓；接通計時電路，輸入與輸入至上述輸出電晶體的閘極的信號同步的控制信號，且輸出接通時間信號；正反器電路，輸入上述接通計時電路的接通時間信號與上述第一比較器的輸出信號；以及驅動電路，輸入上述正反器電路的輸出信號，而控制上述輸出電晶體，其中上述直流-直流轉換器的特徵在於：上述接通計時電路包括：漣波生成電路，根據上述控制信號生成並輸出漣波成分；平均化電路，輸出將上述漣波成分平均化所得的信號；以及計時電路，根據上述平均化電路的信號與上述控制信號而生成並輸出上述接通時間信號。
  2. 如申請專利範圍第1項所述的直流-直流轉換器，其中上述漣波生成電路包括：第一電流源；開關電路，一端連接於上述第一電流源，且由上述控制信號控制；第一電容器，連接於上述開關電路的另一端；以及 阻抗元件，連接於上述開關電路的另一端。
  3. 如申請專利範圍第2項所述的直流-直流轉換器，其中上述計時電路包括：反相器，輸入上述控制信號；電晶體，於閘極連接上述反相器的輸出端子；第二電容器，連接於上述電晶體的汲極；第二電流源，連接於上述電晶體的汲極；以及第二比較器，非反相輸入端子連接於上述電晶體的汲極，反相輸入端子連接於上述平均化電路的輸出端子。
  4. 如申請專利範圍第3項所述的直流-直流轉換器，其中上述第一電流源及上述第二電流源與電源電壓成比例。
  5. 如申請專利範圍第3項所述的直流-直流轉換器，其中上述第二電流源與上述第一電流源的電流值成比例。
  6. 如申請專利範圍第1項至第5項中任一項所述的直流-直流轉換器，其中與輸入至上述第一比較器的上述輸出電壓對應的電壓為上述平均化電路的輸出電壓。
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