TWI545704B

TWI545704B - Semiconductor device and manufacturing method thereof

Info

Publication number: TWI545704B
Application number: TW102132475A
Authority: TW
Inventors: Satoru Takaku; Chizuto Takatsuka
Original assignee: Toshiba Kk
Priority date: 2013-09-09
Filing date: 2013-09-09
Publication date: 2016-08-11
Also published as: TW201511198A

Description

半導體裝置及其製造方法

本說明書中所記載之實施形態，係關於一種半導體裝置及其製造方法。

於半導體裝置中，有敏感地受外部磁場影響者。如此之受磁場影響之半導體裝置，可藉由利用磁屏蔽降低外部磁場之影響，而適宜地動作。作為用於半導體裝置之磁屏蔽，已知有例如利用使樹脂含有作為填料之高磁導率高之材料而成之電磁波吸收模鑄樹脂，覆蓋半導體晶片之上表面及側面，藉此降低外部磁場對半導體裝置之影響者。

本說明書中所記載之實施形態，提供一種磁屏蔽效果更高之半導體裝置及其製造方法。

實施形態之半導體裝置具備：形成有第1接觸部之基板；及包含磁性體之下部屏蔽板，該下部屏蔽板係以避開第1接觸部之方式而設置於基板上。又，半導體裝置具備：半導體晶片，其具有與設置於下部屏蔽板上之第1接觸部電性連接之第2接觸部；及連接材料，其將第1接觸部與第2接觸部電性連接。此外，半導體裝置具備包含磁性體之上部屏蔽板，該上部屏蔽板係以避開第2接觸部及連接材料之方式設置於半導體晶片上。下部屏蔽板及上部屏蔽板之至少一者之屏蔽板具有側壁部，該側壁部之端部彎向另一屏蔽板，且其前端連接於另一屏蔽板。

1‧‧‧基板

2‧‧‧第1絕緣層

3‧‧‧下部屏蔽板

4‧‧‧第2絕緣層

5‧‧‧半導體晶片

6‧‧‧第3絕緣層

7‧‧‧上部屏蔽板

9‧‧‧第2絕緣性樹脂

11‧‧‧配線

12‧‧‧接觸部

32‧‧‧側壁部

51‧‧‧接合線

圖1係第1實施形態之半導體裝置之概略俯視圖。

圖2(a)、(b)係同半導體裝置之概略側視圖。

圖3係顯示同半導體裝置之製造方法之概略俯視圖。

圖4(a)、(b)係顯示同半導體裝置之製造方法之概略側視圖。

圖5係顯示同半導體裝置之製造方法之概略俯視圖。

圖6(a)、(b)係顯示同半導體裝置之製造方法之概略側視圖。

圖7(a)、(b)係顯示同半導體裝置之製造方法之概略側視圖。

圖8係顯示同半導體裝置之製造方法之概略俯視圖。

圖9(a)、(b)係顯示同半導體裝置之製造方法之概略側視圖。

圖10係顯示第2實施形態之半導體裝置之概略俯視圖。

圖11(a)、(b)係同半導體裝置之概略側視圖。

圖12係顯示同半導體裝置之製造方法之概略俯視圖。

圖13(a)、(b)係顯示同半導體裝置之製造方法之概略側視圖。

圖14係顯示同半導體裝置之製造方法之概略俯視圖。

圖15(a)、(b)係顯示同半導體裝置之製造方法之概略側視圖。

圖16(a)、(b)係顯示同半導體裝置之製造方法之概略側視圖。

圖17係顯示同半導體裝置之製造方法之概略俯視圖。

圖18(a)、(b)係顯示同半導體裝置之製造方法之概略側視圖。

圖19係顯示第3實施形態之半導體裝置之概略俯視圖。

圖20(a)、(b)係同半導體裝置之概略側視圖。

圖21係顯示同半導體裝置之製造方法之概略俯視圖。

圖22(a)、(b)係顯示同半導體裝置之製造方法之概略側視圖。

圖23係顯示同半導體裝置之製造方法之概略俯視圖。

圖24(a)、(b)係顯示同半導體裝置之製造方法之概略側視圖。

圖25(a)、(b)係顯示同半導體裝置之製造方法之概略側視圖。

圖26係顯示同半導體裝置之製造方法之概略俯視圖。

圖27(a)、(b)係顯示同半導體裝置之製造方法之概略側視圖。

圖28(a)、(b)係顯示另一實施形態之半導體裝置之概略側視圖。

以下參照圖式，就半導體記憶裝置之實施形態進行說明。

[第1實施形態之半導體裝置之構成]

首先，參照圖1及圖2，就第1實施形態之半導體裝置之構成進行說明。圖1係第1實施形態之半導體裝置之概略俯視圖，圖2(a)係沿圖1之I-I'線切斷之剖面圖，圖2(b)係同圖沿II-II'線切斷之剖面圖。

如圖1及圖2所示般，本實施形態之半導體裝置具備：基板1；下部屏蔽板3，其隔著具有絕緣性之第1接著材料2貼附於該基板1上；半導體晶片5，其隔著具有絕緣性之第2接著材料4而搭載於該下部屏蔽板3上；第1絕緣性樹脂6，其覆蓋該半導體晶片5之上表面及一部分之側面；及上部屏蔽板7，其設置於該絕緣層6之上表面。於下部屏蔽板3上設置有於積層方向上延伸之側壁部32，且該側壁部32係抵接到上部屏蔽板6之下表面。又，該等構成係利用第2絕緣性樹脂9而嵌入。另外，在圖1中，為方便說明，省略圖示第2絕緣性樹脂9之一部分。

在本實施形態中，基板1係使用陶瓷、樹脂、表面氧化之矽(Si)等絕緣材料。於基板1之表面上，形成有未圖示之配線及與該配線連接之接觸部11(第1接觸部)。配線及接觸部11係使用銅等金屬，利用印刷、蒸鍍、其他之方法而形成。接觸部11係與半導體晶片5接合用之焊墊，且沿著下部屏蔽板3之兩側面，於下部屏蔽板3之延伸方向(以下，稱為「第1方向」。)上以特定間距排列著。

下部屏蔽板3之下表面貼附有第1接著材料2，且形成以第1方向為長度方向之長方形，第1方向之長度形成較半導體晶片5之第1方向之長度長。又，下部屏蔽板3之與第1方向正交之方向(以下，稱為「第2方向」。)之寬度，係較接觸部11彼此之間隔窄，且形成與半導體晶片5之第2方向之寬度大致相同。又，於下部屏蔽板3中使用高磁導率之材料。在本實施形態中使用PC高導磁合金(Ni-Mo、Cu-Fe)等含鐵之磁性合金。另外，在本實施形態中，下部屏蔽板3之厚度係設定在50μm~150μm左右。

又，在本實施形態中，下部屏蔽板3具有側壁部32。在本實施形態中，藉由使磁性合金之板彎曲來形成該側壁部32。因此，在本實施形態中，下部屏蔽板3之厚度與側壁部32之厚度大致一致。

半導體晶片5包含積體電路，且在本實施形態中搭載有利用磁性記憶複數資料之記憶元件。該記憶元件亦可為例如利用自旋轉移來進行資料之寫入，並利用穿隧磁阻效應所引起之電阻變化來進行被寫入之資料之判別者。但，作為半導體晶片5亦可搭載不同之記憶元件，且亦可搭載記憶元件以外之構成。

半導體晶片5於下表面貼附有第2接著材料4，且於上表面之第2方向之兩側具有接觸部12(第2接觸部)。接觸部12經由複數個連接材料即接合線51與接觸部11電性連接。

上部屏蔽板7於下表面貼附有第1絕緣性樹脂6，且形成為以第1方向為長度方向之長方形，第2方向上之寬度較接觸部12之第2方向之寬度更窄，且第1方向之長度形成為與下部屏蔽板3相同。又，於上部屏蔽板7中與下部屏蔽板3同樣使用高磁導率之材料。在本實施形態中使用PC高導磁合金(Ni-Mo、Cu-Fe)等含鐵之磁性合金。上部屏蔽板7之厚度在本實施形態中為50μm~150μm左右。

又，上部屏蔽板7經由上述側壁部32與下部屏蔽板抵接。因此，上述屏蔽板7與下部屏蔽3共同形成保護半導體晶片5免受外部磁場影響之磁屏蔽。

根據本實施形態之半導體裝置，以下部屏蔽板3覆蓋半導體晶片 5之下表面，以上部屏蔽板7覆蓋上表面，並以側壁部32覆蓋側面。並且，雖然下部屏蔽板3之第2方向上之寬度形成為與半導體晶片5之寬度為相同程度，且上部屏蔽板6之第2方向之寬度形成為較半導體晶片5之寬度稍小，但適宜地保護半導體晶片5之主要部分免受外部磁場影響。並且，下部屏蔽板3及上部屏蔽板6之寬度係設定為可防止自半導體晶片5拉出之接合線51及接觸部11、12與各屏蔽板3、6接觸之寬度。藉此，本實施形態之半導體裝置亦可保護半導體晶片5之下表面免受外部磁場影響，且可進行良好之動作。另外，只要半導體晶片5之主要部分受到保護，則亦可將下部屏蔽板3之第2方向之寬度設成與上部屏蔽板6之第2方向之寬度為相同程度。

[第1實施形態之半導體裝置之製造方法]

接著，就本實施形態之半導體裝置之製造方法進行說明。圖3、圖5及圖8係用於顯示本實施形態之半導體記憶裝置之製造方法之概略俯視圖，圖4(a)、圖6(a)、圖7(a)及圖9(a)係沿該等之I-I'線切斷之剖面圖，圖4(b)、圖6(b)、圖7(b)及圖9(b)係同圖沿II-II'線切斷之剖面圖。

在本實施形態之半導體裝置之製造方法中，首先如圖3及圖4所示般，準備形成有未圖示之配線及接觸部11之基板1。基板1係以第1方向為長度方向，以第2方向為寬度方向之長方形。各接觸部11係於寬度方向空出特定之空間並沿著長度方向形成。於該基板1之接觸部11之寬度方向上所形成之2行之空間中，配置於第1方向上延伸之下部屏蔽板3，並利用第1接著材料2貼附。

在本實施形態中，於下部屏蔽板3之背面上貼附或塗佈有第1接著材料2之狀態下，將下部屏蔽板3配置於基板1上。但，例如亦可將第1接著材料2塗佈於基板1側。

接著，如圖5及圖6所示般，於下部屏蔽板3上搭載半導體晶片5。將半導體晶片5以形成於上表面之接觸部12與形成於基板1之接觸部11對應之方式，配置於下部屏蔽板3上。在本實施形態中，於半導體晶片5之下表面上貼附或塗佈第2接著材料4，來將半導體晶片5配置於下部屏蔽板3上。但，例如亦可於下部屏蔽板3上貼附或塗佈第2接著材料4，將半導體晶片5配置於其上。

接著，以接合線51電性連接半導體晶片5之接觸部12與基板1之接觸部11之間。另外，在本實施形態中，半導體晶片5之第2方向之寬度係形成與下部屏蔽板3之第2方向之寬度為相同程度。因此，可防止自半導體晶片5拉出之接合線51與下部屏蔽板3接觸。

接著，如圖7所示般，於上部屏蔽板7之一側之面，形成具有特定之厚度，且使用熱硬化性樹脂之第1絕緣性樹脂6。在本實施形態中，雖使用具有熱硬化性之丙烯酸系之樹脂作為第1絕緣性樹脂6，但可適用例如紫外線硬化性之樹脂等具有可塑性之各種材料。

接著，如圖8及圖9所示般，將上部屏蔽板7以避開接觸部12及接合線51之方式從形成有第1絕緣性樹脂6之面按壓於半導體晶片5上，且經由從下部屏蔽板3延伸至上部屏蔽板7之側壁部32使下部屏蔽板3與上部屏蔽板7接觸。在該步驟中，將上部屏蔽板7配置於半導體晶片5之上表面之接觸部12之間之空間中。根據該步驟，將下部屏蔽板3之上表面、側壁部32之兩側面及半導體晶片5，利用第1絕緣性樹脂6嵌入。

另外，在圖9(a)及圖9(b)中，第1絕緣性樹脂6雖收納於上部屏蔽板7正下方之區域，但實際上認為係自上部屏蔽板7之側面被擠壓出而於半導體晶片5之上表面等擴散者。因此，亦可考慮將第1絕緣性樹脂6之厚度，設定為從下部屏蔽板3之上表面至側壁部32之上端之高度以下。又，亦可去除擴散之第1絕緣性樹脂之一部分，且亦可考慮在與半導體晶片5之上表面接觸之部分及與下部屏蔽板3之上表面接觸之部分之間，預先設置高低差。

接著，利用熱使第1絕緣性樹脂6硬化。進而藉由利用第2絕緣性樹脂9將該構成之整體嵌入，如圖1及圖2所示般，製造本實施形態之半導體裝置。

在本實施形態中，上部屏蔽板7之第2方向之寬度形成較半導體晶片5之第2方向之寬度及下部屏蔽板3之第2方向之寬度小。因此，可適宜地防止配線與上部屏蔽板7接觸。

根據本實施形態之半導體裝置之製造方法，將背面形成有具有特定之厚度且使用熱硬化性樹脂之第1絕緣性樹脂6之上部屏蔽板7，從背面按壓於半導體晶片5上，且經由從下部屏蔽板3延伸至上部屏蔽板7之側壁部32使下部屏蔽板3與上部屏蔽板7接觸。因此，與例如於上部屏蔽板7之背面形成貼附層而與下部屏蔽板3之側壁部32接著之情形相較，認為可使上部屏蔽板7與下部屏蔽板3接觸良好。

又，在該步驟中，將下部屏蔽板3之上表面、側壁部32之兩側面及半導體晶片5，利用第1絕緣性樹脂6嵌入。因此，與例如於將上部屏蔽板7接著於側壁部32或半導體晶片5上後進行嵌入之情形相較，認為可容易地進行樹脂填充。此外，與如此之方法相較，步驟數亦減少。

又，在本實施形態中，於下部屏蔽板3上設置有側壁部32，而於上部屏蔽板7上則未設置有側壁部。因此，可容易地於上部屏蔽板7之下表面上形成第1熱硬化性樹脂。但，亦可於例如上部屏蔽板7上設置側壁部，且亦可於下部屏蔽板3與上部屏蔽板7兩者上皆設置側壁部。又，亦考慮例如藉由使側壁部32之上端彎曲，來擴大下部屏蔽板3與上部屏蔽板7之接觸面積。

[第2實施形態之半導體裝置]

接著，就第2實施形態之半導體裝置之構成進行說明。圖10係第1實施形態之半導體裝置之概略俯視圖，圖11(a)係沿圖10之I-I'線切斷之剖面圖，圖11(b)係同圖沿II-II'線切斷之剖面圖。

第2實施形態之半導體裝置雖基本上構成與第1實施形態之半導體裝置大致相同，但如圖10及圖11所示般，在使下部屏蔽板3之第1方向之兩端彎曲之點上不同。換言之，在本實施形態中，於下部屏蔽板3上設置有2個側壁部32。該等側壁部32係分別自下表面連接於上部屏蔽板7。

在本實施形態中，下部屏蔽板3及上部屏蔽板7係作為對向之一對於側面(拉出接合線51之側面)上不具有壁之箱型磁屏蔽，而發揮功能。本實施形態之半導體裝置增加將於下部屏蔽板3接收之磁場向上部屏蔽板7傳導，或將於上部屏蔽板7接收之磁場向下部屏蔽板3傳導之路徑。因此，認為與第1實施形態之半導體裝置相較，可提高屏蔽性。

另外，在本實施形態中，雖於下部屏蔽板3上形成有2個側壁部，但亦可於上部屏蔽板7上設置2個側壁部，且亦可例如於下部屏蔽板3上設置1個側壁部，於上部屏蔽板7上設置1個側壁部。

接著，就第2實施形態之半導體裝置之製造方法進行說明。圖12、圖14及圖17係用於顯示本實施形態之半導體記憶裝置之製造方法之概略俯視圖，圖13(a)、圖15(a)、圖16(a)及圖18(a)係沿該等之I-I'線切斷之剖面圖，圖13(b)、圖15(b)、圖16(b)及圖18(b)係同圖沿II-II'線切斷之剖面圖。

在本實施形態之半導體裝置之製造方法中，首先如圖12及圖13所示般，與第1實施形態相同地於基板1上配置下部屏蔽板3，並利用第1接著材料2貼附。本實施形態之下部屏蔽板3雖基本上與第1實施形態之下部屏蔽3相同，但在本實施形態中於下部屏蔽板3上設置有2個側壁部之點上不同。

接著，如圖14及圖15所示般，與第1實施形態相同地於下部屏蔽板3上搭載半導體晶片5。接著，與第1實施形態相同地，以接合線51電性連接半導體晶片5之接觸部12與基板1之接觸部11之間。因此，與第1實施形態相同地，可防止自半導體晶片5拉出之接合線51與下部屏蔽板3接觸。

接著，如圖16所示般，與第1實施形態相同地，於上部屏蔽板7之一面上形成第1絕緣性樹脂6。接著，如圖17及圖18所示般，與第1實施形態相同地將上部屏蔽板7按壓於半導體晶片5上，且經由從下部屏蔽板3延伸至上部屏蔽板7之側壁部32使下部屏蔽板3與上部屏蔽板7接觸。

接著，與第1實施形態相同地藉由熱使第1絕緣性樹脂6硬化，且藉由第2絕緣性樹脂9將該構成整體嵌入。根據以上之步驟，如圖10及圖11所示般，製造本實施形態之半導體裝置。

在本實施形態中，於下部屏蔽板3上設置有2個側壁部32。因此，假設即使一者之側壁部32未與上部屏蔽板7接觸之情形下，認為仍可使單側之側壁部32與上部屏蔽板7接觸。因此，可使磁屏蔽之良率提高。

[第3實施形態之半導體裝置]

接著，就第3實施形態之半導體裝置之構成進行說明。圖19係第1實施形態之半導體裝置之概略俯視圖，圖20(a)係沿圖19之I-I'線切斷之剖面圖，圖20(b)係同圖沿II-II'線切斷之剖面圖。

第3實施形態之半導體裝置雖基本上構成與第1實施形態之半導體裝置相同，但在本實施形態中，於基板1之從下部屏蔽板3於第1方向上露出之部分中亦形成有接觸部12，且從半導體晶片5於第1方向上亦拉出接合線51連接於形成於該露出部分之接觸部12之點上不同。根據本實施形態之半導體裝置，假設在從半導體晶片5拉出之接合線51之數量增加某種程度以上之情形下，亦可容易地進行接觸。

接著，就第3實施形態之半導體裝置之製造方法進行說明。圖21、圖23及圖26係用於顯示本實施形態之半導體記憶裝置之製造方法之概略俯視圖，圖22(a)、圖24(a)、圖25(a)及圖27(a)係沿該等之I-I'線切斷之剖面圖，圖22(b)、圖24(b)、圖25(b)及圖27(b)係同圖沿II-II'線切斷之剖面圖。

在本實施形態之半導體裝置之製造方法中，首先如圖21及圖22所示般，準備形成有未圖示之配線及接觸部11之基板1。雖該基板1形成與第1實施形態之基板1大致相同，但在從下部屏蔽板3於第1方向上露出之部分中亦形成有接觸部12之點上不同。於形成於該基板1之接觸部11之凹狀之空間中，與第1實施形態相同地配置下部屏蔽板3，並利用第1接著材料2貼附。

接著，如圖23及圖24所示般，於下部屏蔽板3上搭載半導體晶片5。將半導體晶片5以形成於上表面之接觸部12與形成於基板1之接觸部11對應之方式，配置於下部屏蔽板3上。雖本實施形態之半導體晶片5製造成與第1實施形態之半導體晶片5大致相同，但在接近上表面之上述露出部分之部分中，亦形成有接觸部12之點上不同。接著，以接合線51電性連接半導體晶片5之接觸部12與基板1之接觸部11之間。

接著，如圖25所示般，與第1實施形態相同地，於上部屏蔽板7之一面上形成第1絕緣性樹脂6。接著，如圖26及圖27所示般，與第1實施形態相同地，將上部屏蔽板7按壓於半導體晶片5上，且經由從下部屏蔽板3延伸至上部屏蔽板7之側壁部32使下部屏蔽板3與上部屏蔽板7接觸。另外，在該步驟中，將上部屏蔽板7配置於半導體晶片5之上表面之由接觸部12所形成之凹狀空間中。

接著，與第1實施形態相同地利用熱使第1絕緣性樹脂6硬化，且利用第2絕緣性樹脂9將該構成整體嵌入。根據以上之步驟，如圖19及圖20所示般，製造本實施形態之半導體裝置。

[其他實施形態之半導體記憶裝置]

在上述各實施形態中，側壁部32之上端形成相對於上部屏蔽板7大致垂直。然而，例如如圖28所示，亦可以相對於上部屏蔽板7成大致平行之面之方式來形成側壁部32。如此之構成係只要於形成下部屏蔽板3時使包含磁性體之板彎曲，就可容易地實現。根據如此之構成，認為可使下部屏蔽板3與上部屏蔽板7之接觸面積增加，而減小接觸面之磁阻，進一步提高屏蔽性。

雖已說明了本發明之幾個實施形態，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍。該等實施形態可以其他各種形態實施，在不脫離發明之要旨之範圍中，可進行各種省略、置換、變更。該等實施形態或其變化係包含於發明之範圍內，同樣地，包含於申請專利範圍所記載之發明與其均等之範圍內。