TWI544602B - 可適性靜電放電保護電路 - Google Patents
可適性靜電放電保護電路 Download PDFInfo
- Publication number
- TWI544602B TWI544602B TW100146298A TW100146298A TWI544602B TW I544602 B TWI544602 B TW I544602B TW 100146298 A TW100146298 A TW 100146298A TW 100146298 A TW100146298 A TW 100146298A TW I544602 B TWI544602 B TW I544602B
- Authority
- TW
- Taiwan
- Prior art keywords
- gate
- transistor
- integrated circuit
- circuit device
- pmos transistor
- Prior art date
Links
- 230000003044 adaptive effect Effects 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims description 115
- 239000004065 semiconductor Substances 0.000 claims description 32
- 238000010168 coupling process Methods 0.000 claims description 28
- 230000008878 coupling Effects 0.000 claims description 27
- 238000005859 coupling reaction Methods 0.000 claims description 27
- 229910044991 metal oxide Inorganic materials 0.000 claims description 26
- 150000004706 metal oxides Chemical class 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 16
- 239000013078 crystal Substances 0.000 claims description 8
- 230000000694 effects Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000036039 immunity Effects 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 238000004891 communication Methods 0.000 description 8
- 238000005457 optimization Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 229910052805 deuterium Inorganic materials 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本發明係關於一種在積體電路裝置中之可適性靜電放電保護電路，該等積體電路裝置能夠(例如)介接如汽車電子中使用的一區域互連網路(LIN)匯流排及類似物，且更特定言之，本發明係關於當處置、插入該LIN匯流排及類似物或自其移除時達成高靜電放電(ESD)穩固性，且係關於在對該LIN匯流排及類似物操作時具有高電磁干擾(EMI)抗擾性。
此申請案主張2010年12月21日申請之名為「ADAPTIVE ELECTROSTATIC DISCHARGE(ESD) PROTECTION CIRCUIT」之美國臨時申請案第61/425,552號之權利，該案以引用之方式全部併入本文。
汽車中之電子之不斷增長的重要性本身帶來需要與感測器及致動器介接之輸入-輸出裝置之低成本、可靠電子系統及子系統之不斷增長的挑戰及需求。此等系統及子系統並非隔離，且必須彼此通信。
就歷史觀點而言，汽車電子一直使用離散、較小積體電路來建立。該等積體電路依賴於專有、專用有線電通信方案(至少對於許多感測器系統而言)，且直接將功率輸出佈線至該等致動器。此導致印刷電路板(PCB)較大、引擎控制單元(ECU)外殼大小較大及佈線束過多。佈線本身帶來其他問題，因為其消耗空間、增加重量及費用、易受運載工具電磁雜訊的影響，且可能難以排除故障且難以維修。
幸運的是，運載工具網路標準及混合信號半導體製程之進展正解決此等問題並引入新的可能性使智慧型系統分佈遍及一運載工具。運載工具網路標準化之趨勢包含控制器區域網路(CAN)及區域互連網路(LIN)架構(現在在版本2.1中)之廣泛應用。
此等網路標準在跨汽車系統之效能及成本最佳化之間提供一平衡。CAN對底盤、動力傳動系及主體-主鏈通信提供一高速網路，LIN則合乎用於感測器及致動器子系統之一簡單網路對透過標準化減小成本並改良穩固性之需求。CAN之廣泛使用及LIN之可用性與混合信號半導體製程技術之進展一致，可將較小汽車系統所需要之全部功能性一起放在一單一積體電路(IC)或用於更先進系統之數個IC上。
雖然LIN最初係針對運載工具本體電子，但是其以新的方式用本體電子外部之許多實施方案證明其價值。在可用的汽車電子匯流排標準中，LIN對通常為一單一系統專用之大部分感測器及致動器之通信需求提供最好的解決方法。該等感測器及致動器可被視為子系統且藉由經定義以滿足運載工具中之一子網路角色之LIN充分伺服。每秒20 KB(kbps)之最大LIN規定資料速率足以用於大部分感測器及致動器。LIN係一時間觸發、主從網路，消除在同時報告之裝置中進行仲裁之需求。LIN係使用一單一有線通信匯流排實施，如此減小佈線及線束需求且因此有助於節省重量、空間及成本。
藉由LIN聯盟特別為運載工具子網路應用之低成本實施方案定義，LIN標準充分符合當今混合信號半導體製程之整合能力。LIN協定達成顯著的成本減小，因為其相當簡單且經由一異步串列介面(UART/SCI)操作，且從節點係自同步且可使用一晶片上RC振盪器來代替晶體或陶瓷諧振器。因此，矽實施方案係便宜的，使得LIN極適合用於通常用以製造汽車子系統之信號調節及輸出IC之混合信號製程技術。
LIN主節點通常係LIN子網路至一CAN網路之一橋接節點，且每一運載工具將通常具有若干LIN子網路。主LIN節點具有較高複雜度及控制，而從LIN節點通常較為簡單，使其能夠在單一IC子系統中進行整合。透過使用標準化運載工具網路架構，可建構僅需要三根導線(LIN、電池及接地)之一富含特徵及診斷系統。
為了可靠性及安全操作之明顯原因，全部LIN模組需要對靜電放電(ESD)及電磁干擾(EMI)兩者之一極高抗擾性。此高ESD及EMI抗擾性特別應用於連接至外界之一LIN模組之接針(例如，電池接針、LIN接針等等)。
連接至該系統(外界)之一LIN模組之接針在該模組被處置或插入該系統時高度曝露於ESD放電。一LIN模組必須能夠由任何人安全地安裝或移除。因此對於全部該等LIN模組接針而言，該ESD抗擾性必須極高(大於若干千伏特)，因為汽車產業中不可能適當實施用於處置一電模組之標準產業規定。
此外一旦安裝，連接至該LIN系統之任何接針可面臨來自其他通信匯流排及/或電源供應器線之一高位準干擾。原因在於，出於成本原因，該等通信匯流排及電源供應線不可能以有效屏蔽或差動信號線(除CAN外)佈線。因此汽車電及控制系統中存在之高干擾位準不能影響該LIN匯流排上傳送之所要資料之完整性。
因此直接路由至一LIN模組之連接器之一晶片之任何接針需要對ESD及EMI兩者之極高抗擾性。用於ESD保護之一常用裝置係其閘極透過一ESD保護電阻器接地之一接地閘極金屬氧化物半導體(GGMOS)電晶體。增強用於一各自外部連接(接針)之ESD保護之GGMOS電晶體之ESD穩固性之一常見技術係在GGMOS電晶體保護裝置之汲極與閘極之間具有一些電容耦合。
不幸的是，此ESD保護技術顯著增加接針對雜訊干擾或EMI之敏感度。汲極與閘極之間之電容耦合容許高頻到達保護裝置之閘極並使該閘極接通。此破壞所要資料流。因此，該電容耦合使一高EMI穩固性顯著降級。因此，標準ESD保護技術並非充分適用於達成對EMI及類似物之一高雜訊及干擾抗擾性。
參考圖1及圖2，描繪習知ESD及EMI最佳化電路之一示意方塊圖及一更詳細電路圖。積體電路100包括例如透過一驅動器104a(可為一開路汲極電晶體、一個三態驅動器等等)並透過一接收器104b(可為一位準偵測器)與外部接針118及222耦合之一電路功能106。該接收器104b及/或該驅動器104a亦耦合至信號接地220，該信號接地220連接至可位於該積體電路裝置100之一積體電路封裝上之外部接地或共同連接件222。該積體電路裝置100可使用於例如但不限於LIN模組實施方案。
I/O連接件118係藉由ESD保護電路108保護，該ESD保護電路108包括一接地閘極組態之一金屬氧化物半導體(MOS)裝置224且用作一ESD保護裝置。該ESD保護MOS裝置224源極耦合至ESD接地或共射極120、汲極耦合至待保護之I/O連接件118，且閘極透過一閘極電阻器226返回至該ESD接地或共射極120。該ESD接地或共射極120可進一步耦合至外部接地或共同連接件(例如，連接件222)。
ESD增強電容器112在其耦合於該ESD保護MOS裝置224之源極與閘極之間時將改良ESD保護並減小該MOS裝置224之驟回電壓。MOS裝置228在其閘極上實質上未存在電壓時將通常斷開，藉此容許該ESD增強電容器112耦合於該MOS裝置224之源極與閘極之間，藉此最大化ESD穩固性。此發生於不存在高頻EMI信號/擾動之時，例如，當LIN部分脫離該系統或實質上不存在EMI信號/擾動時。資料信號在頻率上比該EMI信號/擾動(雜訊)低得多，且藉此藉由HPF 116阻斷，因此僅當存在高頻EMI雜訊時，該MOS裝置228方可接通。
一低值電阻230亦可與該ESD增強電容器112串聯耦合。當施加一電壓於該切換MOS裝置228之閘極時，該ESD增強電容器112有效地旁通至該ESD接地或共射極120，藉此消除可能對該MOS裝置224產生之任何影響。該低值電阻230改良該切換(旁通)MOS裝置228之功效。
ESD電容器控制110自該MOS裝置224之閘極及/或汲極解耦該ESD增強電容器112。該ESD電容器控制110亦可為藉由在該MOS裝置228之線性範圍中操作該MOS裝置228而非作為一開關之一LED電容器衰減器。衰減變為該電阻器230之電阻值與該MOS裝置228之等效電阻之一函數。因此該MOS裝置228可用以調整該ESD增強電容器112之汲極至閘極耦合，使得可根據該I/O連接件118上之EMI信號之強度提供成比例的ESD保護。使得該衰減適應於EMI位準，且該汲極至閘極電容耦合一直維持為防止該ESD保護MOS裝置224被非所要地接通之一位準。
施加於該切換裝置228之閘極之電壓係藉由信號振幅偵測器114供應。該信號振幅偵測器114可包括一信號整流二極體238、一低通濾波器電阻器234及一低通濾波器電容器232。高通濾波器116可包括一耦合/高通濾波器電容器126及一負載/高通濾波器電阻器236。該高通濾波器116使擾動(高頻)信號到達該信號振幅偵測器114之輸入，但是阻斷資料(低頻)信號。該高通濾波器116之階取決於需要到達該信號振幅偵測器114之輸入之最低EMI頻率與最大資料頻率之間之差。根據此揭示內容之教示，需要藉由該信號振幅偵測器114偵測之最小EMI頻率可為1 MHz(HF)，而20千波特之一最大資料速率誘發(例如)10 KHz之一最大資料頻率(LF)。因此一第一階高通濾波器116足以使該EMI擾動到達該信號振幅偵測器114之輸入，同時阻斷資料信號。因此存在或不存在一資料信號之僅一EMI擾動信號將自該HPF 116傳遞至該信號振幅偵測器114。若實質上不存在EMI擾動信號(HF)，即使存在一強資料信號(LF)，該信號振幅偵測器114亦將不會啟動該ESD電容器控制110。因此當實質上不存在EMI擾動雜訊時，該電容器112在接收資料信號期間仍保留在ESD電路中。然而，若在一資料傳輸/接收上疊加一強EMI信號，則將偵測到該EMI信號，且將解耦該電容器112以防止或實質上減小可能的資料破壞。
當該I/O連接件118上之一擾動信號(例如，接通及斷開電壓之一脈衝列)透過該高通濾波器116耦合至該信號振幅偵測器114時，該二極體238整流所接收之信號以產生在包括該電阻器234及該電容器232之低通濾波器中經平滑化並濾波之一脈動直流(DC)電壓。該低通濾波器引入自所接收之信號之第一偵測至產生用於該切換MOS裝置228之閘極之控制電壓之一延遲。此延遲並不重要，因為該延遲比通常藉由該電路功能106處理並在該I/O連接件118處傳輸或接收之資料信號之脈衝持續寬度短得多。
雙極性電晶體240藉由減小等效開關電阻進一步改良該ESD電容器控制110之操作。該雙極性裝置240將該切換裝置之電阻減小β之一因子(β係該雙極性裝置240之電流增益)。藉此在一小晶粒面積中達成一低切換電阻。而且該雙極性裝置240之非線性特性誘發在施加於該ESD保護裝置224之閘極之電壓上增加一負DC分量之一整流效應。施加於該ESD保護裝置224之閘極之電壓上之此負DC分量有助於將該電壓置於截止。然而，引入該雙極性裝置240增加與開關之等效電阻串聯之一Vbe(0.7伏特)偏壓電壓。因此此技術僅可應用於具有高於該雙極性裝置240之Vbe電壓之一臨限電壓之一ESD MOS裝置224。用於該MOS裝置224之臨限電壓之下限係在1伏特之範圍中。然而，對於此一臨限電壓，裝置228及240必須極強且因此極寬。因此對於該MOS裝置224而言，1.5伏特或更大之範圍中之一臨限值將會較佳。
藉由該信號振幅偵測器114之低通濾波器(電阻器234及電容器232)引入之延遲容許發生ESD事件時之充分保護。一ESD事件係含有許多高頻之一瞬變現象。因此在一ESD事件後於該信號振幅偵測器114之輸出處建立一電壓。在無該信號振幅偵測器114延遲之情況下，此電壓將瞬時建立且通過該增強電容器112之電容耦合將藉此實質上旁通。但是一ESD事件之情況中之斜坡時間係在奈秒(ns)範圍中，而該低通濾波器之延遲係在數百奈秒之範圍中。因此一ESD事件之斜坡邊緣不受影響地耦合至該ESD保護MOS裝置224之閘極。因此該ESD保護MOS裝置224之觸發臨限值保持不變。此意謂該ESD保護以與下文更完整論述之基本電容耦合技術相同之方式精確地作出反應。或在變動之情況中，與藉由該振幅偵測器114偵測之一信號成比例之該ESD增強電容器112對該ESD保護MOS裝置224之影響將藉此一直維持防止該ESD保護MOS裝置224被非所要地接通之一位準。
此習知保護電路需要通過電容器112及126之兩個分離AC耦合。而且，如上所解釋之ESD電晶體以及一極快速PNP電晶體240需要一中間或高電壓臨限值(大於1.5伏特)ESD裝置。半導體製造中之某些製程不一定容許產生此等裝置。
因此，存在可藉由各種半導體製造製程產生之一裝置之一改良之ESD保護之一需要。
根據一實施例，具有一可適性靜電放電(ESD)保護之一積體電路裝置可包括受保護免於ESD之一外部連接接針；一外部接地連接接針；一可適性靜電放電(ESD)保護電路，其包括：一ESD保護N型金屬氧化物半導體電晶體，其具有連接至該外部連接接針之汲極及連接至接地之一源極及基極；一電阻器，其耦合於該NMOS電晶體之一閘極與接地之間；一第一PMOS電晶體，其具有耦合至該NMOS電晶體之一閘極之一源極及連接至接地之一汲極；及一第一電容器，其具有連接至該外部連接接針之一第一終端及與該NMOS電晶體之該閘極耦合之一第二終端，其中該可適性ESD保護電路內之第一電容器係連接至該外部連接接針之唯一電容器。
根據一進一步實施例，該積體電路裝置可進一步包括一第二P型金屬氧化物半導體(PMOS)電晶體，其具有連接至該第一電容器之該第二終端之一汲極、連接至該NMOS電晶體之該閘極之一源極及基極及連接至接地之一閘極，其中該第一PMOS電晶體之一源極及基極連接至該NMOS電晶體之該閘極，且該第一PMOS電晶體之一汲極連接至接地；及一濾波器，其耦合於該第一電容器之該第二終端與該第一PMOS電晶體之該閘極之間。根據一進一步實施例，該濾波器可包括連接於該第一電容器之該第二終端與該第一PMOS電晶體之一閘極之間之一第二電阻器及連接於該第一PMOS電晶體之該源極與該閘極之間之一第二電容器。根據一進一步實施例，該濾波器之時間常數可為約400奈秒。根據一進一步實施例，該積體電路裝置可進一步包括耦合至外部連接件之一資料匯流排介面；耦合至該資料匯流排介面之一電路功能。根據一進一步實施例，該資料匯流排介面可為一資料匯流排接收器及一資料匯流排驅動器之至少一者。根據一進一步實施例，該電路功能可為一數位邏輯功能。根據一進一步實施例，該電路功能可為一類比電路功能或一混合信號電路功能。
根據一進一步實施例，該積體電路裝置可進一步包括與該第二電容器並聯耦合之一第三電阻器。根據一進一步實施例，該積體電路裝置可進一步包括一第三PMOS電晶體，其具有連接至該第二PMOS電晶體之該閘極之一汲極及閘極、連接至該第一PMOS電晶體之該基極之一基極及連接至接地之一源極。根據一進一步實施例，該積體電路裝置可進一步包括一第三PMOS電晶體，其具有連接至該第二PMOS電晶體之該閘極之一汲極及閘極、連接至該第二PMOS電晶體之該基極及源極之一基極及源極。
根據一進一步實施例，連接至該外部連接件之一資料匯流排可為一區域互連網路(LIN)匯流排或一控制器區域網路(CAN)匯流排。根據一進一步實施例，該積體電路裝置可進一步包括一第二P型金屬氧化物半導體(PMOS)電晶體，其具有連接至該第一電容器之該第二終端之一汲極、連接至接地之一源極及基極，其中該第一PMOS電晶體之該源極及一基極連接至該NMOS電晶體之該閘極，且該第一PMOS電晶體之一汲極連接至接地；及一濾波器，其耦合於該第一電容器之該第二終端與該第一PMOS電晶體之間。根據一進一步實施例，該第二PMOS電晶體之該閘極可與接地耦合。根據一進一步實施例，該積體電路裝置可進一步包括耦合於該NMOS電晶體之該閘極與接地之間之一第二電容器。根據一進一步實施例，該第二PMOS電晶體之該閘極可與該NMOS電晶體之該閘極耦合。根據一進一步實施例，該濾波器可包括連接於該第一電容器之該第二終端與該第一PMOS電晶體之一閘極之間之一第二電阻器及連接於該第一PMOS電晶體之該源極與該閘極之間之一第二電容器。根據一進一步實施例，該積體電路裝置可進一步包括與該第二電容器並聯耦合之一第三電阻器。根據一進一步實施例，該積體電路裝置可進一步包括一第三PMOS電晶體，其具有連接至該第一PMOS電晶體之該閘極之一汲極及閘極、連接至該第二PMOS電晶體之該基極之一基極及連接至接地之一源極。根據一進一步實施例，該積體電路裝置可進一步包括一第三PMOS電晶體，其具有連接至該第一PMOS電晶體之該閘極之一汲極及閘極、連接至該第一PMOS電晶體之該基極及源極之一基極及源極。根據一進一步實施例，該濾波器之時間常數可為約400奈秒。
根據一進一步實施例，該積體電路裝置可進一步包括一第二P型金屬氧化物半導體(PMOS)電晶體，其具有連接至該第一電容器之該第二終端之一汲極、連接至該NMOS電晶體之該閘極之一基極及連接至接地之一源極及閘極，其中該第一PMOS電晶體之該源極及一基極連接至該NMOS電晶體之該閘極，且該第一PMOS電晶體之該汲極連接至接地；連接於該第一電容器之該第二終端與該第一PMOS電晶體之一閘極之間之一第二電阻器及連接於該第一PMOS電晶體之該源極與該閘極之間之一第二電容器，及一第三PMOS電晶體，其具有連接至該第一PMOS電晶體之該閘極之一源極及閘極、連接至該接地之一汲極及連接至該第二PMOS電晶體之該基極之一基極。
根據一進一步實施例，該積體電路裝置可進一步包括一第二P型金屬氧化物半導體(PMOS)電晶體，其具有耦合至該第一電容器之該第二終端之一汲極、連接至該第一PMOS電晶體之一基極之一基極及源極及連接至接地之一閘極，其中該第一PMOS電晶體之一閘極連接至接地。根據一進一步實施例，該積體電路裝置可進一步包括連接於該NMOS電晶體之該閘極與該第二PMOS電晶體之汲極之間之一第二電阻器。根據一進一步實施例，該NMOS電晶體之一閘極-汲極電容可形成該第一電容器。根據一進一步實施例，該積體電路裝置可進一步包括連接於該NMOS電晶體之該閘極與接地之間之一第二電容器。根據一進一步實施例，該積體電路裝置可進一步包括連接於該NMOS電晶體之該閘極與該第一電阻器之間之一第二電阻器。
根據一進一步實施例，該電阻器可藉由一電晶體形成。根據一進一步實施例，該第二電阻器可藉由一電晶體形成。根據一進一步實施例，該NMOS電晶體之一閘極-汲極電容可形成該第一電容器。根據一進一步實施例，該第一PMOS電晶體之一基極及一閘極可連接至接地。根據一進一步實施例，該第一PMOS電晶體之該源極可透過一第二電阻器與該NMOS電晶體之該閘極連接。
根據一進一步實施例，該第一PMOS電晶體之一基極及一閘極可連接至接地。根據一進一步實施例，該第一PMOS電晶體之該源極可透過一第二電阻器與該NMOS電晶體之該閘極連接。根據一進一步實施例，該積體電路裝置可進一步包括連接於該第一電容器之該第二終端與該第一PMOS電晶體之該源極之間之一第三電阻器。
根據又另一實施例，一機動運載工具可包括選自由一區域互連網路(LIN)匯流排及一控制器區域網路(CAN)匯流排組成之群組之一資料匯流排；具有一可適性靜電放電(ESD)保護之一積體電路裝置，該積體電路裝置包括：經由一外部連接接針與該資料匯流排耦合之一資料匯流排介面；耦合至該資料匯流排介面之一電路功能；一外部接地連接接針；一ESD保護N型金屬氧化物半導體(NMOS)電晶體，其具有連接至該外部連接接針之汲極及連接至接地之一源極及基極；耦合於該NMOS電晶體之一閘極與接地之間之一電阻器；具有連接至該外部連接接針之一第一終端之一第一電容器；一第一P型金屬氧化物半導體(PMOS)電晶體，其具有連接至該第二終端之一汲極、連接至該NMOS電晶體之該閘極之一源極及基極及連接至接地之一閘極；一第二PMOS電晶體，其具有連接至該NMOS電晶體之該閘極之一源極及基極以及連接至接地之一汲極；及一濾波器，其包括連接於該第一電容器之該第二終端與該第二PMOS電晶體之一閘極之間之一第二電阻器及連接於該第二PMOS電晶體之該源極與該閘極之間之一第二電容器。
可藉由參考下列描述結合隨附圖式獲取對本發明之一更完整理解。
雖然本發明可以有各種修改及替代性形式，但是本發明之特定例示性實施例已在該等圖式中予以展示且在本文中予以詳細描述。然而，應明白特定例示性實施例之本文描述並無將本發明限於本文揭示之特定形式之意圖，而是相反地，本發明涵蓋藉由隨附申請專利範圍定義之全部修改及等效物。
現在參考該圖式，示意地圖解說明特定例示性實施例之細節。在該等圖式中相同的元件將由相同的元件符號表示，且類似的元件由具有一不同的小寫字母下標的相同元件符號表示。
如上所述，根據各種實施例之保護電路可用以保護如汽車電子中使用的一區域互連網路(LIN)匯流排連接接針及類似物，且更特定言之，用以在處置、插入該LIN匯流排及類似物或自其移除時達成高靜電放電(ESD)穩固性，且在對該LIN匯流排及類似物操作時具有高電磁干擾(EMI)抗擾性。因此，下列描述之技術及相關聯之電路圖經設計用於該LIN接針。然而該等各種實施例及相關聯之技術可應用於一積體電路裝置之任何接針。
圖3A展示一改良之保護電路之一例示性實施例。如圖1及圖2中所示，積體電路300包括例如透過一驅動器104a(可為一開路汲極電晶體、一個三態驅動器等等)及透過一接收器104b(可為一位準偵測器)與外部接針118及222耦合之一電路功能106，諸如一LIN功能性。取決於該功能性，該電路可包括僅一接收器104b或僅一驅動器104a或包括一接收器104b及一驅動器104a。該接收器104b及/或該驅動器104a亦耦合至信號接地220，該信號接地220連接至可位於該積體電路裝置300之一積體電路封裝上之外部接地或共同連接件222。如上所述，該積體電路裝置300可使用於例如但不限於LIN模組或CAN實施方案。如熟習此項技術者明白，可使用遭遇類似問題之其他匯流排系統。
該保護電路包含耦合於外部接針118與接地120之間之NMOS電晶體224，其中電阻器226耦合於NMOS電晶體224之閘極與接地之間。一單一AC路徑係藉由一第一終端耦合至外部接針118之電容器310提供。電容器310之第二終端與一第一PMOS電晶體320之汲極及電阻器340耦合。PMOS電晶體320之源極及基極與NMOS電晶體224之閘極耦合，而PMOS電晶體320之閘極連接至接地。提供汲極耦合至接地且源極及基極亦與NMOS電晶體224之閘極耦合之一第二PMOS電晶體330。串聯耦合於電容器310與NMOS電晶體224之閘極之間之電阻器340與電容器350一起形成一低通濾波器。電阻器340與電容器350之間之節點與該第二PMOS電晶體330之閘極耦合。根據一些實施例，PMOS電晶體330之閘極電容可足夠大以確保此低通功能。根據進一步實施例，可使用針對一類似功能性而提供之其他濾波器電路。
根據圖3A中展示之提出之實施例，不需要一中間至高臨限電壓(大於1.5伏特)ESD裝置，亦不需要如圖2中以PNP電晶體240所示之一快速PNP裝置。因此圖3A中展示之實施例不具有製程限制。而且，其使用單一電容路徑以執行EMI偵測及ESD耦合，而如圖1中所示之習知實施方案需要兩個分離AC路徑。
實際上，當EMI消失時將不存在使LP濾波電容350放電之路徑。因此該ESD耦合電容可長時間保持旁通至接地，使至全ESD能力之一恢復時間長。如藉由圖3A中之虛線指示，可增加與電容器350並聯之一電阻器360達成此一放電路徑。但是此電阻必須大且可能需要顯著面積。因此，根據如圖3B及圖3C中所示之另一實施例，此亦可使用與電容器350並聯之連接成二極體的電晶體365或370予以完成。
圖3B中展示一第一可能解決方法，其中提供一額外的PMOS電晶體365。此PMOS電晶體365之汲極與電阻器340與電容器350之間之節點耦合。PMOS電晶體365之源極連接至接地。PMOS電晶體365之閘極與其汲極連接，且基極與PMOS電晶體320之基極連接。
在如圖3C中所示之一第二可能解決方法中，可增加PMOS電晶體370之形式之一額外的區域鉗位及放電電路以改良如圖3A中所示之此新的保護原理。在此實施例中，PMOS電晶體370之源極及基極與電容器350與PMOS電晶體330之源極及基極之間之節點耦合，而閘極及汲極與電阻器340與電容器350之間之節點耦合。當EMI消失時，可針對該EMI鉗位之一快速重設而提供用於如圖3B及圖3C中所示之電容器350之此一放電路徑。
該汲極至閘極耦合電容器310透過其閘極連接至接地(共同閘極組態)之PMOS開關電晶體320連接至該ESD裝置224之閘極。發生在該ESD裝置224之汲極上之一正修正被轉移至此PMOS開關320之源極且上拉該源極。此使該開關320接通且使該ESD電容器310耦合至該ESD裝置224之閘極，且因此改良ESD穩固性。
當施加EMI時，該開關320之非線性行為誘發在跨電容器310及該開關320之波形上產生一負DC分量之一整流效應。此負DC分量透過一低通濾波器340、350提取，且施加於一第二PMOS電晶體330之閘極，使其接通並因此將該NMOS ESD電晶體224之閘極強接地。因此，到達該NMOS ESD裝置224之閘極之EMI波形被旁通至接地。而且該NMOS ESD裝置224處之閘極上之剩餘電壓具有使其強斷開之一負分量。
AM低通濾波器340、350之延遲在EMI施加於匯流排上時延遲旁通開關之「接通」。因此，在一EMI擾動開始時可在該匯流排上出現一短主導脈衝。為最小化該匯流排上之此寄生主導狀態之持續時間，低通濾波器時間常數必須為短。然而，此時間常數亦必須足夠大以適當地低通濾波低頻EMI。400奈秒之一典型的時間常數因此可被視為一好的權衡。該時間常數足夠長以濾除1 MHz EMI且足夠短以在該匯流排上產生一暫態，該暫態將藉由該接收器之低通/抗尖峰脈衝濾波器濾除且因此不會為系統所察覺。一LIN匯流排之最大資料速率係20 KB(最小位元持續時間係50微秒)。
如圖3A至圖3C中所示之保護電路可在該外部連接接針上達成一高ESD穩固性(大於6千伏特)及一高EMI抗擾性(大於36 dBm)。如前所述，在處置含有該積體電路之一模組期間或當此一模組插入一汽車匯流排系統或自其拔除時需要ESD穩固性。當此一模組連接至該汽車匯流排系統時，不再存在對該積體電路裝置之一ESD放電之一直接路徑。因此該ESD需求顯著較低。然而，連接至該積體電路之一匯流排線針對該汽車周圍之電磁場形成一好的天線，且可在匯流排信號上疊加一高位準高頻(HF)電壓(EMI)。圖3A至圖3C中展示之電路確保疊加在該匯流排信號上之此等高頻信號不影響該匯流排上之一傳輸之精確度。該保護電路形成一智慧型汲極至閘極耦合。因此，可避免一汲極至閘極耦合以達到高EMI穩固性。該保護電路偵測該外部連接接針上之任何EMI。若存在該EMI，則該ESD裝置之汲極至閘極電容被切斷或旁通至接地，因此未在該ESD裝置之閘極上注入能量且防止該ESD保護破壞資料通信。然而，當不存在EMI時，連接該汲極至閘極電容，因此改良ESD穩固性。
在一些製程中，該ESD電晶體之固有汲極至閘極電容311(虛線)足夠大以在一ESD事件期間耦合該閘極上之所需能量。因此將不需要額外的耦合電容器。然而，當線路上存在EMI時，該固有汲極至閘極電容器311必須接地以防止破壞該資料通信。在對圖3A至圖3C中提出之解決方法作出細小的改變下可容易地達成此功能。如展示圖3B之一修改電路之圖4A中所示，該耦合PMOS電晶體320藉由PMOS電晶體325取代，該PMOS電晶體325現在與該ESD電晶體224之閘極斷接，且現在接地以用作一整流器。可對如圖3A及圖3C中所示之電路提供相同改變。
在一些製程中，該ESD電晶體之固有汲極至閘極電容311可能太大而不能在一ESD事件期間耦合該閘極上之最佳能量。此可根據另一實施例藉由透過圖4A中用虛線展示之額外的閘極至源極/基極電容424增加該ESD電晶體224之閘極電容而解決。
當存在EMI時，在電晶體325之汲極上形成具有一負分量之脈動電壓。此負分量透過該電阻器340及該電容器350低通濾波器施加於該EMI旁通電晶體330之閘極以將其接通。最後將ESD電晶體224之閘極強接地，且該電路處於類似於根據圖3A至圖3C之先前示意圖之一情況中，即，該ESD電晶體224維持為「斷開」。
當發生一ESD事件時，該EMI旁通電晶體330之閘極未形成電壓，因此該閘極斷開。ESD電晶體224之閘極因此透過電阻器226而弱接地。因此該ESD事件透過ESD電晶體224之固有汲極至閘極電容而耦合至該ESD電晶體224之閘極。此處該電路再次處於類似於如圖3A至圖3C中所示之先前示意圖之一情況中。
應注意電晶體325及330必須形成於分離井中。電晶體325之井(基極)現在接地，而電晶體330之井(基極)仍連接至該ESD電晶體224之閘極。熟習此項技術者將明白在此組態中，整流效應主要係歸因於電晶體325之固有汲極至井(基極)二極體425。圖4A中用虛線展示此固有二極體425。在又另一實施例中，如圖4B中所示，整流電晶體326之閘極可連接至該ESD電晶體224之閘極。此處整流效應再次主要歸因於整流電晶體326之固有汲極至井(基極)二極體426(虛線)。然而，可使該整流電晶體之閘極連接至該ESD電晶體224之閘極而非接地，稍微修改此二極體之整流效應。
在又另一實施例中，如圖4C中所示，使全部PMOS電晶體保持在相同的井中將透過電晶體327之固有二極體427維持ESD電晶體224之閘極與該電容器310之間之耦合。此處，來自圖4A中展示之電路之電晶體325藉由電晶體327取代，其中電晶體327之汲極再次與電容器310耦合，而源極及閘極接地。用虛線展示寄生二極體427。電晶體327之基極與該ESD電晶體224之閘極連接。因此，如圖4C中所示之電路將在某種程度上以與圖3A至圖3C之電路相同的方式表現。
當該ESD電晶體224具有大於接地裝置330之一VT(至少大500毫伏特)時，可根據又另一實施例使用圖5之簡化解決方法。此處可移除通路電晶體320、LP電容器350及放電電晶體360/365/370，該ESD耦合電容310可直接耦合至ESD電晶體224之閘極，且取代前一電晶體330之電晶體335之閘極接地。然而，維持電阻器340有助於保護該ESD電晶體224之閘極。當施加EMI時，旁通裝置335之非線性在該ESD電晶體224之閘極上形成一負電壓，使該ESD電晶體224維持「斷開」。
當發生一ESD事件時，透過電容器310耦合至ESD電晶體224之閘極。此「接通」該旁通裝置335。因此該旁通裝置335大小必須定為中等至弱的旁通裝置以容許足夠的能量轉移到該ESD電晶體224之閘極。必須增加電晶體380以確保適當偏壓旁通裝置335之基極。如圖5中所示之所提出之電路不一定如圖3A至圖3C及圖4A至圖4B中提出之電路一樣作出快速反應，但是另一方面如圖5中所示之所提出之電路極為簡單且需要的面積小。
當該ESD電晶體224之固有汲極至閘極電容311足夠大以不需要耦合電容310時，該電路可極為緊密。因此，圖6A展示另一實施例，其中該耦合電容器310藉由ESD電晶體224之固有汲極至閘極電容取代。對於圖5及圖6A，值得維持弱下拉電阻器226。此確保該ESD電晶體224在其保護之接針上未發生特殊事件時完全斷開。
類似於圖4A中所示之實施例，當該固有汲極至閘極電容太大時，可增加如圖6A中之虛線所示之一額外的閘極至接地電容424。
在一些應用中，對於實施該ESD裝置224，一HV閘極裝置或場裝置可能較佳。裝置224之臨限電壓變得極高，其有益於EMI抗擾性。然而閘極接地裝置335在一ESD事件期間可將裝置224之閘極電壓鉗位至其臨限電壓以下。因此在該ESD事件期間裝置224中未產生通道，且該ESD功效將降級。如圖6B中所示，此可藉由在ESD裝置224之閘極與接地網路226、335及380之間增加一串聯電阻器624來避免。
在此條件下，該固有汲極至閘極電容311通常足夠大以在該ESD事件期間接通該通道，因此不需要額外的汲極至閘極耦合電容器。如圖6C中之實施例所示，當該固有汲極至閘極電容311太小而不能轉移ESD裝置224上所需電壓時，可增加額外的汲極至閘極耦合電容器610。
在相反的情況下，當該固有汲極至閘極電容311太大時，如圖6D中所示可增加一額外的閘極至接地電容424。而且亦可嘗試透過接地電阻器值限制閘極電壓，然而此解決方法可能不佳，因為鉗位效應將取決於該ESD事件之斜率，且在慢ESD事件期間可能太強，而在快ESD事件期間可能太弱。在此提醒，應選取該電阻器226值以與該ESD裝置224之閘極電容一起提供約30奈秒RC時間常數。與該ESD事件之上升時間相比，此一時間常數較長，且因此在ESD事件期間對ESD裝置224之閘極上形成之電壓產生之影響不大。
如上所述，ESD裝置之閘極上之觸發電壓可為大且顯著超過標準LV裝置之汲極/源極容許電壓。因此，裝置335可能必須組態為一HV裝置。許多製程需要用於其等HV裝置之一單一源極/基極節點。因此，如圖6A至圖6D中所示，不再可能對裝置335之基極進行分離存取，且如圖6E中之實施例所示可移除電晶體380。裝置335之基極/源極節點現在連接至接地。有經驗的設計者將注意裝置335之汲極至基極固有二極體將對裝置335之整流效應產生一顯著影響。
如圖6F中所示，在ESD電晶體224之汲極與整流電晶體335之間增加一耦合電容310或一電阻器-電容器組合340、310將改良EMI穩固性。電阻器340如用虛線指示可為選擇性。此修改對根據各種其他實施例之圖6A至圖6E亦係有效的。
在一些應用中，使用者可能偏愛使用MOS或JFET電晶體來代替電阻器。圖7中展示一種可能的解決方法，其中電阻器226及340藉由NMOS電晶體726及740替代。此處，一旦存在Vdd供應電壓，該電晶體726立即「接通」，同時電晶體740轉移電容器310之第二終端處存在之負交流至電晶體330之閘極。如圖8中所示，此等電晶體亦可為空乏或JFET裝置。當可用時，空乏或JFET裝置826及840之使用係較佳的，因為其等在一零閘極電壓下就已「接通」。因此裝置224之閘極將一直接地，而不僅僅在存在Vdd時接地。圖7及圖8中提出之解決方法並非詳盡窮舉且混合解決方法(例如，取代僅一電阻器)亦係可能的。因此，預期對該等電阻器之其他等效替換。
雖然已參考本發明之例示性實施例描繪、描述並定義本發明之實施例，但是此等參考並未暗示對本發明之一限制，且未推斷出此限制。如熟習此項技術且獲利於本發明之一般技術者將想到，所揭示之標的能夠在形式及功能上作出相當大的修改、變更及等效物。本發明之所描繪及描述之實施例僅係實例，且並非本發明之詳盡範疇。
100．．．積體電路裝置
104．．．驅動器/接收器
104a．．．驅動器
104b．．．接收器
106．．．電路功能
108．．．靜電放電保護電路
110．．．靜電放電電容器控制
112．．．靜電放電增強電容器
114．．．信號振幅偵測器
116．．．高通濾波器
118．．．外部接針/輸入/輸出連接件
120．．．接地/共射極
126．．．耦合/高通濾波器電容器
220．．．信號接地
222．．．外部接針/外部接地或共同連接件
224．．．N型金屬氧化物半導體電晶體/靜電放電保護金屬氧化物半導體裝置
226．．．電阻器/閘極電阻器/接地網路
228．．．切換(旁通)金屬氧化物半導體裝置
230．．．低值電阻器
232．．．低通濾波器電容器
234．．．低通濾波器電阻器
236．．．負載/高通濾波器電阻器
238．．．信號整流二極體
240．．．雙極性電晶體/雙極性裝置
300．．．積體電路裝置
310．．．電容器/靜電放電耦合電容
311．．．閘極電容器/固有汲極至閘極電容
320．．．第一P型金屬氧化物半導體電晶體/通路電晶體/PMOS開關電晶體
325．．．P型金屬氧化物半導體電晶體
326．．．整流電晶體
327．．．電晶體
330．．．第二P型金屬氧化物半導體電晶體/接地裝置
335．．．旁通裝置/閘極接地裝置/接地網路
340．．．電阻器/低通濾波器
350．．．電容器/LP電容器
360．．．電阻器/放電電晶體
365．．．電晶體/放電電晶體
370．．．電晶體/放電電晶體
380．．．電晶體/接地網路
424．．．閘極至接地電容/源極/基極電容
425．．．固有汲極至井(基極)二極體/固有二極體
426．．．固有汲極至井(基極)二極體
427．．．固有二極體/寄生二極體
610．．．汲極至閘極耦合電容器
624．．．串聯電阻器
726．．．N型金屬氧化物半導體電晶體
740．．．N型金屬氧化物半導體電晶體
826．．．空乏或接面場效電晶體裝置
840．．．空乏或接面場效電晶體裝置
圖1係一ESD及EMI最佳化電路之一習知實施方案之一示意方塊圖。
圖2係一ESD及EMI最佳化電路之一習知實施方案之一更詳細電路圖。
圖3A至圖3C展示根據各種實施例之一實施方案之電路圖。
圖4A至圖4C展示根據進一步實施例之一實施方案之電路圖。
圖5係根據又另一實施例之一實施方案之一電路圖。
圖6A至圖6F展示根據又進一步實施例之一實施方案之電路圖。
圖7及圖8展示用電晶體結構取代電阻器340及326之替代性實施例。
104a．．．驅動器
104b．．．接收器
106．．．電路功能
118．．．外部接針
120．．．接地
220．．．信號接地
222．．．外部接針/外部接地或共同連接件
224．．．N型金屬氧化物半導體電晶體
226．．．電阻器
300．．．積體電路裝置
310．．．電容器
320．．．第一P型金屬氧化物半導體電晶體
330．．．第二P型金屬氧化物半導體電晶體
340．．．電阻器
350．．．電容器
360．．．電阻器
365．．．電晶體
370．．．電晶體
Claims (38)
- 一種具有一可適性靜電放電(ESD)保護之積體電路裝置，其包括：受保護免於ESD之一外部連接接針；一外部接地連接接針；一可適性靜電放電(ESD)保護電路，其包括：一ESD保護N型金屬氧化物半導體(NMOS)電晶體，其具有連接至該外部連接接針之汲極及連接至接地之一源極及基極(bulk)；一電阻器，其耦合於該NMOS電晶體之一閘極與接地之間；一第一PMOS電晶體，其具有一源極及與該電阻器並聯連接之一汲極；一第一電容器，其具有連接至該外部連接接針之一第一終端及與該NMOS電晶體之該閘極耦合之一第二終端，其中該可適性ESD保護電路內之第一電容器係連接至該外部連接接針之唯一電容器。
- 如請求項1之積體電路裝置，其包括：一第二P型金屬氧化物半導體(PMOS)電晶體，其具有連接至該第一電容器之該第二終端之一汲極、連接至該NMOS電晶體之該閘極之一源極及基極以及連接至接地之一閘極，其中該第一PMOS電晶體之一源極及基極連接至該NMOS電晶體之該閘極，且該第一PMOS電晶體之一汲極連接至接地；及 一濾波器，其耦合於該第一電容器之該第二終端與該第一PMOS電晶體之該閘極之間。
- 如請求項2之積體電路裝置，其中該濾波器包括連接於該第一電容器之該第二終端與該第一PMOS電晶體之一閘極之間之一第二電阻器及連接於該第一PMOS電晶體之該源極與該閘極之間之一第二電容器。
- 如請求項2之積體電路裝置，其中該濾波器之時間常數係為約400奈秒。
- 如請求項3之積體電路裝置，其中該濾波器之時間常數係為約400奈秒。
- 如請求項1之積體電路裝置，其進一步包括：耦合至外部連接件之一資料匯流排介面；耦合至該資料匯流排介面之一電路功能。
- 如請求項1之積體電路裝置，其中一資料匯流排介面係一資料匯流排接收器及一資料匯流排驅動器之至少一者。
- 如請求項1之積體電路裝置，其中一電路功能係一數位邏輯功能。
- 如請求項1之積體電路裝置，其中一電路功能係一類比電路功能或一混合信號電路功能。
- 如請求項3之積體電路裝置，其進一步包括與該第二電容器並聯耦合之一第三電阻器。
- 如請求項3之積體電路裝置，其進一步包括一第三PMOS電晶體，該第三PMOS電晶體具有連接至該第二PMOS電 晶體之該閘極之一汲極及閘極、連接至該第一PMOS電晶體之該基極之一基極及連接至接地之一源極。
- 如請求項3之積體電路裝置，其進一步包括一第三PMOS電晶體，該第三PMOS電晶體具有連接至該第二PMOS電晶體之該閘極之一汲極及閘極、連接至該第二PMOS電晶體之該基極及源極之一基極及源極。
- 如請求項1之積體電路裝置，其中連接至該外部連接接針之一資料匯流排係一區域互連網路(LIN)匯流排或一控制器區域網路(CAN)匯流排。
- 如請求項1之積體電路裝置，其包括：一第二P型金屬氧化物半導體(PMOS)電晶體，其具有連接至該第一電容器之該第二終端之一汲極、連接至接地之一源極及基極，其中該第一PMOS電晶體之該源極及一基極連接至該NMOS電晶體之該閘極，且該第一PMOS電晶體之一汲極連接至接地；及一濾波器，其耦合於該第一電容器之該第二終端與該第一PMOS電晶體之間。
- 如請求項14之積體電路裝置，其中該第二PMOS電晶體之該閘極與接地耦合。
- 如請求項15之積體電路裝置，其進一步包括耦合於該NMOS電晶體之該閘極與接地之間之一第二電容器。
- 如請求項14之積體電路裝置，其中該第二PMOS電晶體之該閘極與該NMOS電晶體之該閘極耦合。
- 如請求項14之積體電路裝置，其中該濾波器包括連接於 該第一電容器之該第二終端與該第一PMOS電晶體之一閘極之間之一第二電阻器及連接於該第一PMOS電晶體之該源極與該閘極之間之一第二電容器。
- 如請求項18之積體電路裝置，其進一步包括與該第二電容器並聯耦合之一第三電阻器。
- 如請求項18之積體電路裝置，其進一步包括一第三PMOS電晶體，該第三PMOS電晶體具有連接至該第一PMOS電晶體之該閘極之一汲極及閘極、連接至該第二PMOS電晶體之該基極之一基極及連接至接地之一源極。
- 如請求項18之積體電路裝置，其進一步包括一第三PMOS電晶體，該第三PMOS電晶體具有連接至該第一PMOS電晶體之該閘極之一汲極及閘極、連接至該第一PMOS電晶體之該基極及源極之一基極及源極。
- 如請求項14之積體電路裝置，其中該濾波器之時間常數係約400奈秒。
- 如請求項1之積體電路裝置，其包括：一第二P型金屬氧化物半導體(PMOS)電晶體，其具有連接至該第一電容器之該第二終端之一汲極、連接至該NMOS電晶體之該閘極之一基極及連接至接地之一源極及閘極，其中該第一PMOS電晶體之該源極及一基極連接至該NMOS電晶體之該閘極，且該第一PMOS電晶體之該汲極連接至接地；連接於該第一電容器之該第二終端與該第一PMOS電 晶體之一閘極之間之一第二電阻器及連接於該第一PMOS電晶體之該源極與該閘極之間之一第二電容器，及一第三PMOS電晶體，其具有連接至該第一PMOS電晶體之該閘極之一源極及閘極、連接至該接地之一汲極及連接至該第二PMOS電晶體之該基極之一基極。
- 如請求項1之積體電路裝置，其包括：一第二P型金屬氧化物半導體(PMOS)電晶體，其具有耦合至該第一電容器之該第二終端之一汲極、連接至該第一PMOS電晶體之一基極之一基極及源極以及連接至接地之一閘極，其中該第一PMOS電晶體之一閘極連接至接地。
- 如請求項24之積體電路裝置，其進一步包括連接於該NMOS電晶體之該閘極與該第二PMOS電晶體之汲極之間之一第二電阻器。
- 如請求項24之積體電路裝置，其中該NMOS電晶體之一閘極-汲極電容形成該第一電容器。
- 如請求項26之積體電路裝置，其進一步包括連接於該NMOS電晶體之該閘極與接地之間之一第二電容器。
- 如請求項26之積體電路裝置，其進一步包括連接於該NMOS電晶體之該閘極與該第一電阻器之間之一第二電阻器。
- 如請求項1之積體電路裝置，其中該電阻器係藉由一電晶體形成。
- 如請求項3之積體電路裝置，其中該第二電阻器係藉由 一電晶體形成。
- 如請求項18之積體電路裝置，其中該第二電阻器係藉由一電晶體形成。
- 如請求項1之積體電路裝置，其中該NMOS電晶體之一閘極-汲極電容形成該第一電容器。
- 如請求項32之積體電路裝置，其中該第一PMOS電晶體之一基極及一閘極連接至接地。
- 如請求項33之積體電路裝置，其中該第一PMOS電晶體之該源極係透過一第二電阻器與該NMOS電晶體之該閘極連接。
- 如請求項1之積體電路裝置，其中該第一PMOS電晶體之一基極及一閘極連接至接地。
- 如請求項35之積體電路裝置，其中該第一PMOS電晶體之該源極係透過一第二電阻器與該NMOS電晶體之該閘極連接。
- 如請求項36之積體電路裝置，其進一步包括連接於該第一電容器之該第二終端與該第一PMOS電晶體之該源極之間之一第三電阻器。
- 一種機動運載工具，其包括：一資料匯流排，其選自由一區域互連網路(LIN)匯流排及一控制器區域網路(CAN)匯流排組成之群組；一積體電路裝置，其具有一可適性靜電放電(ESD)保護，該積體電路裝置包括：一資料匯流排介面，其經由一外部連接接針與該資 料匯流排耦合；一電路功能，其耦合至該資料匯流排介面；一外部接地連接接針；一ESD保護N型金屬氧化物半導體(NMOS)電晶體，其具有連接至該外部連接接針之汲極及連接至接地之一源極及基極；一電阻器，其耦合於該NMOS電晶體之一閘極與接地之間；一第一電容器，其具有連接至該外部連接接針之一第一終端；一第一P型金屬氧化物半導體(PMOS)電晶體，其具有連接至該第二終端之一汲極、連接至該NMOS電晶體之該閘極之一源極及基極以及連接至接地之一閘極；一第二PMOS電晶體，其具有連接至該NMOS電晶體之該閘極之一源極及基極以及連接至接地之一汲極；及一濾波器，其包括連接於該第一電容器之該第二終端與該第二PMOS電晶體之一閘極之間之一第二電阻器及連接於該第二PMOS電晶體之該源極與該閘極之間之一第二電容器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201061425552P | 2010-12-21 | 2010-12-21 | |
| US13/288,080 US8462473B2 (en) | 2010-12-21 | 2011-11-03 | Adaptive electrostatic discharge (ESD) protection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201232749A TW201232749A (en) | 2012-08-01 |
| TWI544602B true TWI544602B (zh) | 2016-08-01 |
Family
ID=46234096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW100146298A TWI544602B (zh) | 2010-12-21 | 2011-12-14 | 可適性靜電放電保護電路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8462473B2 (zh) |
| EP (1) | EP2656386A1 (zh) |
| CN (1) | CN103339727B (zh) |
| TW (1) | TWI544602B (zh) |
| WO (1) | WO2012087614A1 (zh) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8829967B2 (en) * | 2012-06-27 | 2014-09-09 | Triquint Semiconductor, Inc. | Body-contacted partially depleted silicon on insulator transistor |
| US8817437B2 (en) * | 2013-01-03 | 2014-08-26 | Amazing Microelectronics Corp. | High voltage open-drain electrostatic discharge (ESD) protection device |
| US9214932B2 (en) | 2013-02-11 | 2015-12-15 | Triquint Semiconductor, Inc. | Body-biased switching device |
| US9203396B1 (en) | 2013-02-22 | 2015-12-01 | Triquint Semiconductor, Inc. | Radio frequency switch device with source-follower |
| US9130562B2 (en) | 2013-03-13 | 2015-09-08 | Alpha And Omega Semiconductor Incorporated | Active ESD protection circuit |
| US9373612B1 (en) * | 2013-05-31 | 2016-06-21 | Altera Corporation | Electrostatic discharge protection circuits and methods |
| JP2014241497A (ja) | 2013-06-11 | 2014-12-25 | ローム株式会社 | 半導体集積回路 |
| US9153958B2 (en) * | 2013-08-15 | 2015-10-06 | Nxp B.V. | Bias-insensitive trigger circuit for bigFET ESD supply protection |
| US9379698B2 (en) * | 2014-02-04 | 2016-06-28 | Triquint Semiconductor, Inc. | Field effect transistor switching circuit |
| CN103887306B (zh) * | 2014-03-05 | 2017-03-01 | 晶焱科技股份有限公司 | 高电压开漏极静电放电(esd)保护装置 |
| DE102016111641A1 (de) * | 2016-06-24 | 2017-12-28 | Infineon Technologies Ag | Schalter |
| CN107945829A (zh) * | 2016-10-13 | 2018-04-20 | 中国矿业大学 | 一种忆导值可调的门极可控三端口忆阻器模拟电路 |
| FR3059164B1 (fr) | 2016-11-18 | 2020-09-18 | Continental Automotive France | Dispositif de protection d'un calculateur electronique contre un court-circuit |
| US10749337B2 (en) | 2017-02-09 | 2020-08-18 | Texas Instruments Incorporated | Integrated ESD event sense detector |
| CN109922394B (zh) * | 2017-12-13 | 2020-09-29 | 华为终端有限公司 | 偏置电压输出电路及驱动电路 |
| US20200243512A1 (en) * | 2019-01-28 | 2020-07-30 | Stmicroelectronics International N.V. | Nmos transistor with bulk dynamically coupled to drain |
| TWI729493B (zh) * | 2019-09-12 | 2021-06-01 | 友達光電股份有限公司 | 畫素陣列基板 |
| DE102020103706A1 (de) * | 2020-02-13 | 2021-08-19 | Infineon Technologies Ag | Halbleiterschalter mit esd-schutzschaltung |
| US10938387B1 (en) | 2020-06-24 | 2021-03-02 | Cypress Semiconductor Corporation | Local interconnect network (LIN) driver circuit |
| CN112074065A (zh) * | 2020-08-31 | 2020-12-11 | 上海法雷奥汽车电器系统有限公司 | 静电防护方法、设备、计算机设备以及可读存储介质 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6747861B2 (en) * | 2001-11-15 | 2004-06-08 | Industrial Technology Research Institute | Electrostatic discharge protection for a mixed-voltage device using a stacked-transistor-triggered silicon controlled rectifier |
| TWI264106B (en) | 2002-04-30 | 2006-10-11 | Winbond Electronics Corp | Static charge protection circuit of adopting gate-coupled MOSFET (metal-oxide-semiconductor field effect transistor) |
| US7102862B1 (en) * | 2002-10-29 | 2006-09-05 | Integrated Device Technology, Inc. | Electrostatic discharge protection circuit |
| TWI296439B (en) * | 2005-08-08 | 2008-05-01 | Silicon Integrated Sys Corp | Esd protection circuit |
| US7495878B2 (en) * | 2007-03-22 | 2009-02-24 | Bae Systems Information And Electronic Systems Integration Inc. | Decoupling capacitor control circuit and method for enhanced ESD performance |
| US7876540B2 (en) | 2007-11-21 | 2011-01-25 | Microchip Technology Incorporated | Adaptive electrostatic discharge (ESD) protection of device interface for local interconnect network (LIN) bus and the like |
| US8345396B2 (en) * | 2010-03-08 | 2013-01-01 | Macronix International Co., Ltd. | Electrostatic discharge protectors having increased RC delays |
-
2011
- 2011-11-03 US US13/288,080 patent/US8462473B2/en not_active Expired - Fee Related
- 2011-12-09 CN CN201180066374.8A patent/CN103339727B/zh not_active Expired - Fee Related
- 2011-12-09 WO PCT/US2011/064180 patent/WO2012087614A1/en active Application Filing
- 2011-12-09 EP EP11808414.4A patent/EP2656386A1/en not_active Withdrawn
- 2011-12-14 TW TW100146298A patent/TWI544602B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN103339727A (zh) | 2013-10-02 |
| US8462473B2 (en) | 2013-06-11 |
| EP2656386A1 (en) | 2013-10-30 |
| WO2012087614A1 (en) | 2012-06-28 |
| US20120154963A1 (en) | 2012-06-21 |
| TW201232749A (en) | 2012-08-01 |
| CN103339727B (zh) | 2016-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI544602B (zh) | 可適性靜電放電保護電路 | |
| TWI435436B (zh) | 用於區域性互連網路（ｌｉｎ）匯流排及其相似物之裝置介面的適應性靜電放電（ｅｓｄ）保護 | |
| CN107768369B (zh) | 跨域esd保护 | |
| EP2840608B1 (en) | A bias-insensitive trigger circuit for bigfet esd supply protection | |
| US9112351B2 (en) | Electrostatic discharge circuit | |
| JPH0522099A (ja) | 半導体入力保護回路 | |
| EP2329526B1 (en) | Esd protection | |
| US6643109B1 (en) | Fully synthesisable and highly area efficient very large scale integration (VLSI) electrostatic discharge (ESD) protection circuit | |
| US7130175B2 (en) | Monolithic integratable circuit arrangement for protection against a transient voltage | |
| Schröter et al. | EMC compliant LIN transceiver | |
| Wang et al. | A 60 V tolerance transceiver with ESD protection for FlexRay-based communication systems | |
| KR20130143703A (ko) | 적응형 정전방전 보호회로 | |
| US11575258B2 (en) | Device and method for electrostatic discharge (ESD) protection | |
| Kang | CAN-FD Transceiver Design & Implementation with Improved Matching on Switching Behavior | |
| JPH03184409A (ja) | 半導体フィルタ回路 | |
| Chen et al. | Experiences and challenges of CAN transceivers in up-integrated system basis chips | |
| CN114242715A (zh) | 一种双向静电放电保护模块 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |