KR20130143703A - 적응형 정전방전 보호회로 - Google Patents

Abstract

적응형 정전 방전(adaptive electrostatic discharge: ESD) 보호를 위해 적응형 정전 방전(ESD) 보호를 갖는 집적 회로 디바이스는 ESD로부터 보호되어야 할 외부 접속핀; 외부 그라운드 접속핀; 및 적응형 정전 방전 보호 회로를 포함하고, 상기 적응형 방전 보호 회로는 상기 외부 접속 핀에 접속된 드레인, 그라운드에 접속된 소스와 벌크(bulk)를 갖는 ESD 보호 N-금속 산화 반도체(NMOS) 트랜지스터, 상기 NMOS 트랜지스터 의 게이트 및 그라운드에 접속된 저항, 상기 NMOS 트랜지스터의 게이트에 접속된 소스 및 그라운드에 접속된 드레인을 갖는 제1 PMOS 트랜지스터, 상기 외부 접속핀에 접속된 제1 단자 및 상기 NMOS 트랜지스터의 게이트와 결합된 제2 단자를 갖는 제1 커패시터를 구비하고, 상기 적응형 ESD 보호 회로 내의 제1 커패시터는 상기 외부 접속핀에 접속된 유일한 커패시터이다.

Description

적응형 정전방전 보호회로{ADAPTIVE ELECTROSTATIC DISCHARGE(ESD) PROTECTION CIRCUIT}

본 출원은 발명의 명칭이 "적응형 정전방전 보호회로(ADAPTIVE ELECTROSTATIC DISCHARGE(ESD) PROTECTION CIRCUIT)"인 2010년 12월 21일 출원된 미국 가 출원 번호 61/425,552의 우선권의 이익을 주장하고 그 전체 내용을 여기에서 참조하기로 한다.

본 발명은 예를 들어, 자동차 전자회로(automotive electronics)에서 사용되는 LIN(Local Interconnect Network) 버스 등과 예컨대 인터페이스할 수 있는 집적회로 디바이스들 내의 적응형 정전방전 보호회로에 관한 것으로, 특히 조정되거나, LIN 버스 등에 플러그인 되거나 그로부터 제거되는 경우에 높은 정전 방전(ESD) 강인성을 달성하고 그리고 LIN 버스 등을 가동하는 경우 높은 전자기 간섭(EMI) 내성을 갖는 집적회로 디바이스들 내의 적응형 정전방전 보호회로에 관한 것이다.

자동차에서 전자회로들의 중요성이 지속적으로 증가하므로 그와 더불어 센서 및 액추에이터와 인터페이스하는 입/출력 장치들을 필요로 하는 저비용의 신뢰성 있는 전자회로 시스템들, 및 서브시스템들에 대한 도전과 필요가 증가하고 있다. 이러한 시스템들과 서브시스템들은 분리되지 않고 서로 통신을 해야만 한다.

종래로부터 자동차 전자회로들은 개별(discrete)의 소형 집적 회로들을 이용하여 설계되어 왔다. 이들 전자회로들은 적어도 많은 센서 시스템들 용의 독립적인 전용 와이어 통신 방식에 의존했으며, 액추에이터에 직접적으로 파워 출력들이 배선된다. 이로 인해 프린트 회로 기판(PCB)들이 대형화되고, 엔진 제어 유닛(ECU) 하우징 크기가 대형화되고 배선 번들이 과도하게 많아지게 되었다. 배선은 그와 더불어 배선이 공간을 차지하고, 중량과 비용을 증가시키고 차량이 전자기 노이즈를 받게 되는 등의 다른 문제를 초래하고, 고장을 수리하고, 유지 보수하는 것을 어렵게 할 수 있다.

다행스럽게도, 차량 네트워킹 표준 및 혼합 신호 반도체 처리에서의 진척(advances)은 이 문제를 처리하고 차량 전체에 있어서 지능적인 시스템을 분배하는데 새로운 가능성을 주고 있다. 차량 네트워킹 표준에서의 경향은 현재 버전 2.1 상태의 CAN(Controller Area Network) 및 LIN(Local Interconnect Network) 구조의 적용이 확대되고 있는 추세이다.

이러한 네트워킹 표준은 자동차 시스템에 있어서 성능과 비용 최적화 사이의 균형을 제공한다. CAN은 샤시(chassis), 파워 트레인 및 바디 백본 통신(body backbone communication)용의 고속 네트워크를 제공하는 한편, LIN은 표준화를 통해 비용을 저감하고, 강인성을 개선하는 센서와 액추에이터 시스템들 용의 간단한 네트워크의 필요에 부응한다. CAN의 폭 넓은 사용과 LIN의 유효성은 그와 더불어 보다 진전된 시스템을 위한 단일 집적 회로(IC) 또는 소수의 IC들상에서 소형의 자동차 시스템에 필요한 모든 기능을 실현할 수 있는 혼합 신호 반도체 처리 기술에서의 진척과 일치한다.

LIN은 기본적으로는 차량의 바디 전자부품을 타겟으로 했었지만, 바디 전자부품 외부의 많은 구현에 새로운 방식으로 가치를 제공하고 있다. 이용할 수 있는 자동차 전자부품 버스 표준 중에서, LIN은 하나의 시스템에 정상적으로 전용되는 대부분의 센서와 액추에이터들에 대한 통신 수요에 대한 최적의 해결책을 제공한다. 센서 및 액츄에이터는 서브시스템으로 볼 수 있으며, 또한 차량 내에서 서브 네트워크 역할을 담당하는 것으로 정의된 LIN으로 쉽게 구현된다. 최대한의 LIN 규정 데이터 속도 20kbps는 대부분의 센서와 액츄에이터를 위해 충분하다. LIN은 타임-트리거형, 마스터-슬레이브 네트워크로 동시에 발생하는 리포팅 디바이스 간의 중재 역할의 필요를 없앤다. 이것은 단일 와이어 통신 버스를 사용하여 구현되며, 배선과 하네스 요건을 감소시켜 무게, 공간, 비용을 절감한다.

LIN 컨소시엄을 통해, 차량용 서브 네트워크 애플리케이션을 저가형으로 구현하기 위해 규정된 LIN 표준은 혼합 신호 반도체 공정의 집적도 능력에 맞춰 잘 조정한다. LIN 프로토콜은 매우 간단하고 비동기식 시리얼 인터페이스(UART/SCI)를 통해 동작하기 때문에 비용을 상당히 감소시킨다. 그리고, 슬레이브 노드는 자가 동기식 방식이며 크리스탈이나 세라믹 공진기 대신 온칩 RC 오실레이터를 사용할 수 있다. 따라서, 실리콘 구현은 비용이 저렴하며, 차량용 서브 시스템을 위한 신호 컨디셔닝과 출력 IC를 제조하는데 사용되는 혼합 신호 공정 기술용으로는 LIN이 적당하다.

LIN 마스터 노드는 보통 CAN 네트워크에 대한 LIN 서브 네트워크의 브리지 노드이다. 그리고, 각 차량은 일반적으로 LIN 서브네트워크를 가질 것이다. 마스터 LIN 노드는 높은 복잡도와 제어로 이루어진다. 반면에 슬레이브 LIN 노드는 전형적으로 단순하여 단일 IC 서브시스템에서 집적이 가능하다. 표준화된 자동차 네트워킹 아키텍처 이용을 통해 간단한 3선식(LIN, 배터리, 접지)을 필요로 하는 고품질 시스템 구축이 가능하다.

신뢰성 및 안전한 동작의 자명한 이유 때문에, ESD(Electro Static Discharge)와 EMI(Electro Magnetic Interference)에 대한 매우 높은 내성이 모든 LIN 모듈들에 요구된다. 이러한 높은 ESD 및 EMI 내성은 특히 외부에 연결된 LIN 모듈의 핀들(예를 들면, 배터리 핀, LIN 핀 등)에 적용된다.

시스템(외부)에 연결된 LIN 모듈의 핀들은 모듈이 손에 접촉되거나 시스템에 연결될 때 ESD 방전에 크게 노출된다. LIN 모듈은 어떤 사람에 의해서도 안전하게 설치 또는 제거될 수 있어야 한다. 따라서, ESD 내성은, 전기 모듈을 다루기 위한 표준 산업 규칙이 자동차 산업에서 적절히 집행될 수 없기 때문에 모든 LIN 모듈 핀들에 대하여 매우 높아야 한다(수 킬로볼트 이상).

또한, 일단 설치되면, LIN 시스템에 연결된 어떠한 핀에서도 다른 통신 버스들 및/또는 전원공급선들로부터 나오는 높은 레벨의 간섭들을 볼 수 있다. 그 이유는 통신 버스들과 전원공급선들이 비용 이유로 인해 효과적인 차폐물 또는 차별적인 신호선들(CAN 제외)로 연결될 수 없었기 때문이다. 따라서, 고 레벨의 간섭이 차량의 전기장치에 존재하고 제어 시스템들은 LIN 버스에서 천이하는 소정 데이터의 무결성에 영향을 주지 않아야 한다.

따라서 ESD와 EMI에 대한 매우 높은 내성이 LIN 모듈의 커넥터로 직접 라우팅되는 칩의 모든 핀에 대하여 요구된다. ESD 보호를 위해 일반적으로 사용되는 디바이스는 ESD 보호 저항을 통해 그라운드된 게이트를 갖는 GGMOS(grounded gate metal oxide semiconductor) 트랜지스터이다. 각 외부 접속부(핀)의 ESD 보호에 사용되는 GGMOS 트랜지스터의 ESD 내성을 개선하기 위한 일반적인 기술은 GGMOS 트랜지스터 보호 디바이스의 드레인과 게이트 사이에 어떤 캐패시티브 커플링을 갖도록 하는 것이다.

불행히도, 이 ESD 보호 기술은 노이즈 간섭들 또는 EMI에 대한 핀의 감도를 급격히 증가시킨다. 드레인과 게이트 사이의 캐패시티브 커플링은 고주파들이 보호 디바이스의 게이트에 도달하게 하여 이 보호 디바이스를 온시킨다. 이는 원하는 데이터 흐름을 방해한다. 따라서, 캐패시티브 커플링은 높은 EMI 강인성을 현저히 떨어뜨린다. 따라서 표준 ESD 보호 기술들은 EMI 등에 대한 높은 노이즈 및 간섭 내성을 얻는데 적합하지 않다.

도 1과 도 2를 참조하면, 종래의 ESD 및 EMI 최적화 회로들에 대한 개략 블록도 및 보다 상세한 회로도가 도시된다. 집적회로(100)는 예를 들어, 개방 드레인 커패시터, 3상 드라이버 등으로 될 수 있는 드라이버(104a)를 통해, 그리고 레벨 검출기로 될 수 있는 수신기(104b)를 통해 외부 핀들(118 및 222)과 접속되는 회로 기능부(106)를 포함한다. 상기 수신기(104b) 및/또는 드라이버(104a)는 또한 집적회로 디바이스(100)의 집적 회로 패키지 상에 위치할 수 있는 외부 그라운드 또는 공통 접속부(222)에 접속된 신호 그라운드(220)에 접속된다. 집적 회로 디바이스(100)는 예를 들어 LIN 모듈 구현에 사용될 수 있지만 이에 한정되지는 않는다.

I/O 접속부(118)는 그라운드된 게이트 구성에서 금속 산화 반도체(MOS) 디바이스(224)를 포함하고, ESD 보호 디바이스로서 사용되는 ESD 보호 회로(108)에 의해 보호된다. 상기 ESD 보호 MOS 디바이스(224) 소스는 ESD 그라운드 또는 공통 노드(120)에 접속되고, 드레인은 보호 대상 I/O 접속부(118)에 접속되고, 그리고 게이트는 게이트 저항(226)을 통해 ESD 그라운드 또는 공통 노드(120)에 접속된다. ESD 그라운드 또는 공통 노드(120)는 외부 그라운드 또는 공통 접속부, 예를 들면, 접속부(222)에 더 접속될 수 있다.

ESD 개선 커패시터(112)는 ESD 보호 MOS 디바이스(224)의 소스와 게이트 사이에 접속되었을 때, ESD 보호를 개선시키고 MOS 디바이스(224)의 스냅 역 전압(snap back voltage)을 저감시킬 것이다. MOS 디바이스(228)는 게이트에 전압이 실질적으로 존재하지 않으면 정상적으로 오프되어 ESD 개선 커패시터(112)를 MOS 디바이스(224)의 소스와 게이트 사이에 접속되게 함으로써 ESD 강인성(robustness)이 최대가 된다. 이와 같은 ESD 내성의 최대 상태는 고주파 EMI 신호/변동(perturbation)이 없을 때, 예를 들어 LIN 부분이 시스템 외부에 있거나 EMI 신호/변동이 실질적으로 없을 때 나타난다. 데이터 신호는 EMI 신호/변동(노이즈) 보다 주파수가 훨씬 낮기 때문에 HPF(116)에 의해 차단되어, 고주파 EMI 노이즈가 존재할 때에만 MOS 디바이스(228)가 턴온 될 것이다.

또한, 저 저항값의 저항(230)이 ESD 개선 커패시터(112)와 직렬로 결합될 수 있다. 스위칭 MOS 디바이스(228)의 게이트에 전압이 인가되면, ESD 개선 커패시터(112)가 ESD 그라운드 또는 공통 노드(120)로 사실상 바이패스됨으로써 MOS 디바이스(224)에서 가질 수 있는 어떠한 영향도 제거할 수 있다. 저 저항값의 저항(230)은 스위칭(바이패싱) MOS 디바이스(228)의 효율을 개선시킨다.

ESD 커패시터 제어부(110)는 MOS 디바이스(224)의 게이트 및/또는 드레인으로부터 ESD 개선 커패시터(112)를 분리한다. ESD 커패시터 제어부(110)는 MOS 디바이스(228)를 스위치로서가 아니라 그 선형 범위 내에서 동작시킴으로써 ESD 커패시터 감쇠기로 될 수 있다. 감쇠는 저항(230)의 저항값과 MOS 디바이스(228)의 등가 저항의 함수가 된다. 따라서 MOS 디바이스(228)가 ESD 개선 커패시터(112)의 드레인-투-게이트 커플링을 조정하는데 사용됨으로써 I/O 접속부(118)에서의 EMI 신호의 강도에 따라 비례하는 ESD 보호가 제공될 수 있다. 따라서 감쇠는 EMI 레벨에 적응하고, 드레인-투-게이트 커패시터 커플링은 ESD 보호 MOS 디바이스(224)가 바람직하지 않게 턴온되는 것을 방지하는 레벨로 항상 유지된다.

스위칭 디바이스(228)의 게이트에 인가되는 전압은 신호 진폭 검출기(114)에 의해 공급된다. 신호 진폭 검출기(114)는 신호 정류 다이오드(238), 저역 필터 저항(234), 및 저역 필터 커패시터(232)를 포함할 수 있다. 고역 필터(116)는 커플링/고역 필터 커패시터(126) 및 로드/고역 필터 저항(236)을 포함할 수 있다. 고역 필터(116)는 변동(고주파) 신호가 신호 진폭 검출기(114)의 입력에 도달하게 하지만, 데이터(저주파) 신호는 차단시킨다. 고역 필터(116)의 차수는 신호 진폭 검출기(114)의 입력에 도달할 필요가 있는 최저 EMI 주파수와 최대 데이터 주파수 사이의 차이에 의존한다. 본 발명의 개시에 따르면, 신호 진폭 검출기(114)에 의해 검출될 필요가 있는 최소 EMI 주파수는 1㎒(HF)인 반면에, 최대 20Kbaud의 데이터 속도는, 예를 들어 최대 10㎑의 데이터 주파수(LF)를 유도한다. 따라서 데이터 신호는 차단하면서 EMI 변동이 신호 진폭 검출기(114)의 입력에 도달할 수 있게 하는데 제1 차수의 고역 필터(116)면 충분하다. 그래서 데이터 신호가 있건 없건 EMI 변동 신호만이 HPF(116)에서 신호 진폭 검출기(114)로 통과할 것이다. EMI 변동 신호(HF)가 실질적으로 없으면, 강한 데이터 신호(LF)가 존재하더라도, 신호 진폭 검출기(114)는 ESD 커패시터 제어부(110)를 활성화시키지 않을 것이다. 따라서 EMI 변동 노이즈가 실질적으로 없을 때의 데이터 신호의 수신동안 커패시터(112)는 ESD 회로 내에서 역할을 수행한다. 하지만, 강한 EMI 신호가 데이터 송/수신에 중첩되면, EMI 신호가 검출되어 커패시터(112)가 분리됨으로써 있을 수 있는 데이터 손실을 막거나 실질적으로 줄일 수 있다.

I/O 접속부(118)에서의 변동 신호, 예를 들어 온 및 오프 전압들의 펄스 트레인이 고역 필터(116)를 통해 신호 진폭 검출기(114)에 연결되면, 저항(234) 및 커패시터(232)를 포함하는 저역 필터에서 평활 및 필터링되는 펄스 직류(pulsating direct current(DC)) 전압을 만들기 위해 다이오드(238)는 수신 신호를 정류한다. 저역 필터는 수신 신호의 첫번째 검출부터 스위칭 MOS 디바이스(228)의 게이트용 제어 전압의 발생까지의 지연을 만든다. 이 지연은 일반적으로 회로 기능부(106)에 의해 처리되고 I/O 연결부(118)에서 송신 또는 수신되는 데이터 신호들의 펄스폭 보다 훨씬 짧기 때문에 중요하지 않다.

바이폴라 트랜지스터(240)는 등가 스위치 저항을 감소시킴으로써 ESD 커패시터 제어부(110)의 동작을 더욱 개선한다. 바이폴라 디바이스(240)는 베타 인수(a factor of Beta)(베타는 바이폴라 디바이스(240)의 전류 이득이다.)에 의해 스위칭 디바이스의 저항을 감소한다. 따라서 작은 다이 영역에서 저 스위칭 저항을 달성하게 된다. 더욱이, 바이폴라 디바이스(240)의 비선형 특성은 ESD 보호 디바이스(224)의 게이트에 인가된 전압에 음의(negative) DC 성분을 부가하는 정류 영향을 유도한다. 이러한 ESD 보호 디바이스(224)의 게이트에 인가된 전압에 음의 DC 성분의 부가는 상기 전압을 차단하는데 도움을 준다. 그러나 바이폴라 디바이스(240)를 도입함으로써 스위치의 등가 저항과 직렬로 Vbe(0.7볼트) 바이어스 전압이 부가된다. 따라서 이 기술은 바이폴라 디바이스(240)의 Vbe 전압 이상의 스레숄드 전압을 갖는 ESD MOS 디바이스(224)에만 적용될 수 있다. MOS 디바이스(224)의 스레숄드 전압에 대한 하한(lower limit)은 1볼트의 범위에 있다. 그러나 상기 스레숄드 전압에 대해 디바이스(228 및 240)들은 아주 강하고 넓을 필요가 있다. 따라서 1.5V 또는 그 이상의 범위 내의 스레숄드가 상기 MOS 디바이스(224)에 바람직하다.

신호 진폭 검출기(114)의 저역 필터(저항(234) 및 커패시터(232))에 의해 유도된 지연을 통해 ESD 이벤트의 경우에 양호한 보호가 이루어진다. ESD 이벤트는 많은 고주파들을 포함하는 천이(transient)이다. 따라서 ESD 이벤트 이후에 신호 진폭 검출기(114)의 출력에서 전압이 축적된다(build up). 신호 진폭 검출기(114) 지연이 없이 이 전압은 순간적으로 축적됨으로써 ESD 개선 커패시터(112)를 통하는 커패시터 커플링은 실질적으로 바이패스되게 된다. 그러나 ESD 이벤트의 경우에 램핑 타임(ramping time)은 나노초(nanosecond(ns))의 범위에 있지만, 저역 필터의 지연은 수백 나노초의 범위에 있다. 따라서 ESD 이벤트의 램핑 구간은 ESD 보호 MOS 디바이스(224)의 게이트에 영향을 주지않고 결합된다. 그러므로 ESD 보호 MOS 디바이스(224)의 트리거링 스레숄드는 불변으로 유지된다. 이는 ESD 보호가 위에서 상세히 기술한 기본 커패시터 커플링 기술과 정확하게 같은 방식으로 반작용함을 의미한다. 또는, 진폭 검출기(114)에 의해 검출된 신호에 비례하여 ESD 보호 MOS 디바이스(224)에 ESD 개선 커패시터(112)의 영향을 변화시킴으로써 ESD 보호 MOS 디바이스(224)가 바람직하지 못하게 턴온되는 것을 방지하는 레벨을 항상 유지한다.

종래의 보호회로는 커패시터(112 및 126)를 통하는 두 개의 별개의 AC 커플링을 필요로 한다. 더욱이, 중간 또는 고전압 스레숄드(> 15V) ESD 디바이스가 전술한 ESD 트랜지스터뿐만 아니라 고속 PNP 트랜지스터에 필요하다. 반도체 제조에 있어서 어떤 프로세스들도 이러한 디바이스들을 생성할 수 없다.

따라서 다양한 반도체 제조 프로세스들에 의해 생성될 수 있는 디바이스의 개선된 ESD 보호가 필요하다.

일 실시예에 따르면, 적응형 정전 방전(adaptive electrostatic discharge: ESD) 보호를 갖는 집적 회로 디바이스로서, ESD로부터 보호되어야 할 외부 접속핀; 외부 그라운드 접속핀; 및 적응형 정전 방전 보호 회로를 포함하고, 상기 적응형 방전 보호 회로는 상기 외부 접속 핀에 접속된 드레인, 그라운드에 접속된 소스와 벌크(bulk)를 갖는 ESD 보호 N-금속 산화 반도체(NMOS) 트랜지스터, 상기 NMOS 트랜지스터 의 게이트 및 그라운드에 접속된 저항, 상기 NMOS 트랜지스터의 게이트에 접속된 소스 및 그라운드에 접속된 드레인을 갖는 제1 PMOS 트랜지스터, 상기 외부 접속핀에 접속된 제1 단자 및 상기 NMOS 트랜지스터의 게이트와 결합된 제2 단자를 갖는 제1 커패시터를 구비하고, 상기 적응형 ESD 보호 회로 내의 제1 커패시터는 상기 외부 접속핀에 접속된 유일한 커패시터이다.

추가 실시예에 따르면, 상기 제1 커패시터의 제2 단자에 접속된 드레인, 상기 NMOS 트랜지스터의 게이트에 접속된 소스와 벌크, 및 그라운드에 접속된 게이트를 갖는 제2 P-금속 산화 반도체(PMOS) 트랜지스터- 상기 제1 PMOS 트랜지스터의 소스 및 벌크는 상기 NMOS 트랜지스터의 게이트에 접속되고, 상기 제1 PMOS 트랜지스터의 드레인은 그라운드에 접속됨-; 및 상기 제1 커패시터의 제2 단자와 상기 제1 PMOS 트랜지스터의 게이트사이에 접속된 제1 필터를 더 포함할 수 있다. 추가 실시예에 따르면, 상기 필터는 상기 제1 커패시터의 제2 단자와 상기 제1 PMOS 트랜지스터의 게이트 사이에 접속된 제2 저항 및 상기 제1 PMOS 트랜지스터의 소스와 게이트 사이에 접속된 제2 커패시터를 포함할 수 있다. 추가 실시예에 따르면, 상기 필터의 시정수(time constant)는 약 400ns일 수 있다. 다른 추가 실시예에 따르면, 상기 필터의 시정수는 약 400ns일 수 있다. 추가 실시예에 따르면, 상기 집적 회로 디바이스는 상기 외부 접속핀에 접속된 데이터 버스 인터페이스, 및 상기 데이터 버스 인터페이스에 접속된 회로 기능부를 더 포함할 수 있다. 추가 실시예에 따르면, 상기 데이터 버스 인터페이스는 데이터 버스 수신기 및 데이터 버스 드라이버 중 적어도 하나일 수 있다. 추가 실시예에 따르면, 상기 회로 기능부는 디지털 논리 기능부일 수 있다. 추가 실시예에 따르면, 상기 회로 기능부는 아날로그 회로 기능부 또는 혼합 신호 회로 기능부일 수 있다.

추가 실시예에 따르면, 상기 집적 회로 디바이스는 상기 제2 커패시터와 병렬 접속된 제3 저항을 더 포함할 수 있다. 추가 실시예에 따르면, 상기 집적 회로 디바이스는 상기 제2 PMOS 트랜지스터의 게이트에 접속된 드레인 및 게이트, 상기 제1 PMOS 트랜지스터의 벌크에 접속된 벌크, 및 드라운드에 접속된 소스를 갖는 제3 트랜지스터를 더 포함할 수 있다.

추가 실시예에 따르면, 상기 외부 접속핀에 접속되는 데이터 버스는 LIN(Local Interconnect Network) 버스 또는 CAN(Controller Area Network) 버스이다. 추가 실시예에 따르면, 상기 집적 회로 디바이스는 상기 제1 커패시터의 제2 단자에 접속된 드레인, 그라운드에 접속된 소스 및 벌크를 갖는 제2 P-금속 산화 반도체(PMOS) 트랜지스터- 상기 제1 PMOS 트랜지스터의 소스 및 벌크는 상기 NMOS 트랜지스터의 게이트에 접속되고, 상기 제1 PMOS 트랜지스터의 드레인은 그라운드에 접속됨-; 및

상기 제1 커패시터의 제2 단자와 상기 제1 PMOS 트랜지스터 사이에 접속된 제1 필터를 더 포함할 수 있다. 추가 실시예에 따르면, 상기 제2 PMOS 트랜지스터의 게이트는 그라운드에 접속될 수 있다. 추가 실시예에 따르면, 상기 집적 회로 디바이스는 상기 NMOS 트랜지스터의 게이트와 그라운드 사이에 접속된 제2 커패시터를 더 포함할 수 있다. 추가 실시예에 따르면, 상기 제2 PMOS 트랜지스터의 게이트는 상기 NMOS 트랜지스터의 게이트에 접속될 수 있다. 추가 실시예에 따르면, 상기 필터는 상기 제1 커패시터의 제2 단자와 상기 제1 PMOS 트랜지스터의 게이트 사이에 접속된 제2 저항 및 상기 제1 PMOS 트랜지스터의 소스와 게이트 사이에 접속된 제2 커패시터를 포함할 수 있다. 추가 실시예에 따르면, 상기 집적 회로 디바이스는 상기 제2 커패시터와 병렬 접속된 제3 저항을 포함할 수 있다. 추가 실시예에 따르면, 상기 집적 회로 디바이스는 상기 제1 PMOS 트랜지스터의 게이트에 접속된 드레인 및 게이트 상기 제2 PMOS 트랜지스터의 벌크에 접속된 벌크 및 그라운드에 접속된 소스를 갖는 제3 PMOS 트랜지스터를 포함할 수 있다. 추가 실시예에 따르면, 상기 집적 회로 디바이스는 제1 PMOS 트랜지스터의 게이트에 접속된 드레인 및 게이트, 상기 제1 PMOS 트랜지스터의 게이트에 게이트, 제1 PMOS 트랜지스터의 벌크 및 소스에 결합된 벌크 및 소스를 갖는 제3 PMOS 트랜지스터를 포함할 수 있다. 추가 실시예에 따르면, 상기 필터의 시정수는 약 400ns 일 수 있다.

추가 실시예에 따르면, 상기 집적 회로 디바이스는 상기 제1 커패시터의 제2 단자에 접속된 드레인, 상기 NMOS 트랜지스터의 게이트에 접속된 벌크 및 그라운드에 접속된 소스 및 게이트를 포함하는 제2 P-금속 산화 반도체(PMOS) 트랜지스터- 상기 제1 PMOS 트랜지스터의 소스 및 벌크는 상기 NMOS 트랜지스터의 게이트에 접속되고, 상기 제1 PMOS 트랜지스터의 드레인은 그라운드에 접속됨-; 상기 제1 커패시터의 제2 단자와 상기 제1 PMOS 트랜지스터의 게이트 사이에 접속된 제2 저항 및 상기 제1 PMOS 트랜지스터의 소스와 게이트 사이에 접속된 제2 커패시터; 및 상기 제1 PMOS 트랜지스터의 게이트에 접속된 소스 및 게이트, 상기 그라운드에 접속된 드레인, 및 상기 제2 PMOS 트랜지스터의 벌크에 접속된 벌크를 갖는 제3 트랜지스터를 더 포함할 수 있다.

추가 실시예에 따르면, 상기 집적 회로 디바이스는 상기 제1 커패시터의 제2 단자에 접속된 드레인, 상기 제1 PMOS 트랜지스터의 벌크에 접속된 벌크와 소스, 그라운드에 접속된 게이트를 포함하는 제2 P-금속 산화 반도체(PMOS) 트랜지스터- 상기 제1 PMOS 트랜지스터의 게이트는 그라운드에 접속됨-를 더 포함할 수 있다. 추가 실시예에 따르면, 상기 집적 회로 디바이스는 상기 NMOS 트랜지스터의 게이트와 상기 PMOS 트랜지스터의 드레인 사이에 접속된 제2 저항을 더 포함할 수 있다. 추가 실시예에 따르면, 상기 NMOS 트랜지스터의 게이트-드레인 커패시턴스가 제1 커패시터를 형성할 수 있다. 추가 실시예에 따르면, 상기 집적 회로 디바이스는 NMOS 트랜지스터의 게이트와 그라운드 사이에 접속된 제2 커패시터를 더 포함할 수 있다. 추가 실시예에 따르면, 상기 집적 회로 디바이스는 NMOS 트랜지스터의 게이트와 상기 제1 저항 사이에 접속된 제2 저항을 추가로 포함할 수 있다.

추가 실시예에 따르면, 상기 저항은 트랜지스터로 형성될 수 있다. 추가 실시예에 따르면, 상기 제2 저항은 트랜지스터로 형성될 수 있다. 추가 실시예에 따르면, 상기 NMOS 트랜지스터의 게이트-드레인 커패시턴스는 상기 제1 커패시터를 형성할 수 있다. 추가 실시예에 따르면, 상기 제1 PMOS 트랜지스터의 벌크 및 게이트는 그라운드에 접속될 수 있다. 추가 실시예에 따르면, 상기 제1 PMOS 트랜지스터의 소스는 제2 저항을 통해 상기 NMOS 트랜지스터의 게이트와 접속될 수 있다.

추가 실시예에 따르면, 상기 제1 PMOS 트랜지스터의 벌크 및 게이트는 그라운드에 접속될 수 있다. 추가 실시예에 따르면, 상기 제1 PMOS 트랜지스터의 소스는 제2 저항을 통해 상기 NMOS 트랜지스터의 게이트에 접속될 수 있다. 추가 실시예에 따르면, 상기 집적 회로 디바이스는 상기 제1 커패시터의 제2 단자와 상기 제1 PMOS 트랜지스터의 소스 사이에 접속된 제3 저항을 포함할 수 있다.

또 하나의 실시예에 따르면, 모터 타량은 LIN(Local Interconnect Network) 버스 및 CAN(Controller Area Network) 버스로 이루어진 군에서 선택된 데이터 버스; 및 적응형 정전 방전(Electrostatic Discharge; ESD) 보호를 갖는 집적 회로 디바이스를 포함하고, 상기 집적 회로 디바이스는, 상기 외부 접속 핀을 통해 상기 데이터 버스와 결합된 데이터 버스 인터페이스; 상기 데이터 버스 인터페이스에 접속된 회로 기능부; 외부 그라운드 접속 핀; 상기 외부 접속 핀에 접속된 드레인 및 상기 그라운드에 접속된 소스 및 벌크를 갖는 ESD 보호 N-금속 산화 반도체 트랜지스터; 상기 NMOS 트랜지스터의 게이트와 그라운드 사이에 접속된 저항; 상기 외부 접속 핀에 접속된 제1 단자를 갖는 제1 커패시터; 상기 제2 단자에 접속된 드레인, 상기 NMOS 트랜지스터의 게이트에 접속된 소스와 벌크, 및 그라운드에 접속된 게이트를 갖는 제1 P-금속 산화 반도체(PMOS) 트랜지스터; 상기 NMOS 트랜지스터의 게이트에 접속된 소스 및 벌크 그리고 그라운드에 접속된 드레인을 갖는 제2 PMOS 트랜지스터; 및 상기 제1 커패시터의 제2 단자와 상기 제2 PMOS 트랜지스터의 게이트 사이에 접속된 제2 저항 및 상기 PMOS 트랜지스터의 소스와 게이트 사이에 접속된 제2 커패시터를 갖는 제1 필터를 포함할 수 있다.

본 발명에 의하면, 다양한 반도체 제조 프로세스들에 의해 생성될 수 있는 디바이스의 개선된 ESD 보호를 제공할 수 있다.

도 1은 ESD 및 EMI 최적화 회로의 종래의 실시에 따른 개략 블록도이다.
도 2는 ESD 및 EMI 최적화 회로의 종래의 실시에 따른 보다 상세한 회로도이다.
도 3a-도 3c는 여러 실시예들에 따른 실시의 회로도를 도시한다.
도 4a-도 4c는 다른 실시예들에 따른 실시의 회로도를 도시한다.
도 5는 또 다른 실시예에 따른 실시의 회로도이다.
도 6a-도 6f는 또 다른 실시예들에 따른 실시의 회로도를 도시한다.
도 7 및 도 8은 저항(340 및 326)를 트랜지스터 구조로 대체한 다른 실시예들을 도시한다.

첨부한 도면과 관련된 다음의 설명을 참조하면 본 발명을 보다 완전히 이해할 수 있을 것이다. 본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 특정 실시예들이 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 특정 실시예들의 설명은 본 발명을 여기에 개시된 특정 형태로 한정하려는 것이 아니고, 반대로, 본 발명은 첨부한 청구범위에 의해 한정된 모든 수정물 및 등가물을 포함하려 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소는 동일한 참조부호로 나타내고, 유사한 구성요소는 아래첨자를 달리하여 동일한 부호로 나타낸다.

전술한 바와 같이, 여러 실시예들에 따른 보호 회로는 예를 들어, 자동차 전자회로에 사용되는 바와 같은 LIN(Local Interconnect Network) 버스 접속핀 및 기타 유사의 것을 보호하는데 사용될 수 있으며, 특히 조정되거나, LIN 버스 등에 플러그인 되거나 그로부터 제거되는 경우에 높은 정전 방전(ESD) 강인성을 달성하고 그리고 LIN 버스 등을 가동하는 경우 높은 전자기 간섭(EMI; Electromagnetic Interference) 내성을 갖는 집적회로 내의 적응형 정전방전 보호회로에 관한 것이다. 그래서 다음 기술한 설명 및 관련 회로도는 LIN 핀에 대해 설계된다. 여러 실시예 및 관련기술이 집적회로 디바이스의 임의의 핀용 적용될 수 있다.

도 3a는 개선된 보호 회로의 예시의 실시예를 도시한다. 도 1 및 도 2에 도시한 바와 같이, 집적 회로(300)는 예를 들어 개방 드레인 트랜지스터, 3상 드라이버 등일 수 있는 드라이버(104a)를 통해 그리고 레벨 검출기일 수 있는 수신기를 통해 외부 핀(118 및 222)과 결합되는 LIN 기능의 회로 기능부(106)를 포함한다. 상기 기능에 따라, 상기 회로는 수신기(104b)만 또는 드라이버(104a)만 또는 이 모두를 포함할 수 있다. 수신기(104b) 및/또는 드라이버(104a)는 상기 집적 회로 디바이스(300)의 집적 회로 패키지에 위치할 수 있는 외부 그라운드 또는 공통 접속부(222)에 접속된 신호 그라운드(220)에 또한 접속된다. 전술한 바와 같이, 상기 집적 회로 디바이스(300)는 예를 들어 LIN 모듈 또는 CAN 실시에 사용될 수 있으며 이에 한정되지는 않는다. 본 분야의 당업자에게 명확한 바와 같이, 유사한 문제들을 해결하는 다른 버스 시스템들이 사용될 수 있다.

보호 회로는 외부 핀(118)과 그라운드(120) 사이에 접속된 NMOS 트랜지스터(224)를 포함하고, 저항(226)이 상기 NMOS 트랜지스터(224)와 그라운드 사이에 접속되어 있다. 외부 핀(118)에 제1 단자에 결합된 커패시터(310)에 의해 신호 AC 경로가 제공된다. 커패시터(310)의 제2 단자는 제1 PMOS 트랜지스터(320)의 드레인과 저항(340)에 접속되어 있다. PMOS 트랜지스터(320)의 소스 및 벌크는 MOS 트랜지스터(224)의 게이트에 접속되는 한편, PMOS 트랜지스터(320)의 게이트는 그라운드에 접속되어 있다. 드레인이 그라운드에 접속되고 벌크가 또한 NMOS 트랜지스터(224)의 게이트에 접속되는 제2 PMOS 트랜지스터(330)가 제공된다. 저항(340)은 커패시터(350)와 더불어 저역 필터를 형성하는데, 이들 저항과 커패시터 모두는 커패시터(310)와 NMOS 트랜지스터(224) 사이에 직렬로 접속되어 있다. 저항(340)과 커패시터(350) 사이의 노드는 제2 PMOS 트랜지스터(330)의 게이트에 접속되어 있다. 일부 실시예들에 따르면, PMOS 트랜지스터(330)의 게이트 커패시턴스는 저역 필터 기능을 보장하기에 충분히 클 수 있다. 추가 실시예들에 따르면, 유사한 기능을 제공하는 추가의 필터 회로들이 사용될 수 있다.

도 3a에 도시한 제안한 실시예에 따르면, 고 스레숄드 전압(> 1.5V) ESD 디바이스에 대한 중간 디바이스는 PNP 트랜지스터(240)로서 도 2에 도시한 고속 PNP 디바이스가 아니며 또한 필요치 않다. 따라서 도 3a에 도시한 실시예는 프로세스 한계를 갖지 않는다. 더욱이, 이 실시예는 EMI 검출과 ESD 커플링 모두를 실행하기 위한 단일 커패시터 경로를 사용하지만, 도 1에 도시한 바와 같은 종래의 실시예는 두 개의 별개의 AC 경로들을 필요로 한다.

실제로, EMI가 사라질 때 저역 필터링 커패시터(350)를 방전하기 위한 경로는 없을 수 있다. 따라서 ESD 커플링 커패시터는 완전 ESD 능력에 대한 긴 회복 시간을 유도하는 장시간을 위해 그라운드로 바이패스를 유지할 수 있다. 이러한 방전 경로는 도 3a에서 파선으로 나타낸 바와 같이 커패시터(350)와 병렬로 저항(360)을 연결해서 형성될 수 있다. 그러나 이러한 저항은 크기가 커서 상당한 영역을 필요로 할 수 있다. 따라서 도 3b 및 도 3c에 도시한 또 다른 실시예에 따라서, 이는 커패시터(350)와 병렬로 다이오드 접속 트랜지스터(365 또는 370)를 달아서 양호하게 실행될 수 있다.

추가로 PMOS 트랜지스터(365)가 제공되어 있는 제1의 가능한 해결책이 도 3b에 도시되어 있다. PMOS 트랜지스터의 드레인은 저항(340)과 커패시터(350) 사이의 노드에 접속되어 있다. PMOS 트랜지스터(365)의 소스는 그라운드에 접속된다. PMOS 트랜지스터(365)의 게이트는 그 드레인과 접속되고, 벌크는 PMOS 트랜지스터(320)의 벌크와 접속된다.

도 3c에 도시한 제2의 가능한 해결책에서는 PMOS 트랜지스터(370)의 형태로 로컬 클램프와 방전 회로를 추가하여 도 3a에 도시한 바의 새로운 보호 원리를 개선할 수 있다. 이 실시예에서, PMOS 트랜지스터(370)의 소스 및 벌크는 커패시터(350)와 PMOS 트랜지스터(330)의 벌크 사이의 노드와 접속되는 한편, 그 게이트 및 드레인은 저항(340)과 커패시터(350) 사이의 노드에 접속된다. 도 3b 및 도 3c에 도시한 바와 같은 이러한 커패시터(350)의 방전 경로는 EMI가 나타날 때 EMI 클램프의 고속 리셋을 제공할 수 있다.

드레인-게이트 커플링 커패시터(310)는 그라운드(공통 게이트 구성)에 접속된 게이트를 갖는 PMOS 스위치 트랜지스터(320)을 통해 ESD 디바이스(224)의 게이트에 접속되어 있다. ESD 디바이스(224)의 드레인에서 발생하는 양의 잽(zap)은 PMOS 스위치(320)의 소스에 전달되고, 소스를 풀업한다(pull up). 이에 의해 스위치(320)이 턴온되고, ESD 커패시터(310)가 ESD 디바이스(224)의 게이트에 접속되어 ESD 강인성을 개선한다.

EMI가 인가되면, 스위치(320)의 비선형 동작이 커패시터(310) 및 스위치(320)에 걸리는 파형의 음의 DC 성분을 발생하는 효과를 정류한다. 이 음의 DC 성분은 저역 필터(340, 350)를 통해 추출되어 제2 트랜지스터(330)의 게이트에 인가되어 트랜지스터(330)를 턴온시키고 NMOS ESD 트랜지스터(224)의 게이트를 강하게 그라운딩시킨다. 따라서 NMOS ESD 디바이스(224)의 게이트에 도달하는 EMI 파형은 그라운드로 바이패스된다. 더욱이, 상기 NMOS ESD 디바이스(224)의 게이트에서의 잔류 전압은 이 디바이스를 강하게 턴오프시키는 음의 성분을 갖는다.

AM 저역 필터(340, 350)의 지연은 EMI가 버스에 인가될 때 바이패스 스위치의 "턴온"을 지연시킨다. 따라서 EMI 변동의 시작 시에 버스 상에는 짧은 점유 펄스가 나타날 수 있다. 상기 버스 상의 이러한 기생 점유 상태의 지속을 최소화하기 위해, 저역 필터의 시정수는 짧을 필요가 있다. 그러나 이 시정수는 저주파수 EMI의 적절한 저역 필터링을 위해 충분히 클 필요가 있다. 따라서 400ns의 전형적인 시정수가 양호한 트레이드 오프(trade-off)를 위해 고려될 수 있다. 이것은 1MHZ EMI를 필터 아웃시키기에 충분히 길고 수신기의 저역 통과/디글리치(deglitch)에 의해 필터 아웃되어 따라서 시스템 상에서 볼 수 없는 버스 상의 과도 상태를 생성시킬 만큼 충분히 짧다. LIN 버스의 최대 데이터 속도는 20KB(최저 비트 지속시간은 50ns)이다.

도 3a - 도 3c에 도시한 바의 보호 회로는 외부 접속 핀에 대해 높은 ESD 강인성(> 6KB) 그리고 높은 EMI 내성(36dBm)을 달성할 수 있다. 전술한 바와 같이, ESD 강인성은 접적 회로를 포함하는 모듈의 조작동안 또는 그러한 모듈이 카 버스 시스템에 플러그 인되거나 언플러그될 때 필요하다. 이러한 모듈이 카 버스 시스템에 접속되는 경우, 집적 회로 장치로의 ESD 방전의 직접적인 경로는 더이상 필요없다. 따라서 ESD 필요 요건은 충분히 낮게 된다. 그러나 집적 회로에 접속된 버스 라인은 차량 주위의 전자계에 대한 양호한 안테나를 형성하고, 높은 레벨의 HF 전압(EMI)이 버스 신호에 중첩될 수 있다. 도 3a - 도 3c에서의 이러한 회로들이 버스 신호 상에 중첩된 이러한 고주파 신호들이 버스 상의 전송의 정확성에 영향을 미치지 않는 것을 보장한다. 보호 회로는 지능적인 드레인-게이트 커플링을 형성한다. 따라서 드레인-게이트 커플링은 높은 EMI 강인성에 도달하기 위해 방지될 수 있다. 보호 회로는 외부 접속 핀 상의 임의의 EMI를 검출한다. EMI가 존재하면, ESD의 드레인-게이트 커패시턴스는 단절되거나 또는 그라운드로 바이패스되며, 따라서 상기 드레인-게이트 커패시턴스가 ESD 디바이스의 게이트에 에너지를 주입하지 않고 ESD 보호회로가 데이터 통신을 파괴하는 것을 방지한다. 그러나 EMI가 없으면, 드레인-게이트 커패시턴스가 접속되어 ESD 강인성이 개선된다.

일부 프로세스에 있어서, ESD 트랜지스터의 드레인-게이트 커패시턴스(311)(파선으로 도시됨)는 ESD 이벤트 동안 게이트에 필요 에너지를 연결할 만큼 충분히 크다. 따라서 커플링 커패시터의 추가는 더 이상 필요치 않을 수 있다. 그러나 고유(intrinsic) 드레인-게이트 커패시터(311)는 데이터 통신의 파괴를 방지하기 위해 EMI가 선로 상에 존재할 때 그라운드될 필요가 있다. 이러한 기능은 도 3a 내지 도 3c에 제안된 해에서 약간의 변경으로 용이하게 구현될 수 있다. 도 3b의 변경 회로를 도시하는 도 4a에 도시한 바와 같이, 커플링 PMOS 트랜지스터(320)가 현재 ESD 트랜지스터(224)로부터 분리되어 정류기로서 동작하도록 그라운드되는 PMOS 트랜지스터(325)로 대체된다. 동일한 변경이 도 3a 및 도 3c에 도시한 회로들에 제공될 수 있다.

일부 프로세스들에 있어서, ESD 트랜지스터의 고유 드레인-게이트 커패시터(311)는 ESD 이벤트시 게이트에 최적의 에너지를 커플링하기에는 너무 클수 있다. 이는 다른 실시예에 따라서 도 4a에서 파선으로 도시된 소스/벌크 커패시턴스(424)까지 추가의 게이트를 통해 ESD 트랜지스터(224)의 게이트 커패시턴스를 증가시킴으로써 고정될 수 있다.

EMI가 존재하는 경우, 트랜지스터(325)의 드레인에는 음의 성분을 갖는 펄싱된 전압이 나타난다. 이 음의 성분은 바이패스 트랜지스터(330)를 턴온하는 저항(340) 및 커패시터(350) 저역 필터를 통해 상기 바이패스 트랜지스터(330)의 게이트에 인가된다. 최종으로, ESD 트랜지스터(224)의 게이트는 강하게 그라운드되어 상기 회로는 도 3a 내지 도 3c에 따른 이전의 개략도와 유사 상황에서 있게 된다. ESD 트랜지스터(224)는 "오프"를 유지한다.

ESD 이벤트가 발생한 경우는 EMI 바이패스 트랜지스터(330)의 게이트에 전압이 나타나지 않아서 상기 트랜지스터는 오프된다. 따라서 ESD 트랜지스터(224)의 게이트는 저항(226)을 통해 약하게 그라운드된다. 따라서 ESD 이벤트는 그의 고유 드레인-게이트 커패시턴스를 통해 ESD 트랜지스터(224)의 게이트에 결합된다. 여기서 다시 회로는 도 3a 내지 도 3c에 도시한 이전의 개략도와 유사한 상황에 놓이게 된다.

트랜지스터(325 및 330)들은 분리 웰(well)로 형성될 필요가 있음을 지적하고자 한다. 트랜지스터(325)의 웰(벌크)는 이제 그라운드되는 한편, 트랜지스터(330)의 웰(벌크)가 아직 ESD 트랜지스터(224)의 게이트에 접속되어 있다. 본 분야의 당업자라면, 이 구성에서 정류 효과는 주로 트랜지스터(325)의 웰(벌크) 다이오드(425)에 대한 고유 드레인으로 기인함을 알 수 있다. 이 고유 다이오드(425)는 도 4a에 파선으로 도시된다. 도 4b에 도시한 바와 같은 또 다른 실시예에서, 정류 트랜지스터(326)의 게이트는 ESD 트랜지스터(224)의 게이트에 접속될 수 있다. 여기서, 다시 정류 효과는 주로 정류 트랜지스터(326)의 드레인-웰(벌크) 다이오드(426)(파선으로 도시됨)에 기인한다. 그러나 이 다이오드의 정류 효과는 그라운드 보다는 정류 트랜지스터의 게이트를 그라운드 보다는 ESD 트랜지스터(224)의 게이트에 다소 변경되게 접속될 수 있다.

도 4c에 도시한 바와 같은 또 다른 실시예에서, 같은 웰에 모든 PMOS 트랜지스터들을 유지함으로써 트랜지스터(327)의 고유 다이오드(427)를 통해 ESD 트랜지스터(224)의 게이트와 커패시터(310) 사이의 커플링이 유지된다. 여기서, 도 4a에 도시한 회로에서 트랜지스터(325)는 트랜지스터(327)로 대체되며, 트랜지스터(327)의 드레인은 커패시터(310)에 다시 접속되면 한편, 소스 및 게이트는 그라운드된다. 기생 다이오드(427)는 파선으로 도시된다. 트랜지스터(327)의 벌크는 ESD 트랜지스터(224)의 게이트에 접속된다. 따라서, 도 4c에 도시한 회로는 도 3a 내지 도 3c에 도시된 회로와 어느 정도 같은 방식으로 동작한다.

ESD 트랜지스터(224)가 그라운딩 디바이스(330)(적어도 500mV 만큼) 보다 큰 VT를 갖는 경우, 도 5의 간단한 해가 또 다른 실시예에 따라 사용될 수 있다. 여기서, 패스 트랜지스터(320), LP 커패시터(350) 및 방전 트랜지스터(360/365/370)는 제거될 수 있으며, ESD 커플링 커패시터(310)는 ESD 트랜지스터(224)의 게이트에 직접적으로 접속될 수 있으며, 이전의 트랜지스터(330)를 대체하는 트랜지스터(335)의 게이트는 그라운드된다. 그러나 유지 저항(340)이 ESD 트랜지스터(224)의 게이트 보호에 도움을 준다. EMI가 인가되는 경우, 바이패스 디바이스(355)의 비 선형성(non-linearity)이 ESD 트랜지스터(224)의 게이트에 음의 전압을 발생시켜 이 트랜지스터를 "오프"로 유지한다.

ESD 이벤트가 발생한 경우, 이는 커패시터(310)를 통해 ESD 트랜지스터(224)의 게이트에 결합된다. 이에 의해 바이패스 디바이스(335)가 턴온된다. 따라서 바이패스 디바이스(335)는 ESD 트랜지스터(224)의 게이트에 충분한 에너지가 전달될 수 있도록 바이패스 디바이스를 약화하기 위한 크기로 될 필요가 있다. 트랜지스터(380)는 바이패스 디바이스(335)의 벌크의 적절한 바이어싱을 보장하도록 추가될 필요가 있다. 도 5에 도시한 바의 제안 회로는 도 3a-도 3c에서 제안된 것들만큼 신속하게 반응할 수 없지만, 매우 간단하고 저면적을 필요로 한다.

ESD 트랜지스터(224)의 고유 드레인-게이트 커패시턴스(311)가 커플링 커패시터(310)를 필요로 하지 않을 정도로 충분히 큰 경우, 상기 회로는 매우 소형화될 수 있다. 따라서 도 6a는 커플링 커패시터(310)가 ESD 트랜지스터(224)의 고유 드레인-게이트 커패시턴스로 대체되는 다른 실시예를 도시한다. 도 5 및 도 6a 모두에 있어서, 풀 다운 저항(226)을 유지하는 것이 가치 있을 수 있다. 이에 의해 특정 이벤트가 그 특정 이벤트가 보호하는 핀 상에서 발생하지 않는 경우, ESD 트랜지스터(224)는 완전하게 오프된다.

도 4a에 도시한 실시예와 유사하게, 고유 드레인-게이트 커패시턴스가 도 6a에서 파선으로 도시한 바와 같이 너무 큰 경우에 추가의 게이트-그라운드 커패시턴스(424)가 부가될 수 있다.

일부 응용들에 있어서, HV 게이트 디바이스 또는 전계 디바이스(field device)가 상기 ESD 디바이스(224)의 구현에 바람직할 수 있다. EMI 내성에 양호한 디바이스(224)의 스레숄드 전압은 매우 높게 된다. 그러나 게이트 그라운딩 디바이스(335)가 ESD 이벤트 동안 디바이스(224)의 전압을 그 스레숄드 전압 이하로 클램프한다. 따라서 ESD 이벤트 동안 디바이스(224) 내에는 채널이 생성되지 않으며, ESD 효율이 열화되게 된다. 이는 도 6b에 도시한 바와 같이 ESD 디바이스(224)의 게이트와 그라운딩 네트워크(226, 335 및 380) 사이에 직렬 저항(624)를 추가함으로써 방지될 수 있다.

이러한 상태에서, 고유 드레인-게이트 커패시턴스(311)는 일반적으로 ESD 이벤트 동안 채널을 턴온 시키기에 충분히 커서 추가의 드레인-게이트 커플링 커패시터는 필요치 않다. 도 6c의 실시예에서 도시한 바와 같이 ESD 디바이스(224)에 필요 전압을 전달하기에는 드레인-게이트 커패시턴스(311)가 너무 작은 경우에 추가의 드레인-게이트 커플링 커패시터(610)가 추가될 수 있다.

반대의 경우 즉, 고유 드레인-게이트 커패시턴스(311)가 너무 큰 경우에, 도 6d에 도시한 바와 같이, 추가의 게이트-그라운드 커패시턴스(424)가 부가될 수 있다. 또한, 그라운딩 저항 값을 통해서 게이트 전압을 제한하는 시도도 가능할 수 있는데, 이러한 해결책은 클램핑 효과가 ESD 이벤트의 경사에 따르고, 느린 ESD 이벤트들 동안에는 그 효과가 너무 강한반면, 빠른 ESD 이벤트들 동안에는 그 효과가 너무 약하기 때문에 바람직하지 못할 수 있다. 주의로서, ESD 디바이스(224)의 게이트 커패시턴스에 약 30ns RC 시정수를 제공하기에 충분한 저항(226) 값이 선택되어야 한다. 이러한 시정수는 ESD 이벤트의 상승 시간에 비해 너무 길며, ESD 이벤트의 경우에 ESD 디바이스(224)의 게이트에 나타나는 전압에 미약한 충격을 줄 수 있다.

전술한 바와 같이, ESD 디바이스의 게이트에의 트리거링 전압은 클 수 있으며, 표준 LV 디바이스들의 드레인/소스 허용가능 전압을 상당히 초과할 수 있다. 따라서 디바이스(335)는 HV 디바이스로서 구성될 필요가 있다. 많은 프로세스들이 그들의 HV 디바이스를 위한 단일 소스/바디 노드를 필요로 한다. 결과적으로 도 6a 내지 도 6d에 도시한 바와 같은 디바이스(335)의 벌크에 대한 개별적인 액세스는 더이상 가능하지 않으며, 트랜지스터(380)는 도 6e에 도시한 실시예에서와 같이 제거될 수 있다. 디바이스(335)의 벌크/소스 노드는 이제 그라운드에 접속된다. 본 분야에 능숙한 설계자는 디바이스(335)의 드레인-벌크 고유 노드가 디바이스(335)의 정류 효과에 대해 상당한 영향을 갖게 됨을 인식할 것이다.

도 6f에 도시한 바의 ESD 트랜지스터(224)들의 드레인들과 정류 트랜지스터(335) 사이의 결합 커패시터(310), 또는 저항-커패시터 조합(340, 310)이 EMI 강인성을 개선할 것이다. 저항(340)은 파선들로 나타낸 바와 같이 선택적일 수 있다. 이러한 변형은 또한 여러 다른 실시예들에 따라서 도 6a 내지 도 6e에 유효하다.

일부 응용들에 있어서, 유저는 저항들 대신에 MOS 또는 JFET 트랜지스터의 이용을 선호할 것이다. 하나의 가능한 해결책이 저항(226 및 340)이 NMOS 트랜지스터(726 및 740)로 대체된 도 7에 도시된다. 여기서 트랜지스터(726)은 Vdd 공급 전압이 존재하자마다 턴온되는 한편, 트랜지스터(740)는 커패시터(310)의 제2 단자에 존재하는 음의 교류를 트랜지스터(330)의 게이트에 전달한다. 이들 트랜지스터들은 또한 도 8에 도시한 바와 같은 공핍형 또는 JFET 디바이스들일 수 있다. 이용할 수 있으면, 공핍형 또는 JFET 디바이스(826 및 840)들을 사용하는 것이 바람직한데, 이는 제로 게이트 전압으로 이미 "온"되기 때문이다. 따라서 디바이스(224)의 게이트는 Vdd가 존재하지 않을 때만 항상 그라운드된다. 도 7과 도 8에서 제안된 이들 해는 배타적이지 않으며, 혼합(예를 들어, 하나의 저항만을 대체해서)도 해결책이 될 수 있다. 따라서 이들 저항들에 대한 다른 등가의 대체물들이 고려된다.

본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않고 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.

Claims (38)

1. 적응형 정전 방전(adaptive electrostatic discharge: ESD) 보호를 갖는 집적 회로 디바이스로서,
   ESD로부터 보호되어야 할 외부 접속핀;
   외부 그라운드 접속핀; 및
   적응형 정전 방전 보호 회로를 포함하고, 상기 적응형 방전 보호 회로는 상기 외부 접속 핀에 접속된 드레인, 그라운드에 접속된 소스와 벌크(bulk)를 갖는 ESD 보호 N-금속 산화 반도체(NMOS) 트랜지스터, 상기 NMOS 트랜지스터 의 게이트 및 그라운드에 접속된 저항, 상기 NMOS 트랜지스터의 게이트에 접속된 소스 및 그라운드에 접속된 드레인을 갖는 제1 PMOS 트랜지스터, 상기 외부 접속핀에 접속된 제1 단자 및 상기 NMOS 트랜지스터의 게이트와 결합된 제2 단자를 갖는 제1 커패시터를 구비하고, 상기 적응형 ESD 보호 회로 내의 제1 커패시터는 상기 외부 접속핀에 접속된 유일한 커패시터인 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
   
2. 제1항에 있어서,
   상기 제1 커패시터의 제2 단자에 접속된 드레인, 상기 NMOS 트랜지스터의 게이트에 접속된 소스와 벌크, 및 그라운드에 접속된 게이트를 갖는 제2 P-금속 산화 반도체(PMOS) 트랜지스터- 상기 제1 PMOS 트랜지스터의 소스 및 벌크는 상기 NMOS 트랜지스터의 게이트에 접속되고, 상기 제1 PMOS 트랜지스터의 드레인은 그라운드에 접속됨-; 및
   상기 제1 커패시터의 제2 단자와 상기 제1 PMOS 트랜지스터의 게이트사이에 결합된 제1 필터를 더 포함할 수 있는 적응형 정전 방전 보호를 갖는 전자 회로 디바이스.
   
3. 제2항에 있어서,
   상기 필터는 상기 제1 커패시터의 제2 단자와 상기 제1 PMOS 트랜지스터의 게이트 사이에 접속된 제2 저항 및 상기 제1 PMOS 트랜지스터의 소스와 게이트 사이에 접속된 제2 커패시터를 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
   
4. 제2항에 있어서,
   상기 필터의 시정수(time constant)는 약 400ns인 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
   
5. 제3항에 있어서,
   상기 필터의 시정수는 약 400ns인 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
   
6. 제1항에 있어서,
   상기 외부 접속핀에 결합된 데이터 버스 인터페이스, 및
   상기 데이터 버스 인터페이스에 결합된 회로 기능부를 더 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
   
7. 제1항에 있어서,
   상기 데이터 버스 인터페이스는 데이터 버스 수신기 및 데이터 버스 드라이버 중 적어도 하나인 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
   
8. 제1항에 있어서,
   상기 회로 기능부는 디지털 논리 기능부인 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
   
9. 제1항에 있어서,
   상기 회로 기능부는 아날로그 회로 기능부 또는 혼합 신호 회로 기능부인 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
   
10. 제3항에 있어서,
    상기 제2 커패시터와 병렬 결합된 제3 저항을 더 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
11. 제3항에 있어서,
    상기 제2 PMOS 트랜지스터의 게이트에 접속된 드레인 및 게이트, 상기 제1 PMOS 트랜지스터의 벌크에 접속된 벌크, 및 그라운드에 접속된 소스를 갖는 제3 PMOS 트랜지스터를 더 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
12. 제3항에 있어서,
    상기 제2 PMOS 트랜지스터의 게이트에 접속된 드레인 및 게이트, 상기 제2 PMOS 트랜지스터의 벌크 및 소스에 접속된 벌크 및 소스를 갖는 제3 트랜지스터를 더 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
13. 제1항에 있어서,
    상기 외부 접속핀에 결합되는 데이터 버스는 LIN(Local Interconnect Network) 버스 또는 CAN(Controller Area Network) 버스인 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
14. 제1항에 있어서,
    상기 제1 커패시터의 제2 단자에 접속된 드레인, 그라운드에 접속된 소스 및 벌크를 갖는 제2 P-금속 산화 반도체(PMOS) 트랜지스터- 상기 제1 PMOS 트랜지스터의 소스 및 벌크는 상기 NMOS 트랜지스터의 게이트에 접속되고, 상기 제1 PMOS 트랜지스터의 드레인은 그라운드에 접속됨-; 및
    상기 제1 커패시터의 제2 단자와 상기 제1 PMOS 트랜지스터 사이에 접속된 제1 필터를 더 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
15. 제14항에 있어서,
    상기 제2 PMOS 트랜지스터의 게이트는 그라운드와 결합되는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
16. 제15항에 있어서,
    상기 NMOS 트랜지스터의 게이트와 그라운드 사이에 결합된 제2 커패시터를 더 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
17. 제14항에 있어서,
    상기 제2 PMOS 트랜지스터의 게이트는 상기 NMOS 트랜지스터의 게이트와 결합되는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
18. 제14항에 있어서,
    상기 필터는 상기 제1 커패시터의 제2 단자와 상기 제1 PMOS 트랜지스터의 게이트 사이에 접속된 제2 저항 및 상기 제1 PMOS 트랜지스터의 소스와 게이트 사이에 접속된 제2 커패시터를 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
19. 제18항에 있어서,
    상기 제2 커패시터와 병렬 결합된 제3 저항을 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
20. 제18항에 있어서,
    상기 제1 PMOS 트랜지스터의 게이트에 접속된 드레인 및 게이트, 상기 제2 PMOS 트랜지스터의 벌크에 접속된 벌크, 및 그라운드에 접속된 소스를 갖는 제3 PMOS 트랜지스터를 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
21. 제18항에 있어서,
    제1 PMOS 트랜지스터의 게이트에 접속된 드레인 및 게이트, 및 상기 제1 PMOS 트랜지스터의 벌크 및 소스에 접속된 벌크 및 소스를 갖는 제3 PMOS 트랜지스터를 더 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
22. 제14항에 있어서,
    상기 필터의 시정수는 약 400ns인 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
23. 제1항에 있어서,
    상기 제1 커패시터의 제2 단자에 접속된 드레인, 상기 NMOS 트랜지스터의 게이트에 접속된 벌크 및 그라운드에 접속된 소스 및 게이트를 포함하는 제2 P-금속 산화 반도체(PMOS) 트랜지스터- 상기 제1 PMOS 트랜지스터의 소스 및 벌크는 상기 NMOS 트랜지스터의 게이트에 접속되고, 상기 제1 PMOS 트랜지스터의 드레인은 그라운드에 접속됨-;
    상기 제1 커패시터의 제2 단자와 상기 제1 PMOS 트랜지스터의 게이트 사이에 접속된 제2 저항 및 상기 제1 PMOS 트랜지스터의 소스와 게이트 사이에 접속된 제2 커패시터; 및
    상기 제1 PMOS 트랜지스터의 게이트에 접속된 소스 및 게이트, 상기 그라운드에 접속된 드레인, 및 상기 제2 PMOS 트랜지스터의 벌크에 접속된 벌크를 갖는 제3 트랜지스터를 더 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
24. 제1항에 있어서,
    상기 제1 커패시터의 제2 단자에 접속된 드레인, 상기 제1 PMOS 트랜지스터의 벌크에 접속된 벌크 및 소스, 및 그라운드에 접속된 게이트를 포함하는 제2 P-금속 산화 반도체(PMOS) 트랜지스터를 더 포함하고, 상기 제1 PMOS 트랜지스터의 게이트는 그라운드에 접속되는 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
25. 제24항에 있어서,
    상기 NMOS 트랜지스터의 게이트와 상기 PMOS 트랜지스터의 드레인 사이에 접속된 제2 저항을 더 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
26. 제24항에 있어서,
    상기 NMOS 트랜지스터의 게이트-드레인 커패시턴스가 제1 커패시터를 형성하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
27. 제26항에 있어서,
    상기 NMOS 트랜지스터의 게이트와 그라운드 사이에 접속된 제2 커패시터를 더 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
28. 제26항에 있어서,
    상기 NMOS 트랜지스터의 게이트와 상기 제1 저항 사이에 접속된 제2 저항을 더 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
29. 제1항에 있어서,
    상기 저항은 트랜지스터로 형성되는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
30. 제3항에 있어서,
    상기 제2 저항은 트랜지스터로 형성되는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
31. 제18항에 있어서,
    상기 제2 저항은 트랜지스터로 형성되는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
32. 제1항에 있어서,
    상기 NMOS 트랜지스터의 게이트-드레인 커패시턴스는 상기 제1 커패시터를 형성하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
33. 제32항에 있어서,
    상기 제1 PMOS 트랜지스터의 벌크 및 게이트는 그라운드에 접속되는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
34. 제33항에 있어서,
    상기 제1 PMOS 트랜지스터의 소스는 제2 저항을 통해 상기 NMOS 트랜지스터의 게이트와 접속되는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
35. 제1항에 있어서,
    상기 제1 PMOS 트랜지스터의 벌크 및 게이트는 그라운드에 접속되는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
36. 제35항에 있어서,
    상기 제1 PMOS 트랜지스터의 소스는 제2 저항을 통해 상기 NMOS 트랜지스터의 게이트에 접속되는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
37. 제36항에 있어서,
    상기 제1 커패시터의 제2 단자와 상기 제1 PMOS 트랜지스터의 소스 사이에 접속된 제3 저항을 포함하는 적응형 정전 방전 보호를 갖는 집적 회로 디바이스.
    
38. 모터 차량으로서,
    LIN(Local Interconnect Network) 버스 및
    CAN(Controller Area Network) 버스로 이루어진 군에서 선택된 데이터 버스; 및 적응형 정전 방전(Electrostatic Discharge; ESD) 보호를 갖는 집적 회로 디바이스를 포함하고,
    상기 집적 회로 디바이스는,
    상기 외부 접속 핀을 통해 상기 데이터 버스와 결합된 데이터 버스 인터페이스;
    상기 데이터 버스 인터페이스에 접속된 회로 기능부;
    외부 그라운드 접속 핀;
    상기 외부 접속 핀에 접속된 드레인 및 상기 그라운드에 접속된 소스 및 벌크를 갖는 ESD 보호 N-금속 산화 반도체 트랜지스터;
    상기 NMOS 트랜지스터의 게이트와 그라운드 사이에 접속된 저항; 상기 외부 접속 핀에 접속된 제1 단자를 갖는 제1 커패시터;
    상기 제2 단자에 접속된 드레인, 상기 NMOS 트랜지스터의 게이트에 접속된 소스와 벌크, 및 그라운드에 접속된 게이트를 갖는 제1 P-금속 산화 반도체(PMOS) 트랜지스터;
    상기 NMOS 트랜지스터의 게이트에 접속된 소스 및 벌크 그리고 그라운드에 접속된 드레인을 갖는 제2 PMOS 트랜지스터; 및
    상기 제1 커패시터의 제2 단자와 상기 제2 PMOS 트랜지스터의 게이트 사이에 접속된 제2 저항 및 상기 PMOS 트랜지스터의 소스와 게이트 사이에 접속된 제2 커패시터를 갖는 제1 필터를 포함하는 모터 차량.
    

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