TWI539755B - 讀出系統 - Google Patents

讀出系統 Download PDF

Info

Publication number
TWI539755B
TWI539755B TW103144489A TW103144489A TWI539755B TW I539755 B TWI539755 B TW I539755B TW 103144489 A TW103144489 A TW 103144489A TW 103144489 A TW103144489 A TW 103144489A TW I539755 B TWI539755 B TW I539755B
Authority
TW
Taiwan
Prior art keywords
signal
voltage signal
output
delay
voltage
Prior art date
Application number
TW103144489A
Other languages
English (en)
Other versions
TW201624925A (zh
Inventor
賴義澤
賀子誠
楊宇滔
高郁琪
張錫嘉
李鎭宜
Original Assignee
國立交通大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立交通大學 filed Critical 國立交通大學
Priority to TW103144489A priority Critical patent/TWI539755B/zh
Priority to CN201510133438.1A priority patent/CN106160735B/zh
Priority to US14/974,149 priority patent/US9455724B2/en
Application granted granted Critical
Publication of TWI539755B publication Critical patent/TWI539755B/zh
Publication of TW201624925A publication Critical patent/TW201624925A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/097—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a comparator for comparing the voltages obtained from two frequency to voltage converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

讀出系統
本發明是有關於一種讀出系統，特別是指一種具有校正及省電功能的讀出系統。
參閱圖1，一種習知的讀出系統9，包含一感應模組91、一轉換電路92、及一類比數位轉換器(Analog to Digital Converter；ADC)93。
該感應模組91用以感測一環境參數，例如加速度、溫度、濕度等，並包括一可變電容器(圖未示)，該可變電容器根據該環境參數值，例如加速度的變化量、溫度的大小、濕度的大小等，改變其電容的大小。
該轉換電路92偵測該感應模組91的該可變電容器的電容，並據以產生一類比電壓信號，該類比電壓信號的振幅大小正比於該電容的大小。
該類比數位轉換器93接收來自該轉換電路91的該類比電壓信號，並將該類比電壓信號轉換成一數位的輸出碼而輸出。
該習知的讀出系統9的感應模組91的可變電容器會因為製程的漂移(process variation)，使得該讀出系統9 在大量生產時，出現每一讀出系統9的可變電容器的電容大小不同的現象，導致在相同的環境參數下，每一讀出系統9所感測到的輸出碼卻不相同的錯誤。
因此，本發明之目的，即在提供一種具有校正及省電功能的讀出系統。
於是，本發明之一觀點，提供一種讀出系統用於產生一相關於一環境參數的輸出碼，並包含一感應模組及一讀出模組。該讀出模組包括一第一延遲鎖定迴路及一讀出電路。
該感應模組適於感測該環境參數且接收一輸入電壓信號，並根據所感測之環境參數及該輸入電壓信號產生一第一電壓信號及一第二電壓信號。該第一電壓信號及該第二電壓信號之正緣間具有一相關於該環境參數值的第一時間差。
該第一延遲鎖定迴路電連接該感應模組，並接收來自該感應模組的該第一電壓信號及該第二電壓信號，且將該第一電壓信號與該第二電壓信號中的一落後者輸出作為一第三電壓信號，還將其中的另一領先者延遲一相關於一預定環境參數值的校正時間後，輸出作為一第四電壓信號，還同時輸出一校正信號。
該讀出電路電連接該第一延遲鎖定迴路，並接收來自該第一延遲鎖定迴路的該第三電壓信號與該第四電壓信號、及該輸入電壓信號，且根據該輸入電壓信號，將 該第三電壓信號與該第四電壓信號的正緣之間的第二時間差，轉換成該輸出碼，該輸出碼的值相關於該第二時間差。
於是，本發明之另一觀點，提供一種讀出系統用於產生一相關於一環境參數的輸出碼，並包含一感應模組及一讀出模組。該讀出模組包括一讀出電路及一監控電路。
該感應模組適於感測該環境參數且接收一輸入電壓信號，並根據所感測之環境參數及該輸入電壓信號產生一第一電壓信號及一第二電壓信號，該第一電壓信號及該第二電壓信號之正緣間具有一相關於該環境參數值的第一時間差。
該讀出電路電連接該感應模組，並接收來自該感應模組的該第一電壓信號及該第二電壓信號、及該輸入電壓信號，且根據該輸入電壓信號及一喚醒信號，決定是否將該第一電壓信號與該第二電壓信號的正緣之間的第二時間差，轉換成該輸出碼，該輸出碼的值相關於該第二時間差。
該監控電路電連接該感應模組以接收該第一電壓信號及該第二電壓信號，並根據該第一電壓信號及該第二電壓信號產生該喚醒信號並將該喚醒信號傳送至該讀出電路。
本發明之功效是藉由該第一延遲鎖定迴路將信號延遲該校正時間所作的校正，使得即使每一讀出系統的感應模組會因為製程而在相同環境參數值而有不同的第一 時間差，但都能得到相同的輸出碼。且藉由該監控電路判斷該環境參數值的變化量是否在一預設範圍內，以控制該讀出模組是否轉換出該輸出碼而能省電。
1‧‧‧感應模組
11‧‧‧第一比較器
12‧‧‧第二比較器
2‧‧‧讀出模組
21‧‧‧第一延遲鎖定迴路
211‧‧‧延遲電路
212‧‧‧相位偵測器
213‧‧‧判斷單元
214‧‧‧延遲單元
215‧‧‧第一相位偵測器
216‧‧‧第二相位偵測器
217‧‧‧延遲電路
218‧‧‧判斷單元
22‧‧‧讀出電路
221‧‧‧延遲電路
222‧‧‧計數器
23‧‧‧監控電路
231‧‧‧第二延遲鎖定迴路
232‧‧‧延遲電路
233‧‧‧相位偵測器
234‧‧‧判斷單元
236‧‧‧偵測單元
237‧‧‧第一延遲電路
238‧‧‧第二延遲電路
XOR1‧‧‧互斥或閘
AND1‧‧‧及閘
AND2‧‧‧及閘
NAND1‧‧‧反及閘
NAND2‧‧‧反及閘
MUX1‧‧‧第一多工器
MUX2‧‧‧第二多工器
DFF1‧‧‧第一正反器
DFF2‧‧‧第二正反器
R1‧‧‧第一電阻器
R2‧‧‧第二電阻器
C1‧‧‧第一電容器
C2‧‧‧第二電容器
DCO‧‧‧數位控制振盪器
D‧‧‧資料端
CLK‧‧‧時脈端
Q‧‧‧輸出端
VIN‧‧‧輸入電壓信號
V1‧‧‧第一電壓信號
V2‧‧‧第二電壓信號
V1M‧‧‧第一中間信號
V2M‧‧‧第二中間信號
V3、V3’‧‧‧第三電壓信號
V4、V4’‧‧‧第四電壓信號
V5、V5’‧‧‧第五電壓信號
V6、V6’‧‧‧第六電壓信號
V5D‧‧‧第一信號
V5D’‧‧‧第一信號
V6D‧‧‧第二信號
V6D’‧‧‧第二信號
SC1~SC6‧‧‧控制信號
SC[N-1：0]‧‧‧控制信號
LOCK‧‧‧校正信號
RL‧‧‧指示信號
VW、VW’‧‧‧喚醒信號
VA‧‧‧跨壓
VB、VC‧‧‧輸出信號
VD‧‧‧振盪輸出信號
VE、VF‧‧‧輸出信號
DOUT‧‧‧輸出碼
9‧‧‧讀出系統
91‧‧‧感應模組
92‧‧‧轉換電路
93‧‧‧類比數位轉換器
T1~T7‧‧‧時間
P1‧‧‧第一延遲時間
P2‧‧‧第二延遲時間
本發明之其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中：圖1是一方塊圖，說明一種習知的讀出系統；圖2是一電路示意圖，說明本發明讀出系統之一第一實施例；圖3是一電路示意圖，說明該第一實施例之延遲電路；圖4是一電路示意圖，說明該第一實施例之讀出電路；圖5是一電路示意圖，說明該第一實施例之監控電路；圖6是一時序示意圖，說明該第一實施例之讀出模組操作在一校正模式之信號的關係；圖7是一時序示意圖，說明該第一實施例之讀出模組操作在一正常模式之信號的關係；圖8是一時序示意圖，說明分別在一穩定環境及一第一假設環境時，該第一實施例之監控電路之信號的關係；圖9是一時序示意圖，說明在一第二假設環境時，該第一實施例之監控電路之信號的關係；圖10是一時序示意圖，說明在一第三假設環境時，該第一實施例之監控電路之信號的關係；圖11是一電路示意圖，說明本發明讀出系統之一第二實施例； 圖12是一電路示意圖，說明本發明讀出系統之一第三實施例；及圖13是一電路示意圖，說明本發明讀出系統之一第四實施例。
在本發明被詳細描述之前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
參閱圖2，本發明讀出系統之第一實施例用於產生一相關於一環境參數的輸出碼DOUT，並包含一感應模組1及一讀出模組2。該讀出模組2包括一第一延遲鎖定迴路(Delay-Locked Loop；DLL)21、一讀出電路22、及一監控電路23。該環境參數例如加速度、濕度、溫度等，該輸出碼DOUT的值反映該環境參數值的大小或變化量。在本實施例中，該環境參數是該感應模組1所處的濕度，該輸出碼DOUT的值反映該濕度的大小。
該感應模組1適於感測該環境參數且接收一矩形波(Rectangular Wave)的輸入電壓信號VIN，並根據所感測之環境參數及該輸入電壓信號VIN產生一矩形波的第一電壓信號V1及一矩形波的第二電壓信號V2。該第一電壓信號V1及該第二電壓信號V2之正緣間具有一相關於該環境參數值的第一時間差。
該感應模組1接收該輸入電壓信號VIN並輸出作為該第二電壓信號V2，且包括一第一電阻器R1、一第一電容器C1、及一第一比較器11。該第一電阻器R1具有一適 於接收該輸入電壓信號VIN且輸出該第二電壓信號V2的第一端，及一第二端。該第一電容器C1具有一電連接該第一電阻器R1之該第二端的第一端，及一接地的第二端，該第一電容器C1的電容相關於該當前環境參數值，例如濕度越大，該電容越大。該第一比較器11具有一電連接該第一電容器C1之第一端的輸入端，及一輸出該第一電壓信號V1的輸出端。
該第一比較器11的輸入端接收該第一電容器C1之第一端及第二端之間的跨壓VA，且當該跨壓VA大於一臨界值時，該第一電壓信號V1為邏輯1，當該跨壓小於該臨界值時，該第一電壓信號V1為邏輯0。在本實施例中，該第一比較器11是一施密特觸發器(Schmitt Trigger)，該臨界值介於零電位及一電源電位之間。在其他實施例中，該第一比較器11也可以是其他種類的比較電路。
當該輸入電壓信號VIN由邏輯0變為邏輯1(正緣)時，該第一電容器C1之二端的跨壓VA由代表邏輯0的零電位，慢慢充電至代表邏輯1的該電源電位，因此，在本實施例中，該第二電壓信號V2的正緣一定會領先該第一電壓信號V1的正緣。由於該第一電阻器R1及該第一電容器C1所形成的時間常數(Time Constant)是該電阻與該電容的乘積，又因為該第一電容器C1的電容相關於該濕度的大小，因此，該第一電容器C1之二端的跨壓VA由零電位充電至該電源電位的充電時間也會相關於該濕度的大小，進而使得該第一時間差的大小相關於該環境參數值的大小。
該讀出模組2的該第一延遲鎖定迴路21電連接該感應模組1，並接收來自該感應模組1的該第一電壓信號V1及該第二電壓信號V2，且將該第一電壓信號V1與該第二電壓信號V2中的一落後者輸出作為一第三電壓信號V3，還將其中的另一領先者延遲一相關於一預定環境參數值的校正時間後，輸出作為一第四電壓信號V4，還同時輸出一校正信號LOCK。在本實施例中，因為該第二電壓信號V2的正緣一定會領先該第一電壓信號V1的正緣，因此，該第一電壓信號V1直接被輸出為該第三電壓信號V3。
該第一延遲鎖定迴路21包含一延遲電路211、一相位偵測器(Phase Detector；PD)212、及一判斷單元213。該延遲電路211電連接該感應模組1之第一電阻器R1的第一端用以接收該第二電壓信號V2，且根據一控制信號SC1決定該校正時間以便產生該第四電壓信號V4。
參閱圖3，該延遲電路211包括N個串接的延遲單元(Delay Cell)214。該控制信號SC具有2N位元，其中N位元()的邏輯值為另外N位元(SC[N-1：0])的邏輯值的反向。第一個延遲單元214根據該控制信號SC[0]及其反向邏輯值，決定將一輸入信號反向再輸出至第二個延遲單元214且將來自第二個延遲單元214的信號反向再輸出為一輸出信號，或將該輸入信號延遲後再輸出為該輸出信號。第K個延遲單元214根據該控制信號SC[K-1]及其反向邏輯值，決定將來自第K-1個延遲單元214的信號反向再輸出 至第K+1個延遲單元214且將來自第K+1個延遲單元214的信號反向再輸出至第K-1個延遲單元214，或將來自第K-1個延遲單元214的信號延遲後再輸出至第K-1個延遲單元214，K=1、2…N-1。第N個延遲單元214根據該控制信號SC[N-1]及其反向邏輯值，決定將來自第N-1個延遲單元214的信號延遲後再輸出至第N-1個延遲單元214。
為方便說明起見，以N=4為例說明該延遲電路211的運作，當該控制信號SC[3：0]=1111時，該輸入信號經由四個延遲單元214的延遲而為該輸出信號，當該控制信號SC[3：0]=0111時，該輸入信號經由三個延遲單元214的延遲而為該輸出信號。因此，該延遲電路211根據該控制信號SC1，能控制該輸入信號所經過的該等延遲單元214的數量，且每一延遲單元214能將信號延遲相同的單位時間，也就能控制該輸入信號延遲多少單位時間而輸出為該輸出信號。所以，該延遲電路211能根據該控制信號SC1，將該第二電壓信號V2延遲該校正時間而輸出為該第四電壓信號V4，且控制該校正時間的大小。
特別值得一提的是：在本實施例中，每一延遲單元214由四個反及閘(NAND)所組成，在其他實施例中，每一延遲單元214也可由其他現有技術的邏輯元件所組成。
參閱圖2，該相位偵測器212電連接該感應模組1之第一比較器11的輸出端以接收作為該第三電壓信號V3的該第一電壓信號V1，還電連接該延遲電路211以接收該 第四電壓信號V4，且偵測該第三電壓信號V3及該第四電壓信號V4的相位，並據以產生一輸出信號。
在本實施例中，該相位偵測器212為一D型正反器(D Flip-Flop；DFF)，並具有一接收該第三電壓信號V3的時脈端CLK、一接收該第四電壓信號V4的資料端D、及一輸出該輸出信號的輸出端Q。當該第四電壓信號V4的正緣領先該第三電壓信號V3的正緣時，該輸出信號為邏輯1。當該第四電壓信號V4的正緣落後該第三電壓信號V3的正緣時，該輸出信號為邏輯0。
該判斷單元213電連接該相位偵測器212及該延遲電路211，並接收來自該相位偵測器212的該輸出信號，且根據該輸出信號產生該控制信號SC1及該校正信號LOCK，還將該控制信號SC1輸出至該延遲電路211。
該讀出模組2的該讀出電路22電連接該第一延遲鎖定迴路21，並接收來自該第一延遲鎖定迴路21的該第三電壓信號V3與該第四電壓信號V4、及該輸入電壓信號VIN，且根據該輸入電壓信號VIN及來自該監控電路23的一喚醒信號VW，決定是否將該第三電壓信號V3與該第四電壓信號V4的正緣之間的第二時間差，轉換成該輸出碼DOUT，該輸出碼DOUT的值相關於該第二時間差。
參閱圖4，該讀出電路22包含一互斥或閘(XOR Gate)XOR1、一及閘(AND Gate)AND1、一數位控制振盪器(Digital Controlled Oscillator；DCO)DCO、及一計數器(Counter)222。
該互斥或閘XOR1電連接該第一延遲鎖定迴路21以接收該第三電壓信號V3及該第四電壓信號V4，且將該第三電壓信號V3及該第四電壓信號V4作互斥或運算後，產生一輸出信號VB。在本實施例中，當該輸出信號VB為邏輯1時的持續時間即為該第二時間差。
該及閘AND1電連接該互斥或閘XOR1，並接收該輸入電壓信號VIN及來自該互斥或閘XOR1的輸出信號VB，且將該輸入電壓信號VIN及該輸出信號VB作及運算後，產生一輸出信號VC。
該數位控制振盪器DCO電連接該及閘AND1以接收該及閘AND1的輸出信號VC，且根據該輸出信號VC及來自該監控電路23的該喚醒信號VW決定是否產生一振盪輸出信號VD。在本實施例中，當該輸出信號VC及該喚醒信號VW都為邏輯1時，該數位控制振盪器DCO才會產生該振盪輸出信號VD，否則，該振盪輸出信號都保持在邏輯0或邏輯1。
該數位控制振盪器DCO包括一及閘AND2、一反及閘NAND1、及一延遲電路221。該及閘AND2接收來自該讀出電路22的該及閘AND1的輸出信號VC，及來自該延遲電路221的一輸出信號VE，並將其作及運算後，產生一輸出信號VF。該反及閘NAND1接收來自該及閘AND2的該輸出信號VF及來自該監控電路23的該喚醒信號VW，並將其作反及運算後，產生該振盪輸出信號VD。該延遲電路221接收來自該反及閘NAND1的該振盪輸出信號VD，將該 振盪輸出信號VD延遲一第一參數時間而輸出為該延遲電路221的該輸出信號VE。
參閱圖3與圖4，該數位控制振盪器DCO的該延遲電路221的架構如圖3所示，但要特別注意的是：該數位控制振盪器DCO的該延遲電路221及該第一延遲鎖定迴路21的該延遲電路211所具有的該等延遲單元214的數量，不一定會相同。此外，該數位控制振盪器DCO的該延遲電路221可藉由一控制信號SC2決定該第一參數時間，而決定該數位控制振盪器DCO所產生的該振盪輸出信號VD的振盪頻率，且該控制信號SC2可以由其它外部電路控制，也可以直接給予一固定參數值。
參閱圖4，該計數器222電連接數位控制振盪器DCO，並接收該輸入電壓信號VIN及來自該數位控制振盪器DCO的振盪輸出信號VD，且根據該輸入電壓信號VIN及該振盪輸出信號VD產生該輸出碼DOUT。
當該輸入電壓信號VIN為邏輯0時，該計數器222的輸出碼DOUT的值被重設為零。當該輸入電壓信號VIN為邏輯1且該振盪輸出信號VD的正緣時，該計數器222將該輸出碼DOUT的值加1，以計算該振盪輸出信號VD總共有多少個正緣。由於該振盪輸出信號VD的頻率為可控制的已知參數，且只會在該輸出信號VC及該喚醒信號VW都為邏輯1時振盪，因此，藉由該輸出碼DOUT能獲得該第二時間差的大小，再藉由該第二時間差及濕度的對應關係，即能獲得該濕度的大小。
參閱圖2與圖5，該監控電路23電連接該第一延遲鎖定迴路21及以接收該校正信號LOCK、該第三電壓信號V3、及該第四電壓信號V4，並根據該校正信號LOCK、該第三電壓信號V3、及該第四電壓信號V4產生該喚醒信號VW。該監控電路23包含一第二延遲鎖定迴路231及一偵測單元236。
該第二延遲鎖定迴路231電連接該第一延遲鎖定迴路21以接收該第三電壓信號V3及該第四電壓信號V4，且將該第三電壓信號V3輸出作為一第五電壓信號V5，還將該第四電壓信號V4延遲一相關於一之前環境參數值的穩定時間後，輸出作為一第六電壓信號V6。
該第二延遲鎖定迴路231包括一延遲電路232、一相位偵測器233、及一判斷單元234。該延遲電路232電連接該第一延遲鎖定迴路21以接收該第三電壓信號V3，並根據一控制信號SC3決定該穩定時間以便產生該第六電壓信號V6。再參閱圖3，該延遲電路232的架構如圖3所示，但要特別注意的是：該第二延遲鎖定迴路231的該延遲電路232及該第一延遲鎖定迴路21的該延遲電路211所具有的該等延遲單元214的數量，不一定會相同。
參閱圖2與圖5，該相位偵測器233電連接該第一延遲鎖定迴路21以接收作為該第五電壓信號V5的該第三電壓信號V3，還電連接該延遲電路232以接收該第六電壓信號V6，且偵測該第五電壓信號V5及該第六電壓信號V6的相位，並據以產生一輸出信號。在本實施例中，該第 二延遲鎖定迴路231的該相位偵測器233與該第一延遲鎖定迴路21的該相位偵測器212相同，都是一D型正反器(DFF)，並具有一接收該第五電壓信號V5的時脈端CLK、一接收該第六電壓信號V6的資料端D、及一輸出該輸出信號的輸出端Q。
該判斷單元234電連接該相位偵測器233及該延遲電路232，並接收來自該相位偵測器233的該輸出信號，且根據該輸出信號產生該控制信號SC3，還將該控制信號SC3輸出至該延遲電路232。
參閱圖5，該偵測單元236包括一第一延遲電路237、一第二延遲電路238、一第一正反器DFF1、一第二正反器DFF2、及一反及閘NAND2。
該第一延遲電路237電連接該第二延遲鎖定迴路231以接收該第五電壓信號V5，並將該第五電壓信號V5延遲一第一延遲時間後而輸出作為一第一信號V5D。
該第二延遲電路238電連接該第二延遲鎖定迴路231以接收該第六電壓信號V6，並將該第六電壓信號V6延遲一第二延遲時間後而輸出作為一第二信號V6D。再參閱圖3，該第一延遲電路237及該第二延遲電路238的架構都如圖3所示，但要特別注意的是：該第一延遲電路237、該第二延遲電路238、及該第一延遲鎖定迴路21的該延遲電路211分別所具有的該等延遲單元214的數量，不一定會相同。此外，該第一延遲電路237及該第二延遲電路238可分別藉由二控制信號SC4、SC5分別決定該第一延遲時 間及該第二延遲時間，且該等控制信號SC4、SC5可以由其它外部電路控制，也可以直接給予一固定參數值。
參閱圖5，該第一正反器DFF1電連接該第一延遲鎖定迴路21、該第二延遲鎖定迴路231、及該第一延遲電路237，並具有一接收該第一信號V5D的時脈端CLK、一接收該第六電壓信號V6的資料端D、一接收該校正信號LOCK的重設端、及一產生一第三信號的輸出端Q。
該第二正反器DFF2電連接該第一延遲鎖定迴路21、該第二延遲鎖定迴路231、及該第二延遲電路238，並具有一接收該第二信號V6D的時脈端CLK、一接收該第五電壓信號V5的資料端D、一接收該校正信號LOCK的重設端、及一產生一第四信號的輸出端Q。在本實施例中，該第一正反器DFF1及該第二正反器DFF2都是一D型正反器(DFF)。
該反及閘NAND2，電連接該第一正反器DFF1及該第二正反器DFF2以接收該第三信號及該第四信號，並將該第三信號及該第四信號作反及運算後，產生該喚醒信號VW。
參閱圖2與圖5，該讀出模組2可操作在一校正模式、一正常模式、及一省電模式中之一者。當操作在該校正模式時，該感應模組1處於該預定環境參數值，如濕度為零的環境，該校正信號LOCK具有一第一邏輯值，如邏輯0，且該第一延遲鎖定迴路21使該第三電壓信號V3與該第四電壓信號V4同相(in-phase)，並且該校正時間等於 該第一時間差，且該輸出碼DOUT之值為零。
當操作在該正常模式時，該校正信號LOCK具有一不同於該第一邏輯值的第二邏輯值，如邏輯1，且該監控電路23根據該第三電壓信號V3及該第四電壓信號V4判斷該環境參數值的變化量不在一預設範圍內。此時，該喚醒信號VW具有一第四邏輯值，如邏輯1，該讀出電路22轉換該輸出碼DOUT，且該輸出碼DOUT的值相關於當前的環境參數值。
當操作在該省電模式時，該監控電路23根據該第三電壓信號V3及該第四電壓信號V4判斷該環境參數值的變化量是在該預設範圍內。此時，該喚醒信號VW具有一不同於該第四邏輯值的第三邏輯值，如邏輯0，該讀出電路22不轉換該輸出碼DOUT而不耗電。
參閱圖2、圖4與圖6，圖6說明該第一實施例之讀出模組2操作在該校正模式時之信號的關係，為方便說明起見，圖6的該矩形波的輸入電壓信號VIN僅畫出一個正緣的時序變化。該感應模組1處於濕度為零的環境，該第一電容器C1的電容為第一參考值，此時，該第一電壓信號V1的正緣相對該第二電壓信號V2的正緣落後該第一時間差(其大小為T1)，且假設此時的該延遲電路211的所造成的延遲時間為T2，則該第三電壓信號V3的正緣相對該第四電壓信號V4的正緣落後一時間差為T1-T2。
該第一延遲鎖定迴路21的該相位偵測器212的該輸出信號為邏輯1，該第一延遲鎖定迴路21的該判斷單 元213根據該輸出信號為邏輯1調整該控制信號SC1，以控制該延遲電路211所造成的延遲時間(其大小為T2)變大，進而使該第四電壓信號V4的正緣相對該第三電壓信號V3的正緣的領先時間縮小。反之，若該相位偵測器212的該輸出信號為邏輯0，該判斷單元213根據該輸出信號為邏輯0調整該控制信號SC1，以控制該延遲電路211所造成的延遲時間(其大小為T2)變小，進而使該第四電壓信號V4的正緣相對該第三電壓信號V3的正緣的落後時間縮小。
換句話說，該判斷單元213會根據該相位偵測器212的該輸出信號，使該第四電壓信號V4的正緣及該第三電壓信號V3的正緣的時間差縮小直到對齊，即同相。如圖6中，該第四電壓信號V4由虛線的正緣漸漸被延遲至實線的正緣。當該第三電壓信號V3及該第四電壓信號V4同相時，該校正時間等於該第一時間差(其大小為T1)。此時，該讀出電路22的該數位振盪器的該振盪信號VD為邏輯1，該輸出碼DOUT的值為0。
特別值得一提的是：在數位電路中，第四電壓信號V4的正緣與第三電壓信號V3的正緣對齊，即同相，所指的對齊或同相，並不一定是理想上的完全對齊或零相位差，更合理的真實情況是受限於該延遲電路211的解析度，即每個延遲單元214能提供的延遲時間，使該第四電壓信號V4的正緣與該第三電壓信號V3的正緣的時間差小於該延遲電路211的解析度。
當該第三電壓信號V3及該第四電壓信號V4同 相之後，該第一延遲鎖定迴路21的該相位偵測器212的該輸出信號的邏輯會有連續且間隔的邏輯0及邏輯1的交替變化。該判斷單元213根據該相位偵測器212的該輸出信號判斷該輸出信號的邏輯變化達到一預定次數時，如01010101共八次，將該校正信號LOCK由邏輯0變為邏輯1，使該讀出模組2開始操作在該正常模式。
參閱圖2、圖4與圖7，圖7說明該第一實施例之讀出模組2操作在該正常模式時之信號的關係。該感應模組1處於一待測環境參數的環境，如濕度大於零的環境，該第一電容器C1的電容為第二參考值，此時，該第二參考值大於該第一參考值，該第一電壓信號V1的正緣相對該第二電壓信號V2的正緣落後該第一時間差(其大小為T3)，且此時的該延遲電路211的所造成的延遲時間的大小為T1，即該校正時間，則該第三電壓信號V3的正緣相對該第四電壓信號V4的正緣落後一時間差為T3-T1，即該第二時間差。
當該輸入電壓信號VIN、該喚醒信號VW、及該讀出模組2的該讀出電路22的該互斥或閘XOR1的該輸出信號VB，都為邏輯1時，該數位振盪器的該振盪輸出信號VD才會振盪，且該振盪頻率為已知，因此，藉由該輸出碼DOUT能獲得該第二時間差的大小，再藉由該第二時間差及濕度的對應關係，即能獲得該濕度的大小。
由上可知，即使每一個讀出系統的該感應模組1的該第一電容器C1的電容會因為製程漂移而有差異，也 都能藉由該讀出系統的該讀出模組2操作在該校正模式，先使每一個讀出系統在相同環境參數下，得到相同的輸出碼DOUT，以修正該差異的影響，再將該讀出系統操作在該正常模式，以感測當前的環境參數。
參閱圖2與圖5，當該讀出模組2操作在該正常模式或該省電模式時，該監控電路23根據該第三電壓信號V3及該第四電壓信號V4判斷該環境參數值的變化量是否在該預設範圍內。若是，則該喚醒信號VW具有一第三邏輯值，如邏輯0，使該讀出模組2操作在該省電模式，該讀出電路22不轉換該輸出碼DOUT而不耗電；若否，則該喚醒信號VW具有一不同於該第三邏輯值的第四邏輯值，如邏輯1，該讀出模組2操作在該正常模式，該讀出電路22轉換該輸出碼DOUT。
參閱圖2、圖5與圖8，圖8說明當該感應模組1分別處於一穩定環境及一第一假設環境時，該第一實施例之監控電路23之信號的關係。當該感應模組1處於該穩定環境時，該待測環境參數保持穩定，如濕度保持在50%，並假設該第三電壓信號V3的正緣相對該第四電壓信號V4的正緣落後該第二時間差為T4。該監控電路23的該第二延遲鎖定迴路231的判斷單元234根據該相位偵測器233的該輸出信號調整該控制信號SC3，以控制該第四電壓信號V4延遲該穩定時間而輸出為該第六電壓信號V6，直到該第五電壓信號V5及該第六電壓信號V6同相，此時，該穩定時間等於該第二時間差(其大小為T4)。
當該第二延遲鎖定迴路231的判斷單元234判斷該第五電壓信號V5及該第六電壓信號V6同相時，該喚醒信VW號由邏輯1變為邏輯0，該判斷單元234保持該控制信號SC3不變，使該穩定時間保持為T4，該讀出電路22的該數位振盪器DCO的該振盪輸出信號VD不振盪而不耗電，該讀出模組2開始操作在該省電模式。特別值得一提的是：該第二延遲鎖定迴路231的該判斷單元234判斷該第五電壓信號V5及該第六電壓信號V6同相的方式，與該第一延遲鎖定迴路21的該判斷單元213判斷該第三電壓信號V3及該第四電壓信號V4同相的方式相同。
當該處理模組1處於該第一假設環境時，該環境參數值改變，如濕度由50%增加到52%，使得該感應模組1的該第一電容器C1的電容增加，導致該第三電壓信號V3’的正緣相對該第四電壓信號V4’的正緣落後該第二時間差為T5。若(T5-T4)<P2，也就是對應該濕度增加的變化如2%所造成的該第二時間差的變化量T5-T4小於該第二延遲時間P2，根據圖8的該第五電壓信號V5’、該第六電壓信號V6’、該第一信號V5D’、及該第二信號V6D’，可獲得該喚醒信號VW’為邏輯0，該讀出模組2仍繼續操作在該省電模式。
參閱圖2、圖5與圖9，圖9說明當該感應模組1處於一第二假設環境時，該第一實施例之監控電路23之信號的關係。此時該環境參數值改變，如濕度由50%增加到60%，使得該感應模組1的該第一電容器C1的電容增 加，導致該第三電壓信號V3’的正緣相對該第四電壓信號V4’的正緣落後該第二時間差為T6。若(T6-T4)>P2，也就是對應該濕度增加的變化如10%所造成的該第二時間差的變化量T6-T4大於該第二延遲時間P2，根據圖9的該第五電壓信號V5’、該第六電壓信號V6’、該第一信號V5D’、及該第二信號V6D’，可獲得該喚醒信號VW’在該第二信號V6D’的正緣變為邏輯1，該讀出模組2開始操作在該正常模式。
參閱圖2、圖5與圖10，圖10說明當該感應模組1處於一第三假設環境時，該第一實施例之監控電路23之信號的關係。此時該環境參數值改變，如濕度由50%減少到45%，使得該感應模組1的該第一電容器C1的電容減小，導致該第三電壓信號V3’的正緣相對該第四電壓信號V4’的正緣落後該第二時間差為T7。若(T4-T7)>P1，也就是對應該濕度減少的變化如5%所造成的該第二時間差的變化量T4-T7大於該第一延遲時間P1，根據圖10的該第五電壓信號V5’、該第六電壓信號V6’、該第一信號V5D’、及該第二信號V6D’，可獲得該喚醒信號VW’在該第一信號V5D’的正緣變為邏輯1，該讀出模組開始操作在該正常模式。
由上可知，藉由該第一延遲時間P1及該第二延遲時間P2可以決定該環境參數值之變化量的該預設範圍，當該環境參數值的變化量在該預設範圍之內時，該讀出模組2操作於該省電模式以達到省電的功能，反之，當該環 境參數值的變化量在該預設範圍之外時，該讀出模組2操作於該正常模式以正確反映出該環境參數值的大小。
參閱圖11，本發明讀出系統之第二實施例，大致上是與該第一實施例相似，但該讀出系統的該感應模組1及該讀出模組2的該第一延遲鎖定迴路21並非完全相同。
該感應模組1包括一第一電阻器R1、一第二電阻器R2、一第一電容器C1、一第二電容器C2、一第一比較器11、及一第二比較器12。該環境參數為作用於該感應模組1且沿一第一方向的加速度分量，該第一電容器C1及該第二電容器C2之其中一者的電容正相關於該當前環境參數值，其中另一者的電容負相關於該當前環境參數值。
在本實施例中，該環境參數是加速度，該輸出碼DOUT的數值反映該加速度的變化量。在其他實施例中，該環境參數也可以是其他利用該第一電容器C1及該第二電容器C2的電容值能產生正相關及負相關於該環境參數值的環境變數。
該第一電阻器R1與該第一電容器C1串聯連接，該第一電阻器R1具有一適於接收該輸入電壓信號VIN之一端，該第一電容器C1具有一接地端，該第一電容器C1的電容正相關於該當前環境參數值。
該第二電阻器R2與該第二電容器C2串聯連接，該第二電阻器R2具有一適於接收該輸入電壓信號VIN之一端，該第二電容器C2具有一接地端，該第二電容器 C2的電容負相關於該當前環境參數值。
該第一比較器11具有一電連接該第一電容器C1與該第一電阻器R1之間的一第一共同接點的輸入端，及一用於輸出該第一電壓信號V1的輸出端。
該第二比較器12具有一電連接該第二電容器C2與該第二電阻器R2之間的一第二共同接點的輸入端，及一用於輸出該第二電壓信號V2的輸出端。再參閱圖2，該第一比較器11及該第二比較器12的功能都與該第一實施例的該第一比較器11相同。
參閱圖11，為簡化說明起見，在不考慮重力所造成的加速度下，當作用於該感應模組1且沿該第一方向的加速度分量為正時，該第一電容器C1的電容變大且該第二電容器C2的電容變小。反之，當作用於該感應模組1且沿該第一方向的加速度分量為負時，該第一電容器C1的電容變小且該第二電容器C2的電容變大。該第一電容器C1及該第二電容器C2的電容的變化量的絕對值會相等，且相關於該加速度分量之變化量的絕對值。因此，在本實施例中，該第二電壓信號V2的正緣可能會領先該第一電壓信號V1的正緣，也可能會落後該第一電壓信號V1的正緣。
該讀出模組2的該第一延遲鎖定迴路21還根據該第一電壓信號V1與該第二電壓信號V2產生一用於指示該第一電壓信號V1與該第二電壓信號V2彼此的領先落後關係之指示信號RL，並包含一第一相位偵測器215、一第一多工器MUX1、一第二多工器MUX2、一延遲電路217、 一第二相位偵測器216、及一判斷單元218。
該第一相位偵測器215電連接該感應模組1之該第一比較器11及該第二比較器12的輸出端以接收該第一電壓信號V1及該第二電壓信號V2，且偵測該第一電壓信號V1及該第二電壓信號V2的相位，並據以產生該指示信號RL。
該第一多工器MUX1電連接該第一相位偵測器215、該感應模組1之該第一比較器11及該第二比較器12的輸出端以接收該第一電壓信號V1、該第二電壓信號V2、及該指示信號RL，且根據該指示信號RL選擇該第一電壓信號V1及該第二電壓信號V2中的一落後者而輸出為該第三電壓信號V3。
該第二多工器MUX2電連接該第一相位偵測器215、該感應模組1之該第一比較器11及該第二比較器12的輸出端以接收該指示信號RL、該第一電壓信號V1、及該第二電壓信號V2，且根據該指示信號RL選擇該第一電壓信號V1及該第二電壓信號V2中的一領先者而輸出為一輸出信號。
該延遲電路217電連接該第二多工器MUX2以接收該第二多工器MUX2的輸出信號，並根據一控制信號SC6決定該校正時間以便產生該第四電壓信號V4。再參閱圖3，該延遲電路217的架構如圖3所示，但要特別注意的是：該延遲電路217的該等延遲單元214的數量，與該第一實施例的該延遲電路211的該等延遲單元214的數量不 一定會相同。
參閱圖11，該第二相位偵測器216電連接該第一多工器MUX1及該延遲電路217以接收該第三電壓信號V3及該第四電壓信號V4，且偵測該第三電壓信號V3及該第四電壓信號V4的相位，並據以產生一輸出信號。再參閱圖2，該第一相位偵測器215及該第二相位偵測器216與該第一實施例的該相位偵測器212相同，都是一D型正反器。
該判斷單元218電連接該第二相位偵測器216及該延遲電路217，並接收來自該第二相位偵測器216的該輸出信號，且根據該輸出信號產生該控制信號SC6及該校正信號LOCK，還將該控制信號SC6輸出至該延遲電路217。再參閱圖2，該第二實施例的該判斷單元218與該第一實施例的該判斷單元213相同。
在該第二實施例中，舉例來說，當加速度沿該第一方向的分量為零時，該第一電容器C1及該第二電容器C2的電容的大小約為200fF，而1G的加速度大小會產生約1fF的電容變化量，但因為製程漂移所造成的該等電容的誤差量可能會高達5至10fF。因此，藉由該第一延遲鎖定迴路21將信號延遲該校正時間所作的校正，更顯得非常重要。此外，該輸出碼DOUT的數值能藉由該等電容器C1、C2的電容變化量反映該環境參數的大小，相較於先前技術所使用的類比數位轉換器直接偵測該等電容器的跨壓所產生的電壓信號，更能兼顧較佳的動態範圍及解析度。
參閱圖12，本發明讀出系統之第三實施例，大致上是與該第一實施例相同，不同的地方在於：該讀出系統的該讀出模組2不包含該第一延遲鎖定迴路21(如圖2)；該讀出模組2的該讀出電路22的該互斥或閘XOR1(如圖4)電連接該感應模組1以接收該第一電壓信號V1及該第二電壓信號V2；該讀出模組2的該監控電路23的該第二延遲鎖定迴路231的該延遲電路232(如圖5)及該相位偵測器233(如圖5)電連接該感應模組1以分別接收該第二電壓信號V2及該第一電壓信號V1；該監控電路23不接收該校正信號LOCK(如圖5)，並根據該第一電壓信號V1(相當於圖5的第三電壓信號V3)及該第二電壓信號V2(相當於圖5的第四電壓信號V4)產生該喚醒信號VW，也就是說，該偵測單元236的該第一正反器DFF1及該第二正反器DFF2(如圖5)的重設端保持浮接(floating)或不具有該重設端。
參閱圖13，本發明讀出系統之第四實施例，大致上是與該第三實施例相同，不同的地方在於：該感應模組1包括一第一電阻器R1、一第二電阻器R2、一第一電容器C1、一第二電容器C2、一第一比較器11、一第二比較器12、一第一相位偵測器215、一第一多工器MUX1、及一第二多工器MUX2；該監控電路23不接收該校正信號LOCK(如圖5)，並根據該第一電壓信號V1(相當於圖5的第三電壓信號V3)及該第二電壓信號V2(相當於圖5的第四電壓信號V4)產生該喚醒信號VW，也就是說，該偵測單元236的該第一正反器DFF1及該第二正反器DFF2(如圖5)的重設 端保持浮接(floating)或不具有該重設端。
該第一電阻器R1與該第一電容器C1串聯連接，該第一電阻器R1具有一適於接收該輸入電壓信號VIN之一端，該第一電容器C1具有一接地端，該第一電容器C1的電容正相關於該當前環境參數值。
該第二電阻器R2與該第二電容器C2串聯連接，該第二電阻器R2具有一適於接收該輸入電壓信號VIN之一端，該第二電容器C2具有一接地端，該第二電容器C2的電容負相關於該當前環境參數值。
該第一比較器11具有一電連接該第一電容器C1與該第一電阻器R1之間的一第一共同接點的輸入端，及一用於輸出該第一中間信號V1M的輸出端。
該第二比較器12具有一電連接該第二電容器C2與該第二電阻器R2之間的一第二共同接點的輸入端，及一用於輸出該第二中間信號V2M的輸出端。特別值得一提的是：該第一比較器11及該第二比較器12的功能都與該第一實施例的該第一比較器11(如圖2)相同。
該第一相位偵測器215電連接該感應模組1之該第一比較器11及該第二比較器12的輸出端以接收該第一中間信號V1M及該第二中間信號V2M，且偵測該第一中間信號V1M及該第二中間信號V2M的相位，並據以產生一用於指示該第一電壓信號V1與該第二電壓信號V2彼此的領先落後關係之指示信號RL。
該第一多工器MUX1電連接該第一相位偵測器 215、該第一比較器11、及該第二比較器12的輸出端以接收該第一中間信號V1M、該第二中間信號V2M、及該指示信號RL，且根據該指示信號RL選擇該第一中間信號V1M及該第二中間信號V2M中的一落後者而輸出為該第一電壓信號V1。
該第二多工器MUX2電連接該第一相位偵測器215、該第一比較器11、及該第二比較器12的輸出端以接收該指示信號RL、該第一中間信號V1M、及該第二中間信號V2M，且根據該指示信號RL選擇該第一中間信號V1M及該第二中間信號V2M中的一領先者而輸出為該第二電壓信號V2。
特別值得一提的是：該第三實施例及該第四實施例雖然沒有該第一延遲電路而不具備校正該感應模組因製程漂移所造成的差異的功能，但也能藉由該監控電路使該讀出模組操作於該省電模式而達到省電的功能。
綜上所述，藉由該第一延遲鎖定迴路將信號延遲該校正時間所作的校正，使得即使每一讀出系統的感應模組會因為製程而在相同環境參數值而有不同的第一時間差，但都能得到相同的輸出碼。此外，藉由該監控電路判斷該環境參數值的變化量是否在該預設範圍內，以控制該讀出模組進入省電模式而省電，故確實能達成本發明之目的。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明 申請專利範圍及專利說明書內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
1‧‧‧感應模組
11‧‧‧第一比較器
2‧‧‧讀出模組
21‧‧‧第一延遲鎖定迴路
211‧‧‧延遲電路
212‧‧‧相位偵測器
213‧‧‧判斷單元
22‧‧‧讀出電路
23‧‧‧監控電路
VIN‧‧‧輸入電壓信號
V1‧‧‧第一電壓信號
V2‧‧‧第二電壓信號
VA‧‧‧跨壓
V3‧‧‧第三電壓信號
V4‧‧‧第四電壓信號
LOCK‧‧‧校正信號
VW‧‧‧喚醒信號
R1‧‧‧第一電阻器
C1‧‧‧第一電容器
SC1‧‧‧控制信號
LOCK‧‧‧校正信號
DOUT‧‧‧輸出碼

Claims (22)

  1. 一種讀出系統，用於產生一相關於一環境參數的輸出碼，並包含：一感應模組，適於感測該環境參數且接收一輸入電壓信號，並根據所感測之環境參數及該輸入電壓信號產生一第一電壓信號及一第二電壓信號，該第一電壓信號及該第二電壓信號之正緣間具有一相關於該環境參數值的第一時間差；及一讀出模組，包括一第一延遲鎖定迴路，電連接該感應模組，並接收來自該感應模組的該第一電壓信號及該第二電壓信號，且將該第一電壓信號與該第二電壓信號中的一落後者輸出作為一第三電壓信號，還將其中的另一領先者延遲一相關於一預定環境參數值的校正時間後，輸出作為一第四電壓信號，還同時輸出一校正信號，及一讀出電路，電連接該第一延遲鎖定迴路，並接收來自該第一延遲鎖定迴路的該第三電壓信號與該第四電壓信號、及該輸入電壓信號，且根據該輸入電壓信號，將該第三電壓信號與該第四電壓信號的正緣之間的第二時間差，轉換成該輸出碼，該輸出碼的值相關於該第二時間差。
  2. 如請求項1所述的讀出系統，其中，該讀出模組可操作在一校正模式及一正常模式中之一者，當操作在該校 正模式時，該校正信號具有一第一邏輯值，且該第一延遲鎖定迴路使該第三電壓信號與該第四電壓信號同相(in-phase)，並且該校正時間等於該第一時間差，且該輸出碼之值為零，當操作在該正常模式時，該校正信號具有一不同於該第一邏輯值的第二邏輯值，該輸出碼的值相關於當前的環境參數值。
  3. 如請求項2所述的讀出系統，其中，該感應模組包括：一第一電阻器，具有一適於接收該輸入電壓信號且輸出該第二電壓信號的第一端，及一第二端；一第一電容器，具有一電連接該第一電阻器之該第二端的第一端，及一接地的第二端，該第一電容器的電容相關於該當前環境參數值；及一第一比較器，具有一電連接該第一電容器之第一端的輸入端，及一輸出該第一電壓信號的輸出端。
  4. 如請求項3所述的讀出系統，其中：該第一電壓信號相對於該第二電壓信號落後且作為該第三電壓信號；及該讀出模組的該第一延遲鎖定迴路包含一延遲電路，電連接該感應模組之第一電阻器的第一端用以接收該第二電壓信號，且根據一控制信號決定該校正時間以便產生該第四電壓信號，一相位偵測器，電連接該感應模組之第一比較器11的輸出端以接收作為該第三電壓信號的該第一電壓信號，還電連接該延遲電路以接收該第四電 壓信號，且偵測該第三電壓信號及該第四電壓信號的相位，並據以產生一輸出信號，及一判斷單元，電連接該相位偵測器及該延遲電路，並接收來自該相位偵測器的該輸出信號，且根據該輸出信號產生該控制信號及該校正信號，還將該控制信號輸出至該延遲電路，當操作在該校正模式時，該判斷單元的該控制信號決定該延遲電路的該校正時間使該第三電壓信號與該第四電壓信號同相。
  5. 如請求項4所述的讀出系統，其中，該環境參數為該感應模組所處的溫度及濕度之其中一者。
  6. 如請求項2所述的讀出系統，其中，該感應模組包括：串聯連接的一第一電阻器與一第一電容器，該第一電阻器具有一適於接收該輸入電壓信號之一端，該第一電容器具有一接地端，該第一電容器的電容相關於該當前環境參數值；串聯連接的一第二電阻器與一第二電容器，該第二電阻器具有一適於接收該輸入電壓信號之一端，該第二電容器具有一接地端，該第二電容器的電容相關於該當前環境參數值；一第一比較器，具有一電連接該第一電容器與該第一電阻器之間的一第一共同接點的輸入端，及一用於輸出該第一電壓信號的輸出端；及一第二比較器，具有一電連接該第二電容器與該 第二電阻器之間的一第二共同接點的輸入端，及一用於輸出該第二電壓信號的輸出端。
  7. 如請求項6所述的讀出系統，其中，該讀出模組還根據該第一電壓信號與該第二電壓信號產生一用於指示該第一電壓信號與該第二電壓信號彼此的領先落後關係之指示信號。
  8. 如請求項7所述的讀出系統，其中，該第一延遲鎖定迴路包含：一第一相位偵測器，電連接該感應模組之該第一比較器及該第二比較器的輸出端以接收該第一電壓信號及該第二電壓信號，且偵測該第一電壓信號及該第二電壓信號的相位，並據以產生該指示信號；一第一多工器，電連接該第一相位偵測器、該感應模組之該第一比較器及該第二比較器的輸出端以接收該第一電壓信號、該第二電壓信號、及該指示信號，且根據該指示信號選擇該第一電壓信號及該第二電壓信號中的一落後者而輸出為該第三電壓信號；一第二多工器，電連接該第一相位偵測器、該感應模組之該第一比較器及該第二比較器的輸出端以接收該第一電壓信號、該第二電壓信號、及該指示信號，且根據該指示信號選擇該第一電壓信號及該第二電壓信號中的一領先者而輸出為一輸出信號；一延遲電路，電連接該第二多工器以接收該第二多工器的輸出信號，並根據一控制信號決定該校正時 間以便產生該第四電壓信號；一第二相位偵測器，電連接該第一多工器及該延遲電路以接收該第三電壓信號及該第四電壓信號，且偵測該第三電壓信號及該第四電壓信號的相位，並據以產生一輸出信號；及一判斷單元，電連接該第二相位偵測器及該延遲電路，並接收來自該第二相位偵測器的該輸出信號，且根據該輸出信號產生該控制信號及該校正信號，還將該控制信號輸出至該延遲電路，當操作在該校正模式時，該判斷單元的該控制信號決定該延遲電路的該校正時間使該第三電壓信號與該第四電壓信號同相。
  9. 如請求項8所述的讀出系統，其中，該環境參數為作用於該感應模組且沿一第一方向的加速度分量，該第一電容器及該第二電容器之其中一者的電容正相關於該當前環境參數值，其中另一者的電容負相關於該當前環境參數值。
  10. 如請求項2所述的讀出系統，其中，該讀出模組的該讀出電路包含：一互斥或閘，電連接該第一延遲鎖定迴路以接收該第三電壓信號及該第四電壓信號，且將該第三電壓信號及該第四電壓信號作互斥或運算後，產生一輸出信號；一及閘，電連接該互斥或閘，並接收該輸入電壓信號及來自該互斥或閘的輸出信號，且將該輸入電壓 信號及該輸出信號作及運算後，產生一輸出信號；一數位控制振盪器，電連接該及閘以接收該及閘的輸出信號，且根據該輸出信號決定是否產生一振盪輸出信號；及一計數器，電連接數位控制振盪器，並接收該輸入電壓信號及來自該數位控制振盪器的振盪輸出信號，且根據該輸入電壓信號及該振盪輸出信號產生該輸出碼。
  11. 如請求項2所述的讀出系統，其中：該讀出模組還操作在一省電模式，並還包括一監控電路，該監控電路電連接該第一延遲鎖定迴路以接收該校正信號、該第三電壓信號、及該第四電壓信號，並根據該校正信號、該第三電壓信號、及該第四電壓信號產生一喚醒信號；該讀出電路還接收該喚醒信號，並還根據該喚醒信號決定是否轉換該輸出碼；及當該校正信號為該第二邏輯值時，該監控電路根據該第三電壓信號及該第四電壓信號判斷該環境參數值的變化量是否在一預設範圍內，若是，則該喚醒信號具有一第三邏輯值，該讀出模組操作在該省電模式，該讀出電路不轉換該輸出碼而不耗電，若否，則該喚醒信號具有一不同於該第三邏輯值的第四邏輯值，該讀出模組操作在該正常模式。
  12. 如請求項11所述的讀出系統，其中，該環境參數值的 變化量的該預設範圍相關於一第一延遲時間及一第二延遲時間，該監控電路包含：一第二延遲鎖定迴路，電連接該第一延遲鎖定迴路以接收該第三電壓信號及該第四電壓信號，且將該第三電壓信號輸出作為一第五電壓信號，還將該第四電壓信號延遲一相關於一之前環境參數值的穩定時間後，輸出作為一第六電壓信號；及一偵測單元，包括一第一延遲電路，電連接該第二延遲鎖定迴路以接收該第五電壓信號，並將該第五電壓信號延遲該第一延遲時間後而輸出作為一第一信號，一第二延遲電路，電連接該第二延遲鎖定迴路以接收該第六電壓信號，並將該第六電壓信號延遲該第二延遲時間後而輸出作為一第二信號，一第一正反器，電連接該第一延遲鎖定迴路、該第二延遲鎖定迴路、及該第一延遲電路，並具有一接收該第一信號的時脈端、一接收該第六電壓信號的資料端、一接收該校正信號的重設端、及一產生一第三信號的輸出端，一第二正反器，電連接該第一延遲鎖定迴路、該第二延遲鎖定迴路、及該第二延遲電路，並具有一接收該第二信號的時脈端、一接收該第五電壓信號的資料端、一接收該校正信號的重設端、及一產生一第四信號的輸出端， 一反及閘，電連接該第一正反器及該第二正反器以接收該第三信號及該第四信號，並將該第三信號及該第四信號作反及運算後，產生該喚醒信號。
  13. 如請求項12所述的讀出系統，其中，該監控電路的該第二延遲鎖定迴路包括：一延遲電路，電連接該第一延遲鎖定迴路以接收該第四電壓信號，並根據一控制信號決定該穩定時間以便產生該第六電壓信號；一相位偵測器，電連接該第一延遲鎖定迴路以接收作為該第五電壓信號的該第三電壓信號，還電連接該延遲電路以接收該第六電壓信號，且偵測該第五電壓信號及該第六電壓信號的相位，並據以產生一輸出信號；及一判斷單元，電連接該相位偵測器及該延遲電路，並接收來自該相位偵測器的該輸出信號，且根據該輸出信號產生該控制信號，還將該控制信號輸出至該延遲電路，當操作在該正常模式時，該判斷單元的該控制信號決定該延遲電路的該穩定時間使該第五電壓信號與該第六電壓信號同相。
  14. 一種讀出系統，用於產生一相關於一環境參數的輸出碼，並包含：一感應模組，適於感測該環境參數且接收一輸入電壓信號，並根據所感測之環境參數及該輸入電壓信號產生一第一電壓信號及一第二電壓信號，該第一電 壓信號及該第二電壓信號之正緣間具有一相關於該環境參數值的第一時間差；及一讀出模組，包括一讀出電路，電連接該感應模組，並接收來自該感應模組的該第一電壓信號及該第二電壓信號、及該輸入電壓信號，且根據該輸入電壓信號及一喚醒信號，決定是否將該第一電壓信號與該第二電壓信號的正緣之間的第二時間差，轉換成該輸出碼，該輸出碼的值相關於該第二時間差，一監控電路，電連接該感應模組以接收該第一電壓信號及該第二電壓信號，並根據該第一電壓信號及該第二電壓信號產生該喚醒信號並將該喚醒信號傳送至該讀出電路。
  15. 如請求項14所述的讀出系統，其中，該讀出模組可操作在一省電模式及一正常模式中之一者，該監控電路根據該第一電壓信號及該第二電壓信號判斷該環境參數值的變化量是否在一預設範圍內，當該監控電路判斷該環境參數值的變化量是在該預設範圍內時，該喚醒信號具有一第一邏輯值，該讀出模組操作在該省電模式，該讀出電路不轉換該輸出碼，當該監控電路判斷該環境參數值的變化量不是在該預設範圍內時，該喚醒信號具有一不同於該第一邏輯值的第二邏輯值，該讀出模組操作在該正常模式， 該輸出碼的值相關於當前的環境參數值。
  16. 如請求項15所述的讀出系統，其中，該第一電壓信號相對於該第二電壓信號落後，該環境參數值的變化量的該預設範圍相關於一第一延遲時間及一第二延遲時間，該監控電路包含：一第一延遲鎖定迴路，電連接該感應模組以接收該第一電壓信號及該第二電壓信號，且將該第一電壓信號輸出作為一第三電壓信號，還將該第二電壓信號延遲一相關於一之前環境參數值的穩定時間後，輸出作為一第四電壓信號；及一偵測單元，包括一第一延遲電路，電連接該第一延遲鎖定迴路以接收該第三電壓信號，並將該第三電壓信號延遲該第一延遲時間後而輸出作為一第一信號，一第二延遲電路，電連接該第一延遲鎖定迴路以接收該第四電壓信號，並將該第四電壓信號延遲該第二延遲時間後而輸出作為一第二信號，一第一正反器，電連接該第一延遲鎖定迴路及該第一延遲電路，並具有一接收該第一信號的時脈端、一接收該第四電壓信號的資料端、及一產生一第三信號的輸出端，一第二正反器，電連接該第一延遲鎖定迴路及該第二延遲電路，並具有一接收該第二信號的時脈端、一接收該第三電壓信號的資料端、及一產生一第四信 號的輸出端，一反及閘，電連接該第一正反器及該第二正反器以接收該第三信號及該第四信號，並將該第三信號及該第四信號作反及運算後，產生該喚醒信號。
  17. 如請求項16所述的讀出系統，其中，該監控電路的該第一延遲鎖定迴路包括：一延遲電路，電連接該感應模組以接收該第二電壓信號，並根據一控制信號決定該穩定時間以便產生該第四電壓信號；一相位偵測器，電連接該感應模組以接收作為該第三電壓信號的該第一電壓信號，還電連接該延遲電路以接收該第四電壓信號，且偵測該第三電壓信號及該第四電壓信號的相位，並據以產生一輸出信號；及一判斷單元，電連接該相位偵測器及該延遲電路，並接收來自該相位偵測器的該輸出信號，且根據該輸出信號產生該控制信號，還將該控制信號輸出至該延遲電路，當操作在該正常模式時，該判斷單元的該控制信號決定該延遲電路的該穩定時間使該第三電壓信號與該第四電壓信號同相。
  18. 如請求項15所述的讀出系統，其中，該感應模組接收該輸入電壓信號並輸出作為該第二電壓信號，且包括：一第一電阻器，具有一適於接收該輸入電壓信號且輸出該第二電壓信號的第一端，及一第二端；一第一電容器，具有一電連接該第一電阻器之該第 二端的第一端，及一接地的第二端，該第一電容器的電容相關於該當前環境參數值；及一第一比較器，具有一電連接該第一電容器之第一端的輸入端，及一輸出該第一電壓信號的輸出端。
  19. 如請求項18所述的讀出系統，其中，該環境參數為該感應模組所處的溫度及濕度之其中一者。
  20. 如請求項15所述的讀出系統，其中，該感應模組包括：串聯連接的一第一電阻器與一第一電容器，該第一電阻器具有一適於接收該輸入電壓信號之一端，該第一電容器具有一接地端，該第一電容器的電容相關於該當前環境參數值；串聯連接的一第二電阻器與一第二電容器，該第二電阻器具有一適於接收該輸入電壓信號之一端，該第二電容器具有一接地端，該第二電容器的電容相關於該當前環境參數值；一第一比較器，具有一電連接該第一電容器與該第一電阻器之間的一第一共同接點的輸入端，及一用於輸出該第一中間信號的輸出端；一第二比較器，具有一電連接該第二電容器與該第二電阻器之間的一第二共同接點的輸入端，及一用於輸出該第二中間信號的輸出端；一第一相位偵測器，電連接該感應模組之該第一比較器及該第二比較器的輸出端以接收該第一中間信 號及該第二中間信號，且偵測該第一中間信號及該第二中間信號的相位，並據以產生一用於指示該第一電壓信號與該第二電壓信號彼此的領先落後關係之指示信號；一第一多工器，電連接該第一相位偵測器、該第一比較器、及該第二比較器的輸出端以接收該第一中間信號、該第二中間信號、及該指示信號，且根據該指示信號選擇該第一中間信號及該第二中間信號中的一落後者而輸出為該第一電壓信號；及一第二多工器，電連接該第一相位偵測器、該第一比較器、及該第二比較器的輸出端以接收該第一中間信號、該第二中間信號、及該指示信號，且根據該指示信號選擇該第一中間信號及該第二中間信號中的一領先者而輸出為該第二電壓信號。
  21. 如請求項20所述的讀出系統，其中，該環境參數為作用於該感應模組且沿一第一方向的加速度分量，該第一電容器及該第二電容器之其中一者的電容正相關於該當前環境參數值，其中另一者的電容負相關於該當前環境參數值。
  22. 如請求項15所述的讀出系統，其中，該讀出模組的該讀出電路包含：一互斥或閘，電連接該感應模組以接收該第一電壓信號及該第二電壓信號，且將該第一電壓信號及該第二電壓信號作互斥或運算後，產生一輸出信號； 一及閘，電連接該互斥或閘，並接收該輸入電壓信號及來自該互斥或閘的輸出信號，且將該輸入電壓信號及該輸出信號作及運算後，產生一輸出信號；一數位控制振盪器，電連接該及閘以接收該及閘的輸出信號，還電連接該監控電路以接收該喚醒信號，且根據該輸出信號及該喚醒信號決定是否產生一振盪輸出信號；及一計數器，電連接數位控制振盪器，並接收該輸入電壓信號及來自該數位控制振盪器的振盪輸出信號，且根據該輸入電壓信號及該振盪輸出信號產生該輸出碼。
TW103144489A 2014-12-19 2014-12-19 讀出系統 TWI539755B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW103144489A TWI539755B (zh) 2014-12-19 2014-12-19 讀出系統
CN201510133438.1A CN106160735B (zh) 2014-12-19 2015-03-25 读出系统
US14/974,149 US9455724B2 (en) 2014-12-19 2015-12-18 Readout system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103144489A TWI539755B (zh) 2014-12-19 2014-12-19 讀出系統

Publications (2)

Publication Number Publication Date
TWI539755B true TWI539755B (zh) 2016-06-21
TW201624925A TW201624925A (zh) 2016-07-01

Family

ID=56130666

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103144489A TWI539755B (zh) 2014-12-19 2014-12-19 讀出系統

Country Status (3)

Country Link
US (1) US9455724B2 (zh)
CN (1) CN106160735B (zh)
TW (1) TWI539755B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642273B (zh) * 2017-02-07 2018-11-21 國立中山大學 製程及溫度變異偵測器
TWI682404B (zh) * 2018-10-12 2020-01-11 新唐科技股份有限公司 時序校正系統及其方法
TWI682623B (zh) 2019-04-02 2020-01-11 聯陽半導體股份有限公司 溫度補償振盪電路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2385132A (en) 2002-02-12 2003-08-13 Seiko Epson Corp A capacitance sensor
US6853231B2 (en) * 2003-03-31 2005-02-08 Mosaid Technologies Incorporated Timing vernier using a delay locked loop
TWI239717B (en) * 2004-05-04 2005-09-11 Novatek Microelectronics Co Analog front end with automatic sampling timing generation system and method thereof
US7872542B2 (en) * 2005-08-01 2011-01-18 Marvell World Trade Ltd. Variable capacitance with delay lock loop
US7936203B2 (en) * 2006-02-08 2011-05-03 Micron Technology, Inc. Temperature compensation via power supply modification to produce a temperature-independent delay in an integrated circuit
TWI328932B (en) * 2006-11-10 2010-08-11 Ind Tech Res Inst Cycle time to digital converter
US7692462B2 (en) * 2008-01-25 2010-04-06 Himax Technologies Limited Delay-locked loop and a stabilizing method thereof
US7961033B2 (en) * 2008-09-19 2011-06-14 Cavium Networks, Inc. DLL-based temperature sensor
JP2011090361A (ja) * 2009-10-20 2011-05-06 Renesas Electronics Corp 位相キャリブレーション回路、メモリカード制御装置、及び位相キャリブレーション方法
TWI392877B (zh) 2009-11-17 2013-04-11 Ili Technology Corp 電容感測電路以及電容差異感測方法
CN102088286B (zh) * 2009-12-02 2013-07-31 晨星软件研发(深圳)有限公司 延迟锁定回路及相关方法
US8598930B2 (en) * 2011-08-23 2013-12-03 Intel Corporation Digital delay-locked loop with drift sensor
TWI510780B (zh) * 2014-03-20 2015-12-01 Univ Nat Chiao Tung 生物檢測設備及生物晶片
US9356609B1 (en) * 2014-12-19 2016-05-31 Telefonaktiebolaget L M Ericsson (Publ) Phase switching PLL and calibration method

Also Published As

Publication number Publication date
US20160182062A1 (en) 2016-06-23
US9455724B2 (en) 2016-09-27
TW201624925A (zh) 2016-07-01
CN106160735A (zh) 2016-11-23
CN106160735B (zh) 2019-02-05

Similar Documents

Publication Publication Date Title
US9587964B2 (en) Capacitive proximity detection using delta-sigma conversion
US6958639B2 (en) Digital duty cycle correction circuit and method for multi-phase clock
US9529336B2 (en) Analog to digital converter compatible with image sensor readout
JP4951931B2 (ja) ノイズ測定回路、該測定回路に用いられるノイズ測定方法及び該測定回路が設けられている大規模集積回路
Song et al. An ultralow power time-domain temperature sensor with time-domain delta–sigma TDC
US20080036638A1 (en) Analog/Digital Converter
US7518423B2 (en) Digital DLL circuit for an interface circuit in a semiconductor memory
KR20150056458A (ko) 회로 지연 감시장치 및 방법
TWI539755B (zh) 讀出系統
US20120307866A1 (en) Temperature sensing system for supporting single-point calibration
TWI632779B (zh) 阻抗至數位轉換器、阻抗至數位轉換裝置及方法
US10476521B2 (en) Ratio-metric self-capacitance-to-code convertor
TWI620419B (zh) 具有高解析度的時間數位轉換器
US10483953B2 (en) Ring oscillator-based timer
Gaggatur et al. A 3.2 mW 0.13 μm high sensitivity frequency-domain CMOS capacitance interface
CN101825694A (zh) 一种失调电容自动校准电路及方法
US8008958B2 (en) Electronic device and method of correcting clock signal deviations in an electronic device
CN108318809B (zh) 频率抖动的内建自我测试电路
US20210003460A1 (en) Measurement apparatus
KR101509421B1 (ko) 클럭신호와 피크검출기를 이용한 파워온 리셋 회로
Jiang et al. Design of a high-resolution Time-to-Digital converter chip
TWI380596B (en) Phase detection module and phase detection method
Liao et al. A high resolution temperature detection circuit