TWI536498B - 於角界面降低互連材料濕潤性之方法及包含該互連材料之設備 - Google Patents

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Description

於角界面降低互連材料濕潤性之方法及包含該互連材料之設備
本發明大致上是關於半導體設備製造的領域,尤其是關於一種用來減少角介面處的釕襯裡的可濕性的方法及依據該方法所作成的設備。
傳統的積體電路設備(例如,微處理器)通常包含數以千計的半導體設備(例如,電晶體),其形成在半導體基底的表面上方。為了使該積體電路設備能作用,該等電晶體必需透過導電的互連結構而彼此電性連接。後端製程(back end of line,BEOL)為積體電路製程的第二部分,在該第二部分中,個別設備(電晶體、電容器、電阻器等)互連至設備上的電線。後端製程通常於第一層金屬設置在該晶圓上時開始,其包含接點、絕緣層(介電質)、金屬層及用於晶片-至-封裝件連接的打線位置。許多現代的積體電路設備是非常緊密的包裝,也就是在該基底的上方所形成的電晶體之間僅有非常小的空間。因此,這些導體的互 連結構必需作成許多層,以在該半導體基底上保留繪圖空間。
該導電的互連結構通常是通過在該設備上所形成的不同介電材料層中形成多個導電線和導電栓(通常稱為接點或通孔)來完成。本領域中的熟習技術者皆知,該導電栓是不同層的導電線及/或半導體設備得以彼此電性連接的構件。連接不同互連結構的導電線通常是在定義在介電層中的溝槽中形成。
接點通常是用來定義至下方多晶矽層(例如,電晶體的源極/汲極或閘極區域)的互連結構(例如,使用多晶矽或金屬),但通孔卻是指至金屬互連結構的金屬。在任何一種案例中,接點開口是形成在該導電組件上方的絕緣層中。第二導電層接著形成在該接點開口上方,並建立與該導電元件的電性通訊。
一種用來減少該半導體設備上所形成的特徵的尺寸的技術,涉及使用銅作為襯裡和互連,並連同新的介電材料,新的介電材料所具有的介電常數低於先前用一般介電材料選擇所完成者。標準的介電材料(例如,二氧化矽、TEOS和F-TEOS)具有大於3的介電常數。該新的介電材料(通稱為低介電常數介電質)具有小於3的介電常數,因此,可由於其較有效的隔離能力而允許較大的設備密度。一種這樣的低介電常數介電質是由應用材料公司以Black Diamond這個名稱販賣。
通常的互連特徵包含阻障層和晶種層,其 中,該阻障層是用來抑制電子遷移,而該晶種層則提供完成該互連所需的大塊銅填充的起始範本。由於持續地縮減至較小尺寸,因此,後端製程金屬特徵的製作程式必需緊密地控制,以因應次奈米等級的幾何學。已提出釕(Ru)作為一種晶種強化層,以改進該銅晶種覆蓋,從而強化該銅填充。釕層允許直接的鍍銅,但釕上的銅可濕性太好,以致於在該金屬特徵的上外部角落處的銅和釕介面處沒有銅凹部。這些區域(稱為“三重點”(triple points))對可靠性有負面影響。該銅與該釕襯裡可具有相同的高度,或者該銅可甚至在該釕的頂部的上方,並沿著該內層-介電質介面遷移,以減少早期失敗。
此檔的這個部分打算引進不同態樣的技術,這些技術是關於以下所描述及/或請求的本發明的不同態樣。此部分提供背景資訊,以促進本發明的不同態樣的更佳瞭解。應瞭解到此檔的這個部分的陳述應以這種觀點加以閱讀,而並非承認為先前技術。本發明是關於克服、或至少減少以上所提出的一個或多個問題的效應。
下文呈現本發明的實施例的一些態樣的簡化總結,以為了提供本發明的一些態樣的基本瞭解。此總結並非本發明的詳盡綜觀。並不打算識別本發明的關鍵或重要元件、或描繪本發明的範圍。其唯一的目的僅在於以簡化的形式呈現一些概念,以作為接下來所討論的更詳細描述的序文。
本發明的一個態樣見諸于用來形成互連結構的方法。該方法包含在基底的介電層中形成凹部。第一轉換金屬層是形成在該凹部的角落部分上的該凹部中。第二轉換金屬層是形成在該第一轉換金屬層上方的該凹部中,以作為該凹部的襯裡。該凹部以填充層填充。該基底被退火。該第一轉換金屬層和該第二轉換金屬層在該退火期間,形成靠近該角落部分的合金部分。該合金部分對於該填充層的材料具有較該第二轉換金屬低的可濕性。該基底被研磨,以移除該填充層在該凹部上方延伸的部分。
本發明還提供一種方法,包含:在基底的介電層中形成凹部;在該凹部的角落部分上的該凹部中形成鈦層;在該鈦層上方形成釕層,以作為該凹部的襯裡;以銅填充該凹部;退火該基底,其中,該鈦層和該釕層在該退火期間,形成靠近該角落部分的合金部分;以及研磨該基底,以移除該銅在該凹部上方延伸的部分。
本發明的另一個態樣見諸於半導體設備,其包含:凹部,具有定義在介電層中的角落部分;以及互連結構,定義在該凹部中。該互連結構包含:第一和第二轉換金屬的合金,設置在該角落部分上;一層該第二轉換金屬,作為該凹部的側壁部分的襯裡;以及填充材料,實質地填充該凹部。該第二轉換金屬對於該填充材料具有較該合金高的可濕性。
本發明還提供一種半導體設備,包含:凹部,具有定義在介電層中的角落部分;互連結構,定義在 該凹部中,該互連結構包含:鈦和釕的合金,設置在該角落部分上;釕層,作為該凹部的側壁部分的襯裡;以及銅,實質地填充該凹部。
10‧‧‧互連結構
20‧‧‧介電層
25‧‧‧基底
30‧‧‧硬遮罩層
40‧‧‧凹部
50‧‧‧阻障層
60‧‧‧第一轉換金屬層
70‧‧‧角落
80‧‧‧第二轉換金屬層
90‧‧‧銅層、銅填充材料
100‧‧‧合金層
110‧‧‧裂縫
本發明之後將參考伴隨的圖式加以描述,其中,相同的元件符號指相同的元件,並且:第1圖是部分完成的互連結構的剖面圖;第2圖是例示形成阻障層的第1圖的結構的剖面圖;第3圖是例示在該互連結構的角落處形成轉換金屬層的第2圖的結構的剖面圖;第4圖是例示形成釕層的第3圖的結構的剖面圖;第5圖是例示銅填充程式的第4圖的結構的剖面圖;第6圖是例示銅退火程式的第5圖的結構的剖面圖,以在該角落處形成合金區域;以及第7圖是例示研磨程式的第6圖的結構的剖面圖,以移除過剩銅並在該角落處凹陷銅。
雖然本發明可有各種的修正和不同的形式,但其特定的實施例已通過圖式中的例子加以顯示,並在此處加以詳盡地描述。然而,應瞭解到此處的特定實施例的描述並不打算將本發明限制至所揭露的特定形式,相反地,該意圖是涵蓋落於由附加的申請專利範圍所定義的 本發明的精神和範圍內的所有修正、等效物和替代物。
本發明的一個或多個特定實施例將在下文中加以描述,本發明特別不打算限制至包含在此處的實施例和例示,而是包含一些實施例的修正形式,該等實施例包含該等實施例的部分及在先前的申請專利範圍的範圍內所出現的不同實施例的元件的組合。應體會到在任何這種實際實作的發展中,就像在任何工程或設計計畫中,必需作出各種實施特定的決定,以完成發展者的特定目標,例如符合與系統有關和與商業有關的限制,這些限制隨著實作的不同而有所改變。此外,應體會到這種發展努力可能是複雜且耗時的,但對於本領域中那些具有本發明的利益的通常技術者而言,卻是設計、製作、及製造的例常工作。此申請案中沒有東西被認為是本發明的關鍵或不可或缺的,除非明確地表示為“關鍵的”或“不可或缺的”。
本發明將參考附加的圖式加以描述。不同的結構、系統和設備是示意地描繪在圖式中,以只為了解釋的目的,而不致於以本領域中的熟習技術者已知的細節來模糊本發明。然而,包含該附加的圖式,以描述和解釋本發明的例示例子。此處所使用的文字和詞句,應瞭解和解讀成具有與相關領域中的熟習技術者對於這些文字和詞句的瞭解一致的意義。不打算術語或詞句有與此處的術語或詞句的一致用法所暗示的特別定義,也就是與本領域中的熟習技術者所瞭解的通常意義不同的定義。如果術語或 詞句打算具有特別的定義(也就是不同於熟習技術者所瞭解的定義),則這種特別的定義將以明確的方式在說明書中明白地提出,並且毫不模棱兩可地提供該術語或詞句的特別定義。
現在參考圖式,其中,相同的元件符號在一些圖式中(特別是參考第1圖)對應於類似的元件,本發明將以用來製作互連結構的方法加以描述。第1圖是部分完成的互連結構10的剖面圖。介電層20已經設置在基底25上。該介電層可代表設置于設備層或金屬化層與另一金屬化層之間的內層介電層。在一個實施例中,該介電層20可具有低介電係數,通稱為低介電常數介電質。一個這種適當的低介電常數介電質材料是由應用材料公司所提供的Black Diamond。形成硬遮罩層30,以提供用來蝕刻凹部40的範本。在該例示的實施例中,該凹部40是溝槽,在該溝槽中有形成互連線特徵,然而,此處所描述的方法也可應用至其他類型的互連,例如通孔結構或雙鑲嵌(damascene)溝槽或通孔結構,其中,下方的金屬區域被該互連特徵接觸。因此,該凹部40可為溝槽、通孔開口、或溝槽與通孔開口的組合。
如第2圖中所例示的,形成阻障層50,以作為該凹部40的襯裡。該阻障層50用來限制用來填充該凹部40的銅,以使該銅不會移動進入該介電層40內。例示的阻障材料包含氮化鉭(TaN),其可由本領域中已知的物理氣相沉積(PVD)或原子層沉積(ALD)程式加以形成。
如第3圖中所例示的,第一轉換金屬層60是形成在該凹部40在該阻障層50上方的上角落70上。例示的轉換金屬可包含週期表的d-區塊中的任何元素,其包含週期表上的第3至12族。在該例示的實施例中,鈦(Ti)是用來形成該第一轉換金屬層60。電漿輔助PVD程式可用來以沒有偏壓的方式,在該角落70上形成該第一轉換金屬層60。在一些實施例中,可使用CVD程式來代替該PVD程式。由於該凹部40的深寬比(aspect ratio),因此,該轉換金屬層60不會實質地覆蓋該凹部40的側壁或底部分。該轉換金屬的游離粒子(stray particle)可形成在該側壁或底部分上,但由於缺少偏壓來將該粒子吸引至該底部,因此,該轉換金屬層60是集中在該角落70處。在一個實施例中,該轉換金屬層60的厚度大約是5至30埃。
具有大於該第一轉換金屬層60的銅可濕性的第二轉換金屬層80(也就是,該d-區塊金屬的任一者)是使用第4圖中的化學氣相沉積程式來加以形成。在該例示的實施例中,該第二轉換金屬層是釕(Ru),但其他具有相對高可濕性的可使用的轉換金屬為鋨、銠、鈀、鉑、銥、及鈮。在一個實施例中,該第二轉換金屬層80的厚度大約是10至25埃。
該第二轉換金屬層80完全作為該凹部40的襯裡,並且為後續的銅填充提供可濕的表面。在第5圖中,形成銅晶種層(未顯示),並且實施該大塊銅填充,以形成銅填充層90。
在第6圖中,實施退火程式,以重新對齊該晶粒邊界(grain boundary),並增加該銅層90的晶粒尺寸(grain size)。在該退火程式中,該第一轉換金屬層60與該第二轉換金屬層80,在該角落區域70中形成合金層100。在一個實施例中,可在大約100-400℃之間的溫度實施該退火達大約0.5至2小時。接下來,實施化學機械研磨(CMP)程式,以移除過剩銅填充材料90。在該研磨程式期間,移除該合金層100、該阻障層50、和該硬遮罩層30的水準部分,以造成第7圖中的結構。
相較於該第二轉換金屬層80,該合金層100具有減少的可濕性。該合金層100中的該第一轉換金屬在該角介面處形成氧化物(例如,TiOx)。該氧化物引發該銅層90在該角介面70處去濕(dewet)。由於,因此用來實施該CMP程式的應力輔助蝕刻,因此,在該角落70處產生裂縫110,從而在該角落70凹陷該銅90。該裂縫110將該銅90與該互連結構10的該三重點予以隔離。
該第二轉換金屬層80的使用,通過增加可濕性,而允許改進的銅填充。在該銅退火期間形成該合金層100,可於該CMP程式期間在該角落區域70中提供減少的可濕性,從而凹陷該銅90。該凹陷的銅90改進該互連結構10的與時間相依的介電質破壞(time-dependent dielectric breakdown;TDDB)可靠性,這是因為在該溝槽邊緣的該不良銅可濕性,會延緩銅擴散到該介電質表面,其會劣化可靠性。
以上所揭露的特殊實施例只是例示而已,這是因為本發明可以對於具有此處教示的利益的本領域的熟習技術者而言不同但等效的方式加以修正及實踐。此外,除了在權利要求中所描述的以外,不打算對此處所顯示的建構或設計的細節加以限制。因此,很明顯地,以上所揭露的特殊實施例可加以改變或修正,並且,所有這種變形均應視為在本發明的範圍和情神內。因此,此處所尋求的保護是如在申請專利範圍中所提出的。
10‧‧‧互連結構
20‧‧‧介電層
25‧‧‧基底
70‧‧‧角落
80‧‧‧第二轉換金屬層
90‧‧‧銅層、銅填充材料
100‧‧‧合金層
110‧‧‧裂縫

Claims (15)

  1. 一種用來形成互連結構之方法,包含:在基底的介電層中形成凹部,該凹部具有鄰近該介電層之上表面的角落部分以及具有實質上垂直長度的側壁;在該凹部的該角落部分上方以及在部分但非全部的該凹部的該側壁的該垂直長度上方的該凹部中形成第一轉換金屬層;在該凹部中形成第二轉換金屬層在該第一轉換金屬層上方,以作為該凹部的襯裡;以填充層填充該凹部;退火該基底,其中,該第一轉換金屬層和該第二轉換金屬層在該退火期間,形成靠近至少該角落部分的合金部分,其中,該合金部分對於該填充層的材料具有較該第二轉換金屬減少的可濕性;以及研磨該基底,以移除該填充層在該凹部之上所延伸的部分。
  2. 如申請專利範圍第1項所述之方法,其中,該填充層包含銅。
  3. 如申請專利範圍第1項所述之方法,其中,填充該凹部包含在該第二轉換金屬層上方形成晶種層及在該晶種層上方形成該填充層的材料。
  4. 如申請專利範圍第1項所述之方法,其中,該第二轉換金屬層包含釕。
  5. 如申請專利範圍第4項所述之方法,其中,該第一轉換金屬層包含鈦。
  6. 如申請專利範圍第1項所述之方法,其中,研磨該基底致使在該填充層與靠近該角落部分的該合金部分之間形成凹部。
  7. 如申請專利範圍第1項所述之方法,其中,該第一轉換金屬實質上不在該凹部的底部部分。
  8. 如申請專利範圍第1項所述之方法,還包含在形成該第一轉換金屬層前,在該凹部中形成阻障層。
  9. 如申請專利範圍第8項所述之方法,其中,該阻障層包含氮化鉭。
  10. 如申請專利範圍第1項所述之方法,其中,該凹部包含溝槽。
  11. 如申請專利範圍第1項所述之方法,其中,該凹部包含通孔開口。
  12. 如申請專利範圍第1項所述之方法,其中,形成該第一轉換金屬層包含在無偏壓下執行電漿輔助物理氣相沉積製程以形成該第一轉換金屬層。
  13. 一種用來形成互連結構之方法,包含:在基底的介電層中形成凹部,該凹部具有鄰近該介電層之上表面的角落部分以及具有實質上垂直長度的側壁;在該凹部的該角落部分上方以及在部分但非全部的該凹部的該側壁的該垂直長度上方的該凹部中形成 鈦層;在該鈦層上方形成釕層,以作為該凹部的襯裡;以銅填充該凹部;退火該基底,其中,該鈦層和該釕層在該退火期間,形成靠近該角落部分的合金部分;以及研磨該基底,以移除該銅在該凹部之上所延伸的部分。
  14. 如申請專利範圍第13項所述之方法,更包含在形成該鈦層前,在該凹部中形成阻障層。
  15. 如申請專利範圍第13項所述之方法,其中,形成該鈦層包含在無偏壓下執行電漿輔助物理氣相沉積製程以形成該鈦層。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150371925A1 (en) * 2014-06-20 2015-12-24 Intel Corporation Through array routing for non-volatile memory
US9711464B2 (en) 2015-09-23 2017-07-18 International Business Machines Corporation Semiconductor chip with anti-reverse engineering function
US9960240B2 (en) 2015-10-21 2018-05-01 International Business Machines Corporation Low resistance contact structures for trench structures
US10304773B2 (en) 2015-10-21 2019-05-28 International Business Machines Corporation Low resistance contact structures including a copper fill for trench structures
US10170439B1 (en) 2017-09-29 2019-01-01 Globalfoundries Inc. Chamfering for stress reduction on passivation layer
US11004735B2 (en) 2018-09-14 2021-05-11 International Business Machines Corporation Conductive interconnect having a semi-liner and no top surface recess

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960010056B1 (ko) * 1992-12-10 1996-07-25 삼성전자 주식회사 반도체장치 및 그 제조 방법
JPH09153470A (ja) * 1995-12-01 1997-06-10 Hitachi Ltd 半導体装置の成膜方法
JPH1064902A (ja) * 1996-07-12 1998-03-06 Applied Materials Inc アルミニウム材料の成膜方法及び成膜装置
US20040224504A1 (en) * 2000-06-23 2004-11-11 Gadgil Prasad N. Apparatus and method for plasma enhanced monolayer processing
FR2851258B1 (fr) * 2003-02-17 2007-03-30 Commissariat Energie Atomique Procede de revetement d'une surface, fabrication d'interconnexion en microelectronique utilisant ce procede, et circuits integres
US7605082B1 (en) * 2005-10-13 2009-10-20 Novellus Systems, Inc. Capping before barrier-removal IC fabrication method
US7799674B2 (en) 2008-02-19 2010-09-21 Asm Japan K.K. Ruthenium alloy film for copper interconnects
US8336204B2 (en) * 2009-07-27 2012-12-25 International Business Machines Corporation Formation of alloy liner by reaction of diffusion barrier and seed layer for interconnect application
US7956463B2 (en) 2009-09-16 2011-06-07 International Business Machines Corporation Large grain size conductive structure for narrow interconnect openings

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