TWI532125B - 減少記憶體臨界電壓偏移的方法 - Google Patents

Description

減少記憶體臨界電壓偏移的方法

本發明是有關於一種半導體記憶體技術，且特別是有關於一種減少記憶體臨界電壓偏移的方法。

隨著半導體元件的尺寸逐年縮小，閘極結構之間的距離也大幅縮小，因此目前的元件設計大多會連帶將保護閘極結構的氮化矽層或氧化矽層的厚度減小。但是，在整個記憶體製程中，會有數道製程導致這些保護閘極結構的膜層受損，進而產生移動離子(mobile ion)沿著閘極結構側面的氧化矽層通過的通道，而此現象在高溫烘烤(high temperature baking)後被發現反映於臨界電壓偏移(Vt shift)的增加。

因此，目前亟需能解決移動離子所導致的上述高溫資料保持(HTDR)問題。

本發明提供一種減少記憶體臨界電壓偏移的方法，能防 止閘極結構側面的氧化矽層有移動離子通過而使臨界電壓偏移問題變得嚴重。

本發明的減少記憶體臨界電壓偏移的方法，包括在基板上的閘極結構表面覆蓋氧化物襯層，再形成第一氮化矽層。在去除基板表面的第一氮化矽層後進行第一離子植入步驟。然後完全去除第一氮化矽層，再在基板上形成覆蓋氧化物襯層與閘極結構的第二氮化矽層。之後，在基板上形成覆蓋第二氮化矽層的第一氧化矽層，並回蝕刻第一氧化矽層以形成氧化矽間隙壁。於第二離子植入步驟後完全去除氧化矽間隙壁，再於基板上形成覆蓋第二氮化矽層的第二氧化矽層。

在本發明的一實施例中，在上述基板上形成第一氮化矽層之前還包括減薄上述氧化物襯層的厚度，以增加閘極結構之間的空間。

在本發明的一實施例中，在上述基板上形成第一氮化矽層之前還包括回蝕刻上述氧化物襯層，以於閘極結構側面形成氧化物間隙壁。

在本發明的一實施例中，上述氧化物襯層包括高溫氧化物(HTO)。

在本發明的一實施例中，上述第一離子植入步驟例如通道植入(channel implantation)。

在本發明的一實施例中，上述第二離子植入步驟例如源極與汲極植入(source/drain implantation)。

在本發明的一實施例中，上述第一和第二氧化矽層例如TEOS氧化物。

在本發明的一實施例中，上述第二氧化矽層的厚度小於第一氧化矽層的厚度。

在本發明的一實施例中，在上述基板上形成第二氧化矽層之後，還可包括在基板上形成犧牲層覆蓋上述第二氧化矽層，再定義犧牲層以形成露出閘極結構上方的開口，之後於開口中填入介電材料再將犧牲層去除。

在本發明的一實施例中，上述犧牲層例如多晶矽層。

在本發明的一實施例中，去除上述犧牲層的方法包括反應性離子蝕刻(RIE)。

在本發明的一實施例中，上述介電材料包括硼矽酸玻璃(borosilicate glass)或氧化矽。

基於上述，本發明藉由兩次的移除與重新沉積的方式加強整個閘極結構的頂面與側面交接部位之氧化矽層與氮化矽層，並進而減少記憶體臨界電壓偏移，使記憶體元件具有良好的高溫資料保持(HTDR)特性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧基板

100a‧‧‧表面

102‧‧‧閘極結構

102a‧‧‧頂面

102b‧‧‧側面

104‧‧‧氧化物襯層

104a‧‧‧氧化物間隙壁

106‧‧‧第一氮化矽層

106a‧‧‧氮化矽間隙壁

108‧‧‧第一離子植入步驟

110‧‧‧第二氮化矽層

112‧‧‧第一氧化矽層

112a‧‧‧氧化矽間隙壁

114‧‧‧第二離子植入步驟

116‧‧‧第二氧化矽層

118‧‧‧犧牲層

120‧‧‧開口

122‧‧‧介電材料

124‧‧‧空間

t1、t2、t3‧‧‧厚度

圖1A至圖1J是依照本發明的一實施例的一種記憶體的製造流程剖面圖。

圖2是實驗例與比較例的臨界電壓偏移結果圖。

本文中請參照圖式，以便更加充分地體會本發明的概念，隨附圖式中顯示本發明的實施例。但是，本發明還可採用許多不同形式來實踐，且不應將其解釋為限於底下所述之實施例。實際上，提供實施例僅為使本發明更將詳盡且完整，並將本發明之範疇完全傳達至所屬技術領域中具有通常知識者。

在圖式中，為明確起見可能將各層以及區域的尺寸以及相對尺寸作誇張的描繪。

圖1A至圖1J是依照本發明的一實施例的一種記憶體的製造流程剖面圖，其中減少記憶體臨界電壓偏移的技術是顯示於圖1A至圖1G。

請參照圖1A，在基板100上的閘極結構102表面(包含頂面102a與側面102b)覆蓋氧化物襯層104，其中氧化物襯層104例如高溫氧化物(HTO)，因此在基板100的表面100a也同樣覆蓋著高溫氧化物。在本實施例中，基板100例如N型矽基板、P型矽基板或者III-V族半導體基板等。至於閘極結構102可為互相平行之條狀結構，且隨著半導體元件尺寸縮小，目前閘極結構102之間的距離有愈來愈小的趨勢。

之後，請參照圖1B，減薄氧化物襯層104的厚度t1，以增加閘極結構102之間的空間。回蝕刻氧化物襯層104，以於閘極結構102之側面102b形成氧化物間隙壁104a。在基板100上形成覆蓋氧化物間隙壁104a與閘極結構102的第一氮化矽層106，形成第一氮化矽層106的方法譬如化學氣相沉積(CVD)，因此在基板100的表面100a上也同樣覆蓋著第一氮化矽層106。

然後，請參照圖1C，去除基板100表面100a上的第一氮化矽層106，以於氧化物間隙壁104a之側面形成氮化矽間隙壁106a。如果氧化物襯層104並未在圖1B的過程中被減薄或回蝕刻，此時在基板100的表面100a至少會留有部分氧化物襯層104。接著，進行第一離子植入步驟108，如通道植入。這道植入步驟為記憶體製程中的製程之一，能在基板100內形成摻雜區(未繪示)。

接著，請參照圖1D，完全去除該氮化矽間隙壁106a；在基板100上形成覆蓋氧化物襯層(即氧化物間隙壁104a)與閘極結構102的第二氮化矽層110，形成第二氮化矽層110的方法譬如CVD，因此在基板100的表面100a上也同樣覆蓋著第二氮化矽層110。

隨後，請參照圖1E，在基板100上形成覆蓋第二氮化矽層110的第一氧化矽層112，其中第一氧化矽層112為TEOS氧化物。

之後，請參照圖1F，回蝕刻第一氧化矽層112，以於閘極結構102的側面102b部位之第二氮化矽層110上形成氧化矽間 隙壁112a。進行第二離子植入步驟114，如源極與汲極植入。這道植入步驟為記憶體製程中的製程之一，能在基板100內形成源極與汲極區(未繪示)。

然後，請參照圖1G，完全去除氧化矽間隙壁112a；於基板100上形成覆蓋第二氮化矽層110的第二氧化矽層116，其中第二氧化矽層116例如TEOS氧化物。第二氧化矽層116的厚度t3可小於圖1E之第一氧化矽層112的厚度t2，以利後續連接通道(contact plug)之類的形成，但是假若閘極結構102之間的空間足夠，則第二氧化矽層116的厚度t3也可與第一氧化矽層112的厚度t2一樣會更大。

接著，請參照圖1H，在基板100上形成犧牲層118覆蓋第二氧化矽層116，其中犧牲層118例如多晶矽層。形成犧牲層118的步驟例如先以CVD沉積多晶矽材料，再以化學機械研磨(CMP)之類的方式進行平坦化處理，但本發明並不限於此。之後可對記憶體的周邊區域(未繪示)進行一般技術的處理，故於此不再贅述。

之後，請參照圖1I，定義犧牲層118，以形成露出閘極結構102頂面102a上方的開口120，且剩餘的犧牲層118可為後續形成連接通道的位置。上述定義犧牲層118的方式，譬如以微影蝕刻製程將開口120部分的犧牲層118去除。接著，於開口120中填入介電材料122，如硼矽酸玻璃或氧化矽之類的材料。

然後，請參照圖1J，去除犧牲層118，而空出預留給連 接通道的空間124，但本發明並不限於此。空間124可以是柱狀或者與閘極結構102平行的條狀。至於去除犧牲層118的方法例如反應性離子蝕刻(RIE)。由於整個閘極結構102的頂面102a與側面102b交接的部位上已由完整且未遭受任何蝕刻製程的第二氮化矽層110和第二氧化矽層116所包覆，因此可避免移動離子(mobile ions)自閘極結構102側面102b洩漏。

以下提出實驗來驗證本發明的功效，但本發明之範圍並不侷限於以下實驗。

實驗例

在P型矽基板上先形成線寬/線距為80/70nm的閘極結構，再覆蓋一層厚度約40nm的高溫氧化物(HTO)。然後，在閘極結構側壁形成一層氮化矽間矽壁，再進行源極與汲極離子植入步驟。隨後將此氮化矽間矽壁完全去除，再於基板上以CVD形成另一氮化矽層，其厚度約10nm。隨後，進行如圖1H至1J的步驟，以形成連接通道的位置。然後利用已知技術完成記憶體的製作與內連線。

比較例

按照實驗例的方式製作記憶體及其內連線，但是在源極與汲極離子植入步驟之後不移除氮化矽間矽壁，也不形成另一氮化矽層。

測試

對實驗例與比較例的記憶體進行高溫烘烤，並量測高溫 烘烤前後之臨界電壓偏移，結果顯示於圖2。

由圖2可得知實驗例中第二氮化層的形成，確實有助於阻擋移動離子，其臨界電壓偏移(Vt shift)明顯低於比較例50%左右。

綜上所述，本發明藉由移除與重新沉積的方式，保持整個閘極結構的頂面與側面交接部位之氧化矽層與氮化矽層不受損害，因此能避免移動離子載該處通過，進而減少記憶體臨界電壓偏移，使記憶體具有高溫資料保持(HTDR)特性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基板

100a‧‧‧表面

102‧‧‧閘極結構

102a‧‧‧頂面

102b‧‧‧側面

104a‧‧‧氧化物間隙壁

110‧‧‧第二氮化矽層

116‧‧‧第二氧化矽層

t3‧‧‧厚度

Claims (12)

1. 一種減少記憶體臨界電壓偏移的方法，包括：在基板上的閘極結構表面覆蓋氧化物襯層；在該基板上形成覆蓋該氧化物襯層與該些閘極結構的第一氮化矽層；去除該基板表面的該第一氮化矽層；進行第一離子植入步驟；完全去除該第一氮化矽層；在該基板上形成覆蓋該氧化物襯層與該些閘極結構的第二氮化矽層；在該基板上形成覆蓋該第二氮化矽層的第一氧化矽層；回蝕刻該第一氧化矽層，以形成氧化矽間隙壁；進行第二離子植入步驟；完全去除該些氧化矽間隙壁；以及在該基板上形成覆蓋該第二氮化矽層的第二氧化矽層。
2. 如申請專利範圍第1項所述的減少記憶體臨界電壓偏移的方法，其中在該基板上形成該第一氮化矽層之前更包括：減薄該氧化物襯層的厚度，以增加該些閘極結構之間的空間。
3. 如申請專利範圍第1項所述的減少記憶體臨界電壓偏移的方法，其中在該基板上形成該第一氮化矽層之前更包括：回蝕刻該氧化物襯層，以於該些閘極結構之側面形成氧化物間隙壁。
4. 如申請專利範圍第1項所述的減少記憶體臨界電壓偏移的 方法，其中該氧化物襯層包括高溫氧化物(HTO)。
5. 如申請專利範圍第1項所述的減少記憶體臨界電壓偏移的方法，其中該第一離子植入步驟為通道植入。
6. 如申請專利範圍第1項所述的減少記憶體臨界電壓偏移的方法，其中該第二離子植入步驟為源極與汲極植入。
7. 如申請專利範圍第1項所述的減少記憶體臨界電壓偏移的方法，其中該第一氧化矽層和該第二氧化矽層為TEOS氧化物。
8. 如申請專利範圍第1項所述的減少記憶體臨界電壓偏移的方法，其中該第二氧化矽層的厚度小於該第一氧化矽層的厚度。
9. 如申請專利範圍第1項所述的減少記憶體臨界電壓偏移的方法，其中在該基板上形成該第二氧化矽層之後，更包括：在該基板上形成犧牲層覆蓋該第二氧化矽層；定義該犧牲層以形成露出該些閘極結構上方的開口；於該些開口中填入介電材料；以及去除該犧牲層。
10. 如申請專利範圍第9項所述的減少記憶體臨界電壓偏移的方法，其中該犧牲層包括多晶矽層。
11. 如申請專利範圍第9項所述的減少記憶體臨界電壓偏移的方法，其中去除該犧牲層的方法包括反應性離子蝕刻(RIE)。
12. 如申請專利範圍第9項所述的減少記憶體臨界電壓偏移的方法，其中該介電材料包括硼矽酸玻璃或氧化矽。