TWI532106B - 形成封裝結構的方法、形成裝置下互連結構的方法及其裝置 - Google Patents

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Description

形成封裝結構的方法、形成裝置下互連結構的方法及其裝置
本發明係關於一種結構，特別是關於裝置下互連結構。
隨著微電子封裝技術針對較高處理器性能而進步，裝置尺寸持續縮小。裝置內之互連路由已成為設計特定單元佈局設計之建構塊或單元的限制因素。限制最終單元尺寸之方式之一為限制互連路由之設計/配置。
100‧‧‧裝置
101、123、125‧‧‧互連結構
102、302‧‧‧第一部分
104‧‧‧中間部分
106、306‧‧‧第二部分
109、111‧‧‧金屬層
110、112‧‧‧厚度
113、115‧‧‧層際介電材料
120‧‧‧凸起側
121‧‧‧熱槽側
122‧‧‧Vss凸起
124‧‧‧I/O凸起
126‧‧‧Vcc凸起
129‧‧‧凸起/互連
130‧‧‧熱槽
133‧‧‧傳導結構
200、360‧‧‧裝置下互連結構
201‧‧‧傳導互連線
202‧‧‧第一基板
204‧‧‧中間層/區
205‧‧‧電晶體結構
206、306‧‧‧裝置層
207‧‧‧分裂層
209、211‧‧‧金屬化層
210‧‧‧施體部分
212‧‧‧第二黏合層
213、215‧‧‧絕緣材料
214‧‧‧第一黏合層
219‧‧‧傳導互連
220‧‧‧層轉移程序
240‧‧‧第二基板
304‧‧‧氧化物結構
321‧‧‧非晶矽材料
325‧‧‧單晶區
327‧‧‧開口
328‧‧‧再結晶程序
400、500‧‧‧電腦系統
410‧‧‧主機板
401a、401b‧‧‧組件
412‧‧‧第一側
414‧‧‧第二側
440‧‧‧封裝結構
510‧‧‧積體電路
511‧‧‧雙積體電路
512‧‧‧處理器
513‧‧‧RFIC雙處理器
514‧‧‧通訊電路
515‧‧‧雙通訊電路
516‧‧‧晶片上記憶體
517‧‧‧晶片上雙記憶體
520‧‧‧系統匯流排
530‧‧‧電壓源
540‧‧‧外部記憶體
542‧‧‧主記憶體
544‧‧‧硬碟機
546‧‧‧可移動媒體
548‧‧‧嵌入式記憶體
550‧‧‧顯示裝置
560‧‧‧音頻輸出
570‧‧‧控制器
580‧‧‧被動裝置
雖然說明書以尤其是指出及清楚地主張某些實施例的申請項為結論，但當結合附圖讀取時，該些實施例的優點可更易於從本發明之下列說明探知，其中：圖1a-1f代表依據各式實施例之結構的截面圖。
圖2a-2b代表依據實施例之結構的截面圖。
圖3代表依據實施例之結構的截面圖。
圖4代表依據實施例之結構的截面圖。
圖5代表依據實施例之系統的示意圖。
【發明內容與實施方式】
在下列詳細說明中，參照附圖，其藉由例示顯示可實現方法及結構的特定實施例。該些實施例係以充分細節說明，使熟悉本技藝之人士可實現實施例。應理解的是儘管不同，各式實施例不一定互斥。例如，文中結合一實施例說明之特定部件、結構、或特性可在其他實施例內實施，而不偏離實施例之精神及範圍。此外，應理解的是每一揭露之實施例內個別元件的位置或配置可修改，而不偏離實施例之精神及範圍。因此，下列詳細說明並非以限制的方式視之，且實施例之範圍僅由所附申請項、經適當解譯、連同申請項被賦予完整範圍之等效事物所定義。在圖式中，若干圖式通篇中相似數字可指相同或類似功能。
說明形成及利用微電子結構之方法及相關聯之結構，諸如裝置下互連結構。該些方法/結構可包括於第一基板中形成裝置層，於第二基板中形成至少一路由層，及接著耦接第一基板與第二基板，其中，第一基板黏合至第二基板。文中所揭露之各式實施例的結構致能微電子裝置單元佈局之單元尺寸減少。
圖1a-1d描繪形成微電子結構之實施例的截面圖，諸如具互連結構之裝置，諸如置於裝置層下面之路由層。在實施例中，裝置100可包含微電子晶片及/或3D單片晶片，例如可包含第一部分102及第二部分106。第一 部分102可包含路由層/互連結構101，且通常可包含電源路由結構。在實施例中，第一部分102可未包含多層電晶體106。在實施例中，第一部分102可包含電容器及電感器。第二部分106可包含電路元件，諸如電晶體、電阻器及電容器。第二部分106可包含層際介電材料115、113及金屬層，諸如金屬層109、111。在實施例中，第二層106可包含裝置層。在實施例中，封裝基板可耦接至裝置100。在實施例中，熱槽可耦接至裝置。
裝置100之第一及第二部分102、106可藉由中間部分104而彼此分離。在實施例中，中間部分104可包含黏合層，諸如包含氧化物至氧化物、金屬至金屬及矽至矽黏合區之區。在實施例中，中間部分104可包含二層，已黏合在一起之傳輸層。在實施例中，第二部分106可包含再結晶化部分，並可包含α矽材料。在實施例中，第一部分102可包含單晶矽材料或其他單晶半導體材料。在實施例中，第一部分102可包含長距離佈線資源之至少一較寬信號路由線及較置於第二部分106中之路由線低之RC。在實施例中，第二部分106可包含較小第一部分102高度小之高度。
在實施例中，互連結構101可包含電源、接地及信號互連結構101之至少一者。在實施例中，第二部分106可包含α矽材料，及第一部分102可包含非α矽材料。在實施例中，第二部分106可包含電路元件。在實施例中，第一部分102可包含介於約30微米至約750微米 之厚度112，及第二部分106可包含約1至約10微米之厚度110。在實施例中，第二部分包含電路元件，諸如電晶體、電阻器及電容器，其中，第一部分102包含低於第二部分106之電源路由。在實施例中，第一部分102包含不大於一層金屬。在實施例中，第一部分102包含電源、接地及I/O路由線之一者。在實施例中，第二部分106之路由線較第一部分102之路由線薄，且置於第一部分102中之路由線的厚度提供電力傳送。
在實施例中，實質上所有電源及輸入/輸出(I/O)可經由置於第二部分106上之傳導凸起互連傳送。在實施例中，I/O凸起124、Vss凸起122及Vcc凸起126可置於第二部分106之頂面上(圖1b)。在實施例中，頂面可包含凸起側120，其在若干狀況下可包含C4凸起側。在實施例中，Vss及Vcc之一者可耦接至置於第一部分102中之路由層。在實施例中，僅Vss或Vcc之一者可驅動至/傳導地耦接至第二部分106下面置於第一部分102中之互連結構/路由層101，同時Vss或Vcc之另一者未與路由層耦接。在實施例中，熱槽側121可置於凸起側120對面。
在另一實施例中，第二部分106可包含實質上經由前部106上之傳導互連/凸起傳送之所有電源及I/O。Vss 123及Vcc 125可驅動至/耦接至置於第一部分102中之金屬層/路由互連結構123、125(圖1c)。在實施例中，金屬-絕緣體-金屬電容器(在實施例中，其可包 含具二電板之平行板電容器及其間介電材料)可置於第一部分102中。電感器亦可包括於第一部分102中，其可包括螺旋電感器、包含磁性材料之電感器、以及通常置於裝置層102下面之被動結構。在另一實施例中，I/O及Vcc可經由第二部分106傳送，其可包含封裝側(圖1d)。Vss 126可以互連123驅動/耦接至置於第一部分102中之路由層。Vss(其可為接地Vss)可由接觸接地熱槽130之凸起/互連129傳送。另一方面，Vss及Vcc可互換，且熱槽130接著可為Vcc電位而非接地。
在另一實施例中，I/O信號可經由裝置100之一側上的凸起傳送，Vcc及Vss電力可經由裝置100之另一側上的凸起傳送(圖1e)。例如，I/O凸起124可置於第二部分106上，及Vcc及Vss 126、122可置於第一部分102上。電力可由第一基板102上之凸起傳送。在另一實施例中，第一部分102上之凸起可傳送I/O、Vss及Vcc 124、122、126(圖1f)。在I/O、Vss及Vcc之相對側(其可包含第二部分側)無信號可傳送，且該相對側可包含熱槽。在實施例中，I/O可由傳導結構133耦接至第一部分，及第二部分106可包含熱槽側121。
圖2a-2b描繪形成裝置的方法，該裝置包含設於低於裝置之路由互連結構。在實施例中，第一基板202可包含傳導互連線201，諸如路由線201。在實施例中，第一基板202可包含第一黏合層214。在實施例中，第一基板202可包含任何適當材料，基此以形成互連/路由結 構201。在實施例中，第一基板202可包含絕緣體上矽材料、非矽材料、單晶矽材料及多晶矽材料。
第二基板240可包含裝置層206；分裂層207，其可包含植入層，例如施體部分210；以及第二黏合層212。在實施例中，第二基板240可包含單晶矽材料。
裝置層206可包含電路元件，諸如電容器、電晶體及電阻器。其他實施例中，裝置層206可未包含電路元件，但可包含於文中之後用以形成電路元件之材料。可利用層轉移程序220，其中，第一黏合層214可黏合至第二黏合層212。在實施例中，第二黏合層212可包含可黏合至第一基板202之第一黏合層214的任何類型材料。在實施例中，黏合層212、214可包含介電材料，諸如化學蒸氣沉積(CVD)介電材料或熱生長氧化物或氮化物材料。在實施例中，層轉移程序220可包含例如氧化物至氧化物或金屬至金屬黏合程序，或矽至矽黏合程序，其可用以黏合第一基板202至裝置層206。在實施例中，黏合可包含第一及第二黏合層間之氫黏合。
在實施例中，第二黏合層212可直接置於裝置層206上，且在層轉移程序之後，裝置層206可直接置於第一黏合層214上。施體部分210可於分裂層207分裂，以形成裝置下互連結構200，其中，互連/路由層201係置於第一基板202中(圖2b)。在實施例中，第一基板202之互連/路由層201藉由中間層/區204而從裝置層 分離，其中，互連/路由層201可視為置於第二基板之裝置部件206之上或之下，取決於觀點。
在實施例中，在若干狀況下，可包含諸如氫或氦離子植入層之離子植入層的分裂層207可從裝置層206分裂/分離，且施體部分210可從第二基板240移除。施體部分210亦可使用多孔矽移除或其他機械性弱的介面層以利移除，及/或可採用回蝕程序。可利用允許轉移裝置層206之任何適當程序。在實施例中，第一及第二黏合層212、214可包含中間層204，在若干狀況下，其可包含介於約10nm至約200nm之厚度，且其包含置於裝置層206及第一基板202間之層/區，其中，區/層204包含已利用層轉移程序黏合在一起之二層。
在實施例中，可於裝置層206黏合至第一基板202，及移除施體部分210之後，形成電路元件。電路元件可包含用於處理器晶片中之邏輯電路，諸如電晶體結構205，或依據特定應用之任何其他適當裝置電路。金屬化層209、211及絕緣材料213、215可包括於裝置層206以及可耦接金屬層/互連至外部裝置之傳導觸點/凸起中。在實施例中，凸起可包含銅。在實施例中，可形成傳導互連219以電或實體耦接諸如電晶體205之電路元件至第一基板202之路由線201。
圖3描繪裝置下互連結構360之另一實施例。第一部分302可包含路由層/互連結構，類似於例如圖2b。第一部分302可未包含其他類型電路元件，諸如 電晶體/裝置層。第二部分306最初可包含非晶矽材料321。第二部分306包含氧化物結構304，其可包含開口327。開口327可允許再結晶程序328，其中，單晶區325可從來自第一部分302材料之其下材料結晶，以於第二部分306內形成裝置層306。
因而，第二部分306可生長至所欲厚度，並可用以於之後形成電路元件，諸如電晶體、電容器等，並可類似於例如圖2b之裝置層206。在實施例中，氧化物層304可包含裝置下互連結構360之第一部分302及第二部分306間之中間層304。在實施例中，部分晶種325可包含部分中間層304。
文中所包括之裝置下互連結構的實施例例如可以各式封裝結構耦接，並可包含可提供諸如晶片之微電子裝置及可耦接封裝結構之下一級組件(例如電路板)間電氣通訊之任何適當類型封裝結構。在另一實施例中，文中封裝結構可包含可提供晶片及與下積體電路(IC)封裝耦接之上IC封裝間電氣通訊之任何適當類型封裝結構。
文中各式圖中之裝置可包含例如矽邏輯晶片或記憶體晶片，或任何類型適當微電子裝置/晶片，並可置於封裝結構之背側或前側。在若干實施例中，封裝結構可進一步包含複數晶片，其可彼此堆疊，取決於特定實施例。在若干狀況下，晶片可設於/附加/嵌於封裝結構之前側、背側或前及背側的若干組合。在實施例中，晶片可部 分或完全嵌於實施例之封裝結構中。
在若干狀況下，文中所包括之裝置下互連結構的各式實施例促使單元尺寸減少至少40%。藉由將路由層設於低於裝置層及單元佈局，可允許縮小單元覆蓋區。電源接地及信號路由層可移動低於裝置元件，諸如低於電晶體等。藉由採用層轉移程序，單晶矽可用於裝置製造。
現在參照圖4，闡釋電腦系統400之實施例。系統400包括置於主機板410或其他電路板上之若干組件。主機板410包括第一側412及相對第二側414，各式組件可置於第一側412及第二側414之一或二者上。在所描繪之實施例中，電腦系統400包括置於主機板之第一側412上的封裝結構440(其可類似於例如圖1e之封裝結構120)，其中，封裝結構440可包含文中所說明之任何傳導互連結構實施例。
系統400可包含任何類型電腦系統，諸如手持式或行動電腦裝置(例如行動電話、智慧手機、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、輕省電腦等)。然而，所揭露之實施例不侷限於手持式及其他行動電腦裝置，且該些實施例可發現其他類型電腦系統應用，諸如桌上型電腦及伺服器。
主機板410可包含任何適當類型電路板或可提供置於板上之一或多各式組件間電氣通訊之其他基板。在一實施例中，例如主機板410包含印刷電路板 (PCB)，其包含藉由介電材料層而彼此分離並藉由電傳導通孔而互連之多金屬層。任何一或多金屬層可以所欲電路圖型形成以於與板410耦接之組件間傳送(可能結合其他金屬層)電信號。然而，應理解的是所揭露之實施例不侷限於以上所說明之PCB，且進一步的是主機板410可包含任何其他適當基板。
除了封裝結構440以外，一或多額外組件可置於主機板410之側412、414之一或二者上。例如，如圖中所示，組件401a可置於主機板410之第一側412，及組件401b可置於主機板之相對側414。可置於主機板410上之額外組件包括其他IC裝置(例如，處理裝置、記憶體裝置、信號處理裝置、無線通訊裝置、繪圖控制器及/或驅動器、音頻處理器及/或控制器等)、電力傳送組件(例如，電壓調節器及/或諸如電池之電源及/或諸如電容器之被動裝置的其他電力管理裝置)、及一或多使用者介面裝置(例如，音頻輸入裝置、音頻輸出裝置、小鍵盤或諸如觸控螢幕顯示器及/或繪圖顯示器等其他資料輸入裝置)、以及該些及/或其他裝置之任何組合。
在一實施例中，電腦系統400包括輻射屏蔽。在進一步實施例中，電腦系統400包括冷卻方案。在再另一實施例中，電腦系統400包括天線。在再進一步實施例中，總成400可置於外殼或罩內。在主機板410置於外殼內處，電腦系統400之若干組件(例如，諸如顯示器或小鍵盤之使用者介面裝置，及/或諸如電池之電源)可 與主機板410(及/或置於板上之組件)電耦接，但可與外殼機械耦接。
圖5為依據實施例之電腦系統500的示意圖。如所描繪之電腦系統500(亦稱為電子系統500)可體現/包括封裝結構/傳導互連材料，其包括任何若干所揭露之實施例及本揭露中提出之其等效事物。電腦系統500可為諸如連網電腦之行動裝置。電腦系統500可為諸如無線智慧手機之行動裝置。電腦系統500可為桌上型電腦。電腦系統500可為手持式閱讀機。電腦系統500可整合至汽車。電腦系統500可整合至電視。
在實施例中，電子系統500為包括系統匯流排520之電腦系統，以電耦接電子系統500之各式組件。系統匯流排520為單一匯流排或依據各式實施例之匯流排的任何組合。電子系統500包括電壓源530，其提供電力至積體電路510。在若干實施例中，電壓源530經由系統匯流排520而供應電流至積體電路510。
積體電路510電通訊地耦接至系統匯流排520，其包括任何電路或依據實施例之電路組合，包括文中所包括之各式實施例的封裝/裝置。在實施例中，積體電路510包括處理器512，其可包括依據文中實施例之任何類型封裝結構。如文中所使用，處理器512可表示任何類型電路，諸如但不侷限於微處理器、微控制器、繪圖處理器、數位信號處理器、或另一處理器。在實施例中，處理器512包括文中所揭露之封裝結構的任何實 施例。在實施例中，SRAM實施例係在處理器之高速緩衝記憶體中。
積體電路510中可包括之其他類型電路為客製電路或專用積體電路(ASIC)，諸如用於無線裝置中之通訊電路514，諸如行動電話、智慧手機、呼叫器、可攜式電腦、雙向無線電設備、及類似電子系統。在實施例中，處理器512包括晶片上記憶體516，諸如靜態隨機存取記憶體(SRAM)。在實施例中，處理器512包括嵌入式晶片上記憶體516，諸如嵌入式動態隨機存取記憶體(eDRAM)。
在實施例中，以後續積體電路511補足積體電路510。在實施例中，雙積體電路511包括嵌入式晶片上記憶體517，諸如eDRAM。雙積體電路511包括RFIC雙處理器513及雙通訊電路515及諸如SRAM之雙晶片上記憶體517。雙通訊電路515可經組配用於RF處理。
至少一被動裝置580耦接至後續積體電路511。在實施例中，電子系統500亦包括外部記憶體540，其依次可包括適於特定應用之一或多記憶體元件，諸如RAM形式之主記憶體542、一或多硬碟機544、及/或處理可移動媒體546之一或多驅動裝置，諸如磁片、光碟(CD)、數位可變磁碟(DVD)、快閃記憶體驅動裝置、及本技藝中已知之其他可移除媒體。外部記憶體540亦可為嵌入式記憶體548。在實施例中，電子系統500亦 包括顯示裝置550及音頻輸出560。在實施例中，電子系統500包括諸如控制器570之輸入裝置，其可為鍵盤、滑鼠、觸控墊、小鍵盤、軌跡球、遊戲控制器、麥克風、語音識別裝置、或將資訊輸入電子系統500之任何其他輸入裝置。在實施例中，輸入裝置570包括相機。在實施例中，輸入裝置570包括數位錄音機。在實施例中，輸入裝置570包括相機及數位錄音機。
儘管上述說明已指明可用於實施例之方法的某些步驟及材料，熟悉本技藝之人士將理解可實施許多修改及替代。因此，希望所有該等修改、改變、替代及附加視為落在由所附申請項所定義之實施例的精神及範圍內。此外，文中所提供之圖式僅描繪關於實施例之實現的示例微電子裝置及相關聯之封裝結構部分。因而，實施例並不侷限於文中所說明之結構。
100‧‧‧裝置
101‧‧‧互連結構
102‧‧‧第一部分
104‧‧‧中間部分
106‧‧‧第二部分
109、111‧‧‧金屬層
110、112‧‧‧厚度
113、115‧‧‧層際介電材料

Claims (70)

  1. 一種形成裝置下互連結構之方法，包含：於第一基板中形成至少一路由層；於第二基板中形成裝置層；以及耦接該第一基板與該第二基板，其中，該第一基板黏合至該第二基板，其中，該第一基板及第二基板為傳輸層且彼此黏合。
  2. 如申請專利範圍第1項之方法，進一步包含其中，該路由層可包含電源路由層、接地路由層及信號路由層之至少一者。
  3. 如申請專利範圍第1項之方法，進一步包含其中，該至少一路由層包含Vcc傳送結構、Vss傳送結構、及I/O傳送結構之一者。
  4. 如申請專利範圍第1項之方法，進一步包含其中，置於該第一基板上之第一黏合層及置於該第二基板上之第二黏合層係直接黏合在一起。
  5. 如申請專利範圍第1項之方法，進一步包含其中，該第二基板包含實質上所有電源及I/O傳導互連，且其中，Vss及Vcc之一者耦接至置於該第一基板中之該至少一路由層。
  6. 如申請專利範圍第1項之方法，進一步包含其中，該第二基板包含實質上所有電源及I/O凸起，且其中，Vss及Vcc耦接至該第一基板中之該路由層。
  7. 如申請專利範圍第6項之方法，進一步包含其中， 金屬-絕緣體-金屬電容器係形成於該第一基板中。
  8. 如申請專利範圍第1項之方法，進一步包含其中，該第二基板包含I/O及Vcc凸起，且其中，Vss耦接至該第一基板中之該至少一路由層，其中，Vss係由接觸接地熱槽之凸起傳送。
  9. 如申請專利範圍第1項之方法，進一步包含其中，該第二基板包含I/O及Vss凸起，且其中，Vcc耦接至置於該第一基板中之該至少一路由層，其中，Vcc係由接觸接地熱槽之凸起傳送。
  10. 如申請專利範圍第1項之方法，進一步包含其中，該第二基板包含I/O凸起，且其中，Vcc及Vss耦接至置於該第一基板中之該至少一路由層，其中，電力係由該第二基板上之凸起傳送。
  11. 如申請專利範圍第1項之方法，進一步包含其中，該第一基板包含傳送I/O、Vss及Vcc之凸起，且其中，該第二基板上無信號傳送。
  12. 如申請專利範圍第11項之方法，進一步包含其中，熱槽係耦接至該第一基板。
  13. 如申請專利範圍第1項之方法，其中，該第一基板包含長距離佈線資源之至少一較寬信號路由線，及較該第二基板之路由線低之RC。
  14. 如申請專利範圍第1項之方法，其中，該第二基板包含較該第一基板之厚度小之厚度。
  15. 如申請專利範圍第1項之方法，其中，該第二基 板包含單晶矽基板。
  16. 如申請專利範圍第13項之方法，其中，該第二基板之該路由線較該第一基板之該路由線薄，且其中，置於該第一基板中之該路由線的厚度提供電力傳送。
  17. 如申請專利範圍第1項之方法，其中，該結構包含裝置，且其中，封裝基板耦接至該裝置。
  18. 如申請專利範圍第17項之方法，其中，熱槽耦接至該第一基板及該第二基板之一者。
  19. 一種形成封裝結構之方法，包含：於第一基板之裝置層上形成第一黏合層；其中，該第一基板包含至少一路由層；於第二基板上形成第二黏合層；以及黏合該第一黏合層與該第二黏合層，其中，該第一基板及第二基板為傳輸層且彼此黏合。
  20. 如申請專利範圍第19項之方法，進一步包含其中，該第二基板之施體部分係從該第二基板分裂。
  21. 如申請專利範圍第19項之方法，進一步包含其中，在該第一黏合層黏合至該第二黏合層之後，於該裝置層中形成電路元件。
  22. 如申請專利範圍第19項之方法，進一步包含其中，使用層轉移程序將該第一基板黏合至該第二基板。
  23. 如申請專利範圍第19項之方法，進一步包含其中，該第一基板包含不大於一層之金屬路由線。
  24. 如申請專利範圍第19項之方法，進一步包含其 中，該第一黏合層及該第二黏合層包含氧化物、金屬及矽材料之一者。
  25. 一種裝置下互連結構，包含：置於第一基板中之至少一路由層；置於第二基板中之裝置層；以及耦接該第一基板與該第二基板之黏合層，其中，該第一基板及第二基板為傳輸層且彼此黏合。
  26. 如申請專利範圍第25項之結構，進一步包含其中，該至少一路由層可包含電源路由層、接地路由層及信號路由層之至少一者。
  27. 如申請專利範圍第25項之結構，進一步包含其中，該至少一路由層傳導地耦接至置於該裝置層中之Vcc、Vss及I/O之一者。
  28. 如申請專利範圍第25項之結構，進一步包含其中，該裝置層包含與該第一基板之材料不同之基板材料。
  29. 如申請專利範圍第25項之結構，進一步包含其中，置於該第一基板上之第一黏合層及置於該第二基板上之第二黏合層直接黏合在一起。
  30. 如申請專利範圍第25項之結構，進一步包含其中，該第二基板包含實質上所有電源及I/O傳導互連，且其中，Vss及Vcc之一者傳導地耦接至置於該第一基板中之路由層。
  31. 如申請專利範圍第25項之結構，進一步包含其中，該第二基板包含實質上所有電源及I/O傳導互連，且 其中，Vss及Vcc傳導地耦接至置於該第一基板中之路由層。
  32. 如申請專利範圍第31項之結構，進一步包含其中，金屬-絕緣體-金屬電容器係置於該第一基板中。
  33. 如申請專利範圍第25項之結構，進一步包含其中，該第二基板包含I/O及Vcc，其中，且Vss傳導地耦接至置於該第一基板中之路由層，其中，Vss係由接觸接地熱槽之凸起傳送。
  34. 如申請專利範圍第25項之結構，進一步包含其中，該第二基板包含I/O及Vss，且其中，Vcc傳導地耦接至置於該第一基板中之路由層，其中，Vcc係由接觸接地熱槽之凸起傳送。
  35. 如申請專利範圍第25項之結構，進一步包含其中，該第二基板包含I/O，且其中，Vcc及Vss傳導地耦接至置於該第一基板中之路由層，其中，電力係由該第一基板上之凸起傳送。
  36. 如申請專利範圍第25項之結構，進一步包含其中，該第一基板包含可傳送I/O、Vss及Vcc之凸起，且其中，該第二基板不包含信號線。
  37. 如申請專利範圍第36項之結構，進一步包含其中，該第二基板包含熱槽。
  38. 如申請專利範圍第25項之結構，其中，該第一基板包含長距離佈線之至少一較寬信號路由線及較低RC。
  39. 如申請專利範圍第25項之結構，其中，該第二基 板包含小於該第一基板之厚度的厚度。
  40. 如申請專利範圍第25項之結構，其中，該第二基板包含單晶矽基板。
  41. 如申請專利範圍第38項之結構，其中，該第二基板之路由線較該第一基板之該路由線薄，且其中，置於該第一基板中之該路由線可提供電力傳送。
  42. 如申請專利範圍第25項之結構，其中，該結構包含裝置，且其中，封裝基板耦接至該裝置。
  43. 如申請專利範圍第25項之結構，其中，熱槽耦接至該第一基板及該第二基板之一者。
  44. 如申請專利範圍第25項之結構，進一步包含其中，該第一基板包含不大於一層之金屬路由線。
  45. 如申請專利範圍第25項之結構，進一步包含其中，該第一黏合層及該第二黏合層包含氧化物、金屬及矽材料之一者。
  46. 如申請專利範圍第42項之結構，進一步包含其中，該封裝基板包含BBUL封裝基板。
  47. 如申請專利範圍第25項之結構，其中，該裝置層進一步包含CPU晶片及記憶體晶片之至少一者。
  48. 如申請專利範圍第25項之結構，進一步包含系統，該系統包含：匯流排，通訊地耦接至該結構；以及eDRAM，通訊地耦接至該匯流排。
  49. 如申請專利範圍第25項之結構，進一步包含其 中，該結構包含單片3D裝置。
  50. 一種形成裝置下互連結構之方法，包含：於基板之第一部分中形成互連結構；形成基板之第二部分，其中，該第二部分包含再結晶化矽材料；以及於該基板之該第二部分中形成裝置。
  51. 如申請專利範圍第50項之方法，進一步包含其中，該互連結構包含電源路由層、接地路由層及信號路由層之至少一者。
  52. 如申請專利範圍第51項之方法，進一步包含其中，藉由固相晶化程序及液相晶化程序之一者形成該第二部分。
  53. 一種裝置下互連結構，包含：置於基板之第一部分中之互連結構；以及置於基板之第二部分中之電路元件，其中，該第一部分及該第二部分藉由中間層而彼此分離，其中，該第一部分包含非α矽材料，及該第二部分包含α矽材料。
  54. 如申請專利範圍第53項之結構，進一步包含其中，該中間層包含黏合層及再晶化晶種層之一者。
  55. 如申請專利範圍第53項之結構，進一步包含其中，該中間層包含約10nm至約200nm之厚度。
  56. 如申請專利範圍第53項之結構，其中，該基板包含一部分微電子晶片。
  57. 如申請專利範圍第53項之結構，其中，該電路元件包含電晶體、電阻器及電容器之一者。
  58. 如申請專利範圍第53項之結構，其中，該第一部分包含低於該第二部分之電源路由。
  59. 如申請專利範圍第53項之結構，其中，該第二部分包含電晶體、電阻器及電容器。
  60. 如申請專利範圍第53項之結構，其中，該第一部分包含不大於一層之金屬。
  61. 如申請專利範圍第53項之結構，其中，該第一部分包含路由層。
  62. 如申請專利範圍第53項之結構，其中，該第一部分包含電源路由層、接地路由層及I/O路由層之一者。
  63. 如申請專利範圍第62項之結構，其中，該第一部分之該路由層較置於該第二部分中之路由層薄，且其中，置於該第一部分中之該路由層可提供電力傳送。
  64. 如申請專利範圍第53項之結構，進一步包含其中，該第二部分包含實質上所有電源及I/O傳導互連，且其中，Vss及Vcc之一者傳導地連接至置於該第一部分中之該互連結構。
  65. 如申請專利範圍第53項之結構，進一步包含其中，該第二部分包含實質上所有電源及I/O傳導互連，且其中，Vss及Vcc傳導地耦接至置於該第一部分中之該互連結構。
  66. 如申請專利範圍第53項之結構，進一步包含其 中，該第二部分包含I/O及Vcc，其中，且Vss傳導地耦接至置於該第一部分中之該互連結構，其中，Vss可由接觸接地熱槽之凸起傳送。
  67. 如申請專利範圍第53項之結構，進一步包含其中，該第二部分包含I/O及Vss，且其中，Vcc傳導地耦接至置於該第一部分中之該互連結構，其中，Vcc係由接觸接地熱槽之凸起傳送。
  68. 如申請專利範圍第53項之結構，進一步包含其中，該第二部分包含I/O，且其中，Vcc及Vss傳導地耦接至置於該第一部分中之該互連結構，其中，電力係由該第一基板上之凸起傳送。
  69. 如申請專利範圍第53項之結構，進一步包含其中，該第一部分包含傳送I/O、Vss及Vcc之凸起，且其中，該第二部分上無信號傳送。
  70. 如申請專利範圍第53項之結構，其中，該結構包含裝置，且其中，封裝基板耦接至該裝置。
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