TWI532043B - 雙埠靜態隨機存取記憶體 - Google Patents

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TWI532043B
TWI532043B TW103107704A TW103107704A TWI532043B TW I532043 B TWI532043 B TW I532043B TW 103107704 A TW103107704 A TW 103107704A TW 103107704 A TW103107704 A TW 103107704A TW I532043 B TWI532043 B TW I532043B
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剛傑 潘迪亞
尤達拉克 巴特卡亞
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Description

雙埠靜態隨機存取記憶體
此處所述的實施例大致關於雙埠靜態隨機存取記憶體(SRAM)陣列。
改善諸如靜態隨機存取記憶體(SRAM)陣列的記憶體陣列之產率及可靠性是具有大型晶粒上快取的積體電路及微處理器目前的設計挑戰。嵌入式記憶體可包括單埠SRAM(其具有一個用於讀取及寫入操作的存取埠)、或可提供高速通訊及影像處理的多埠SRAM。該多埠SRAM適於並行操作且改善晶片性能。高性能及低功率多核心處理器具有晶粒內的多個CPU，其導致記憶體存取的數量大幅增加。因此，記憶體存取速率變成限制因子。對多埠SRAM的需求已經因為該多埠SRAM可從多個埠加以同時存取而增加。
一個先前方法為雙埠位元胞實施方式，其包括具有微動擴散(jogged diffusion)的2多軌道位元胞(類似於6電晶體位元胞)以在字線(WL)A及B兩者 導通時獲得胞元穩定性的所需貝他比(beta ratio)。此導致第1圖具有歪斜的長寬比4：1之寬位元胞100。然而，歪斜的胞元因為局部互連阻抗及總WL阻容(RC)時間常數被負面影響而非所需的。n型擴散或p型擴散層的微動擴散110、120、130、及140為圖案化及可靠性方面的問題。金屬3(M3)中的二個WL必須被插入2多軌道中。此導致窄且有阻力的M3 WL。為了滿足性能要求，需要中繼器。中繼器添加額外的面積負擔且降低位元密度。進一步而言，該2 WL在M3中彼此相鄰而沒有屏蔽在中間。倘若二個相鄰WL起動，則該等WL之間有顯著的交叉耦合。此可不利地影響讀取穩定性及/或對該位元胞寫入的穩定性。此外，由於低的p型擴散層密度，額外的填料胞可能需要被週期添加。此也降低該位元密度。
100‧‧‧寬位元胞
110‧‧‧微動擴散
120‧‧‧微動擴散
130‧‧‧微動擴散
140‧‧‧微動擴散
200‧‧‧記憶胞元電路
202‧‧‧電惰性PMOS裝置
210‧‧‧位元線
212‧‧‧位元線
214‧‧‧字線
220‧‧‧位元線
222‧‧‧位元線
224‧‧‧字線
300‧‧‧佈局
302‧‧‧n型擴散層
306‧‧‧區
307‧‧‧區
308‧‧‧區
310‧‧‧區
312‧‧‧n型擴散層
314‧‧‧區
316‧‧‧區
317‧‧‧區
318‧‧‧區
320‧‧‧區
322‧‧‧p型擴散層
324‧‧‧區
326‧‧‧區
328‧‧‧區
330‧‧‧p型擴散層
331‧‧‧區
332‧‧‧區
334‧‧‧區
350‧‧‧電晶體區
351‧‧‧電晶體區
353‧‧‧電晶體區
354‧‧‧電晶體區
356‧‧‧電晶體區
357‧‧‧電晶體區
400‧‧‧佈局
410‧‧‧第一金屬層
412‧‧‧區
414‧‧‧區
420‧‧‧穿孔層
422‧‧‧區
424‧‧‧區
500‧‧‧佈局
503‧‧‧第二金屬層
520‧‧‧第一金屬層
600‧‧‧佈局
610‧‧‧第三金屬層
1200‧‧‧運算裝置
1202‧‧‧板
1204‧‧‧處理器
1206‧‧‧通訊晶片
1210‧‧‧動態隨機存取記憶體
1211‧‧‧靜態隨機存取記憶體
1212‧‧‧唯讀記憶體
1220‧‧‧圖形處理器
1222‧‧‧晶片組
1224‧‧‧天線
1226‧‧‧觸控螢幕顯示器
1228‧‧‧觸控螢幕控制器
1230‧‧‧電池
1232‧‧‧功率放大器
1234‧‧‧全球定位系統裝置
1236‧‧‧羅盤
1240‧‧‧揚聲器
1250‧‧‧相機
所示實施例將從閱讀下列詳細說明加以更好地理解，配合圖式中的隨附圖，其中：第1圖示出依據先前方法之雙埠SRAM的寬位元胞100；第2圖示出依據一個實施例的雙埠SRAM胞元之記憶胞元電路(例如，位元胞)200；第3圖示出依據一個實施例的雙埠SRAM胞元之記憶胞元電路(例如，位元胞)的擴散層及電晶體層之佈局300； 第4圖示出依據一個實施例的雙埠SRAM胞元之記憶胞元電路(例如，位元胞)的第一金屬層(金屬1)及第一孔洞層之佈局400。
第5圖示出依據一個實施例的雙埠SRAM胞元之記憶胞元電路(例如，位元胞)的第一金屬層(金屬1)及第二金屬層(金屬2)之佈局500。
第6圖示出依據一個實施例的雙埠SRAM胞元之記憶胞元電路(例如，位元胞)的第三金屬層(金屬3)之佈局600。
第7圖示出依據一個實施例的運算裝置1200。
為了例示的簡單及清晰，附圖示出構造的一般方式，且熟知特徵及技術的說明及細節可被省略以避免不必要地模糊本發明所述實施例的討論。因此，附圖中的元件不必然依比例繪製。例如，圖中的一些元件的尺寸可相對於其他元件被誇大以幫助改善本發明實施例的理解。不同圖中的相同元件符號表示相同元件，而類似元件符號可能但不必然表示類似元件。
【發明內容與實施方式】
在一個實施例中，用以儲存資訊的記憶胞元電路包括用以儲存該記憶胞元電路的狀態的一對交叉耦合反相器。存取裝置被耦合至該對交叉耦合反相器。該等存取裝置提供對該對交叉耦合反相器的存取。該記憶胞元電 路也包括被耦合至該對交叉耦合反相器的一組電惰性p型金屬氧化物半導體(PMOS)裝置。與該對交叉耦合反相器的一部分(例如，PMOS裝置)組合的該組電惰性PMOS裝置致能用於該記憶胞元電路的連續p型擴散層。
該記憶胞元電路可為用以儲存資訊(例如，資料)的二讀取/寫入(R/W)雙埠SRAM位元胞設計。該設計可為同步或非同步。該設計可為用以支援二R/W及二個時脈操作的四多晶矽軌道佈局位元胞。目前的位元胞設計解決先前方法中針對雙埠SRAM陣列的問題。此設計在一個實施例中改善長寬比。此設計具有連續均勻n型及p型擴散層而沒有任何微動或缺口，其可幫助改善產率及減少可靠性問題。該等字線(WL)可能較寬且可能有不同埠的WL間的隔離。對中繼器的需求也大大減低。該p型擴散密度藉由本設計的獨特位元胞電路加以增加來滿足處理要求。
現在參照圖式，第2圖示出依據一個實施例之用以儲存資料的雙埠SRAM胞元之記憶胞元電路(例如，位元胞)200。該記憶胞元200包括電活性PMOS裝置P1與P2、一組電惰性(虛擬)PMOS裝置202(例如，P3-P6)、下拉NMOS裝置N1與N2、及存取裝置(例如，通道閘NMOS裝置N3-N6)。該等PMOS裝置P1與P2及NMOS裝置N1與N2形成一對交叉耦合反相器。該組電惰性PMOS裝置202未影響胞元功能。此容許p型擴散密度被增加以用連續方式滿足設計規則。SRAM 中的各個位元被儲存於該等交叉耦合裝置P1、P2、N1、及N2中。一般而言，各個SRAM胞元能夠儲存一個位元的資訊，且被設定至邏輯高或者邏輯低狀態。該等存取裝置N3-N6控制在讀取及寫入操作期間對該胞元的存取。針對讀取操作可能需要讀取輔助。下讀取輔助驅動字線電壓以增加讀取存取期間的胞元穩定性。對該胞元的存取由埠A的字線(WL)A 214加以致能，該字線控制存取裝置N4及N5，其接著控制是否該胞元應被連接至位元線BL A 210及BL/A 212。對該胞元的存取也由埠B的字線(WL)B 224加以致能，該字線控制存取裝置N3及N6，其接著控制是否該胞元應被連接至位元線BL B 220及BL/B 222。該等位元線被用來針對讀取及寫入操作兩者轉移資料。
第1圖中示出的先前方法仰賴2多軌道位元胞(即，位元胞的一個尺寸(例如，高度)內二列的多晶矽特徵)。本設計使用4多軌道(即，位元胞的一個尺寸(例如，高度)內四列的多晶矽特徵)。此容許不同埠的WL間的將消除交叉耦合之隔離。此外，具有該等惰性虛擬PMOS裝置P3-P6的佈局容許連續擴散條，其增強可製造性。該胞元的長寬比(寬度：高度)在一個實施例中被改善成2.67。此確保針對相同數量行的WL RC負載比先前方法中的負載更好。使用此胞元的陣列設計將具有較少的中繼器使用。使該記憶胞元的尺寸在通道閘兩者同時導通時穩定。該通道閘尺寸可在沒有增加該記憶胞元的高度 之情況下被增加至極限(例如，增加至下拉閘尺寸的一半)。存取裝置尺寸(例如，通道閘尺寸)配合讀取輔助的改變也可被完成。較寬的存取裝置已經減少該存取裝置中的隨機變化，因為隨機變化反比於裝置面積且使用讀取輔助與較寬的存取裝置有助於胞元穩定性控制。相反地，先前方法為了增加通道閘尺寸增加胞元高度。
在特定實施例中，P1與P2具有x的閘比(寬度：長度)而N1與N2具有6x的閘比。該等通道閘可具有3x的閘比。各種其他閘比可針對該等PMOS及NMOS裝置加以設計。該記憶胞元電路可能以用於各種設計及處理節點(例如，22nm節點)的二個非同步時脈功能支援二個R/W操作。針對本設計的潛在應用包括至少圖像、場效可程式化閘極陣列(FPGA)、及網路處理器。
第3圖示出依據一個實施例的雙埠SRAM胞元之擴散層的佈局300及記憶胞元電路(例如，位元胞)的電晶體層。該佈局300包括n型擴散層302，具有包括連續層內的區302、306、307、308、及310的不同區。例如，用以形成NMOS裝置的四個軌道的多晶矽可能以該等區及電晶體區350與351(例如，三閘極圖案的鰭)的任一者加以形成。SRAM Vss可能以該區307加以形成。以類似方式，n型擴散層312具有包括該連續層內的區314、316、317、318、及320的不同區。例如，用以形成NMOS裝置的四個軌道的多晶矽可能以該等區及電晶體區356與357的任一者加以形成。SRAM Vss可能以該區 317加以形成。
該佈局300也包括p型擴散層322，具有包括該連續層內的區324、326、328的不同區。例如，用以形成PMOS裝置的四個軌道的多晶矽可能以該等區及電晶體區353(例如，三閘極圖案的鰭)的任一者加以形成。SRAM Vss可能以該等區324及328加以形成。以類似方式，p型擴散層330具有包括該連續層內的區330、332、及334的不同區。例如，用以形成PMOS裝置的四個軌道的多晶矽可能以該等區及電晶體區354的任一者加以形成。SRAM Vss可能以該等區331及334加以形成。電晶體層包括區350-357，其可為三閘極圖案的鰭。該佈局300具有用以形成NMOS及PMOS裝置的連續擴散層，這導致產率被改善。具有電晶體區350-357的邏輯電晶體圖案被再使用。該佈局也藉由消除擴散微動來降低複雜度。
第4圖示出依據一個實施例的雙埠SRAM胞元之記憶胞元電路(例如，位元胞)的第一金屬層(金屬1)及第一穿孔層(via layer)之佈局400。該佈局400包括穿孔層420，具有包括區422及424的不同穿孔區。第一金屬層410包括包括區412及414的不同金屬1區。整齊的J型金屬圖案在設計規則內加以形成，該等設計規則確保所有孔洞為了處理穩健性被自我對準至該金屬1。
第5圖示出依據一個實施例的雙埠SRAM胞元之記憶胞元電路(例如，位元胞)的第一金屬層(金屬1)及第二金屬層(金屬2)之佈局500。該佈局500包括 具有不同金屬區的第一金屬層520。第二金屬層503包括包括區BL A 504、BL B 506、Vcc 508、BL A 510、及BL B 512的不同金屬2區。第一埠(埠A)的金屬2位元線與第二埠(埠B)的金屬2位元線以Vcc 508加以隔離。
第6圖示出依據一個實施例的雙埠SRAM胞元之記憶胞元電路(例如，位元胞)的第三金屬層(金屬3)之佈局600。該佈局600包括第三金屬層520，具有包括區WL B 628、WL B 626、Vss 624、WL A 624、WL A 622、WL A 620、Vss 618、WL B 616、WL B 614、及Vss 612的不同金屬區。在一個實施例中，WL A 620、Vss 618、及WL B 616示出記憶胞元電路的第三金屬層610。四軌道多晶矽胞元容許比二多晶矽軌道胞元更寬的金屬3。該四軌道胞元相較於二軌道胞元由於較寬間隔具有較低的字線阻抗、較低的字線電容，需要較少的中繼器，其對隔離性能而言減少電路面積及延遲、藉由具有埠中間的Vss來容許該等埠間的字線隔離、及增加Vss格的穩健性。
第7圖示出依據一個實施例的運算裝置1200。該運算裝置1200容納板1202。該板1202可包括數個組件，包括但不限於處理器1204及至少一個通訊晶片1206。該處理器1204被實體及電耦合至該板1202。在一些實施方式中該至少一個通訊晶片1206也被實體及電耦合至該板1202。在另外的實施方式中，該通訊晶片1206為該處理器1204的部份。
取決於其應用，運算裝置1200可包括可能或未能被實體及電耦合至該板1202的其他組件。這些其他組件包括但不限於揮發性記憶體(例如，DRAM 1210)、非揮發性記憶體(例如，ROM 1212)、具有記憶胞元電路(例如，記憶胞元電路200)的一或更多陣列之SRAM 1211、快閃記憶體、圖形處理器1220、數位信號處理器、加密處理器、晶片組1222、天線1224、顯示器、觸控螢幕顯示器1226、觸控螢幕控制器1228、電池1230、音訊編解碼器、視訊編解碼器、功率放大器1232、全球定位系統(GPS)裝置1234、羅盤1236、加速計、陀螺儀、揚聲器1240、相機1250、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位多功能光碟(DVD)等等)。
該通訊晶片1206致能無線通訊以供轉移資料進出該運算裝置1200。術語「無線」及其派生詞可被用來描述可經由使用已調變電磁輻射透過非固體媒體來傳送資料的電路、裝置、系統、方法、技術、通訊頻道等。該術語未意味該關聯的裝置未含有任何線，儘管在一些實施例中他們可能未含有。該通訊晶片1206可實施數個無線標準或協定的任一者，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物、以及隨著3G、4G、5G、及往後加以設計的任何其他無線協定。該運算裝置1200可包括複數個通訊晶片 1206。例如，第一通訊晶片1206可專用於諸如Wi-Fi及藍芽的較短程無線通訊且第二通訊晶片1206可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他的較長程無線通訊。
該運算裝置1200的處理器1204包括該處理器1204內所封裝的積體電路晶粒。在本發明的一些實施例中，該處理器的積體電路晶粒包括依據本發明實施方式所形成的一或更多記憶胞元電路。術語「處理器」可意指任何裝置或裝置的部分，其處理來自暫存器及/或記憶體的電子資料以轉變該電子資料成為可被儲存於暫存器及/或記憶體中的其他電子資料。
該通訊晶片1206也包括該通訊晶片1206內所封裝的積體電路晶粒。依據本發明的另一實施例，該通訊晶片的積體電路晶粒包括依據本發明實施方式的一或更多記憶胞元電路。
在另外的實施例中，該運算裝置1200內所容納的另一組件可含有積體電路晶粒，其包括依據本發明實施方式所形成的一或更多記憶胞元電路。
在各種實施方式中，該運算裝置1200可為膝上型電腦、小筆電、筆記型電腦、超極致筆電、智慧型手機、平板、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描機、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在另外的實施方式中，該運算裝置1200可 為處理資料的任何其他電子裝置。
下列實例關於另外的實施例。實例1為用以儲存資料的記憶胞元電路，其包括用以儲存該記憶胞元電路的狀態的一對交叉耦合反相器以及耦合至該對交叉耦合反相器的複數個存取裝置。該等存取裝置提供對該對交叉耦合反相器的存取。該記憶胞元電路也包括被耦合至該對交叉耦合反相器的一組電惰性p型金屬氧化物半導體(PMOS)裝置。與該對交叉耦合反相器的一部分組合的該組電惰性PMOS裝置致能用於該記憶胞元電路的連續p型擴散層。在實例2中，該等電惰性PMOS裝置增加該p型擴散層的密度。在實例3中，至少一個存取裝置的尺寸在沒有增加該記憶胞元電路的高度之情況下被增加至極限。配合增加至少一個存取裝置的尺寸可使用讀取輔助。在實例4中，實例1-3的任一者之標的可任選地包括包括四個PMOS裝置的該組電惰性PMOS裝置。在實例5中，實例1-4的任一者之標的可任選地包括被耦合至該複數個存取裝置之第一埠的位元線及第二埠的位元線。該等位元線在讀取及寫入操作期間轉移資料至該對交叉耦合反相器。在實例6中，實例5之標的可任選地包括被耦合至該對交叉耦合反相器的Vcc線。該Vcc線隔離該第一埠的該位元線與該第二埠的該位元線。在實例7中，實例6之標的可任選地包括被耦合至該等存取裝置的至少一者之第一埠的字線以及被耦合至該等存取裝置的至少一者之第二埠的字線。該等字線控制該等存取裝置。該記憶胞元電路可 包含四個多晶矽軌道以提供該第一埠的該字線與該第二埠的該字線之隔離。在實例8中，實例1-7的任一者之記憶胞元電路包括雙埠非同步SRAM胞元。
實例9為用以儲存資料的設備，其包括用以儲存該設備的狀態之手段，該設備具有p型金屬氧化物半導體(PMOS)裝置及n型金屬氧化物半導體(NMOS)裝置。該設備也包括用以提供對該設備的存取之手段以及致能用於該設備的該等PMOS裝置之連續p型擴散層的一組電惰性PMOS裝置。在實例10中，該等電惰性PMOS裝置增加該p型擴散層的密度。在實例11中，實例9之標的可任選地包括包括至少二個PMOS裝置的該組電惰性PMOS裝置。在實例12中，實例9-11的任一者之標的可任選地包括被耦合至該等NMOS及PMOS裝置的至少一者之第一埠的位元線以及被耦合至該等NMOS及PMOS裝置的至少一者之第二埠的位元線。該等位元線在讀取及寫入操作期間轉移資料至該等PMOS及NMOS裝置。在實例13中，實例9-12的任一者之標的可任選地包括提供電力給該設備及隔離該第一埠的該位元線與該第二埠的該位元線之Vcc線。在實例14中，實例9-13的任一者之標的可任選地包括被耦合至該等NMOS及PMOS裝置的至少一者之第一埠的字線以及被耦合至該等NMOS及PMOS裝置的至少一者之第二埠的字線。該等字線控制用以提供對該設備的存取之該手段。用以提供對該設備的存取之該手段包括四個多晶矽軌道，其提供該第一埠的該字線與該 第二埠的該字線之隔離。
實例15為運算裝置，包括處理器、耦合至該處理器的通訊晶片、及各包括用以儲存資料的複數個記憶胞元電路的一或更多陣列。各個記憶胞元電路包括用以儲存各個記憶胞元電路的狀態的一對反相器、耦合至該對反相器的複數個存取裝置。該等存取裝置提供對該對交叉耦合反相器的存取。各個記憶胞元電路也包括被耦合至該對反相器的一組電惰性p型金屬氧化物半導體(PMOS)裝置。該組電惰性PMOS裝置致能用於各個記憶胞元電路的連續p型擴散層。在實例16中，該等電惰性PMOS裝置增加該p型擴散層的密度。在實例17中，至少一個存取裝置的尺寸在沒有增加對應記憶胞元電路的高度之情況下被增加至極限。配合增加至少一個存取裝置的尺寸可使用讀取輔助。在實例18中，實例15之標的可任選地包括包括四個PMOS裝置的該組電惰性PMOS裝置。在實例19中，實例15-18的任一者之標的可任選地包括被耦合至該複數個存取裝置之第一埠的位元線及第二埠的位元線。該等位元線在讀取及寫入操作期間轉移資料至該對交叉耦合反相器。在實例20中，實例15-19的任一者之標的可任選地包括被耦合至該對交叉耦合反相器的Vcc線。該Vcc線隔離該第一埠的該位元線與該第二埠的該位元線。在實例21中，實例15-20的任一者之標的可任選地包括被耦合至該等存取裝置的至少一者之第一埠的字線及被耦合至該等存取裝置的至少一者之第二埠的字線。該等字線控制 該等存取裝置。至少一個記憶胞元電路可包括四個多晶矽軌道以提供該第一埠的該字線與該第二埠的該字線之隔離。在實例22中，實例15-21的任一者之至少一個記憶胞元電路包括雙埠非同步SRAM胞元。
在實施方式中及在申請專利範圍中的術語「第一」、「第二」、「第三」、「第四」、及相似者若有的話被用於區分類似元件且不必然用以描述特定順序或時間順序。將被理解的是，這樣使用的術語在適當情況下可互相交換，使得此處所述之本發明的實施例例如能夠以那些此處所示或者所述者以外的順序來操作。類似地，若方法在此處被描述成包含一連串的步驟，此種步驟在此處所呈現的順序不必然為此種步驟可被施行的唯一順序，且某些所陳述的步驟可能被省略及/或此處未描述的某些其他步驟可能被添加至該方法。此外，術語「包含」、「包括」、「具有」、及其任何變化意圖涵蓋非排他性的包括，使得包含一系列元件的程序、方法、物件、或設備不必然被限於那些元件，但可包括未明確列出或此種程序、方法、物件、或設備固有的其他元件。
在實施方式中及在申請專利範圍中的術語「左」、「右」、「前」、「後」、「頂」、「底」、「之上」、「之下」、及相似者若有的話被用於描述性目的且不必然用以描述永久相對位置。將被理解的是，這樣使用的術語在適當情況下可互相交換，使得此處所述之本發明的實施例例如能夠以那些此處所示或者所述者以外的 方向來操作。術語「耦合」如此處所使用被定義成以電或非電方式直接或間接連接。此處描述成互相「相鄰」的物件可能呈現互相實體接觸、互相靠近、或互相在相同一般區或區域，作為適合詞語被使用的上下文。此處詞語「在一個實施例中」的出現不必然皆意指相同實施例。
儘管本發明已經參照特定實施例加以描述，將被熟習本技藝之人士理解的是，各種改變可被做出而未背離本發明的精神及範圍。因此，本發明實施例的揭示意圖為本發明範圍的例示且未意圖為限制。意圖是，本發明的範圍應僅受限於所附申請專利範圍所要求的範疇。例如，對熟習本技藝之人士而言，將輕易明白的是，此處所討論的能量儲存裝置及相關結構與方法可在各種實施例中加以實施，且某些這些實施例的前述討論不必然表示所有可能實施例的完整描述。
額外地，益處、其他優點、及問題的解決方案已經針對特定實施例加以描述。然而該等益處、其他優點、問題的解決方案、及可使任何益處、優點、或解決方案發生或變得更明顯的任何元件未被詮釋成申請專利範圍任一者或全部的關鍵、必需、或必要特徵或元件。
此外，此處所揭示的實施例及限制在貢獻的原則下未被貢獻給公眾，若該等實施例及/或限制：(1)在申請專利範圍中未被明確請求；及(2)在等效物的原則下是或潛在地是申請專利範圍中表示元件及/或限制的等效物。
200‧‧‧記憶胞元電路
202‧‧‧電惰性PMOS裝置
210‧‧‧位元線
212‧‧‧位元線
214‧‧‧字線
220‧‧‧位元線
222‧‧‧位元線
224‧‧‧字線

Claims (16)

  1. 一種用以儲存資料的記憶胞元電路，包含：用以儲存該記憶胞元電路的狀態的一對交叉耦合反相器；耦合至該對交叉耦合反相器的複數個存取裝置，該複數個存取裝置用以提供對該對交叉耦合反相器的存取；及耦合至該對交叉耦合反相器的一組電惰性p型金屬氧化物半導體(PMOS)裝置，與該對交叉耦合反相器的一部分組合的該組電惰性PMOS裝置致能用於該記憶胞元電路的連續p型擴散層，其中第一電惰性PMOS裝置的閘極係耦合至第二電惰性PMOS裝置的閘極，其中該第一電惰性PMOS裝置係耦合至該複數個存取裝置中的存取裝置。
  2. 如申請專利範圍第1項之記憶胞元電路，其中該等電惰性PMOS裝置用以增加該p型擴散層的密度。
  3. 如申請專利範圍第1項之記憶胞元電路，其中至少一個存取裝置的尺寸在沒有增加該記憶胞元電路的高度之情況下被增加至極限。
  4. 如申請專利範圍第1項之記憶胞元電路，其中該組電惰性PMOS裝置包含四個PMOS裝置。
  5. 如申請專利範圍第1項之記憶胞元電路，進一步包含：耦合至該複數個存取裝置之第一埠的位元線及第二埠的位元線，該等位元線用以在讀取及寫入操作期間轉移資料至該對交叉耦合反相器；及 耦合至該對交叉耦合反相器的Vcc線，其中該Vcc線用以隔離該第一埠的該位元線與該第二埠的該位元線。
  6. 如申請專利範圍第1項之記憶胞元電路，其中至少一個存取裝置的尺寸在沒有增加該記憶胞元電路的高度配合使用用於讀取存取的讀取輔助之情況下被增加至極限。
  7. 如申請專利範圍第1項之記憶胞元電路，進一步包含：耦合至該等存取裝置的至少一者之第一埠的字線；及耦合至該等存取裝置的至少一者之第二埠的字線，該等字線用以控制該等存取裝置，其中該記憶胞元電路包含四個多晶矽軌道，以提供該第一埠的該字線與該第二埠的該字線之隔離。
  8. 如申請專利範圍第1項之記憶胞元電路，其中該記憶胞元電路包含雙埠SRAM胞元。
  9. 一種運算裝置，包含：處理器；耦合至該處理器的通訊晶片；及各包括複數個記憶胞元電路的一或更多陣列，各個記憶胞元電路包含：用以儲存各個記憶胞元電路的狀態的一對反相器；耦合至該對反相器的複數個存取裝置，該複數個存取裝置用以提供對該對交叉耦合反相器的存取；及耦合至該對反相器的一組電惰性p型金屬氧化物半導 體(PMOS)裝置，該組電惰性PMOS裝置致能用於各個記憶胞元電路的連續p型擴散層，其中第一電惰性PMOS裝置的閘極係耦合至第二電惰性PMOS裝置的閘極，其中該第一電惰性PMOS裝置係耦合至該複數個存取裝置中的存取裝置。
  10. 如申請專利範圍第9項之運算裝置，其中該等電惰性PMOS裝置用以增加該p型擴散層的密度。
  11. 如申請專利範圍第9項之運算裝置，其中至少一個存取裝置的尺寸在沒有增加對應記憶胞元電路的高度之情況下被增加至極限。
  12. 如申請專利範圍第9項之運算裝置，其中該組電惰性PMOS裝置包含四個PMOS裝置。
  13. 如申請專利範圍第9項之運算裝置，進一步包含：耦合至該複數個存取裝置之第一埠的位元線及第二埠的位元線，該等位元線用以在讀取及寫入操作期間轉移資料至該對交叉耦合反相器；及耦合至該對交叉耦合反相器的Vcc線，其中該Vcc線用以隔離該第一埠的該位元線與該第二埠的該位元線。
  14. 如申請專利範圍第13項之運算裝置，其中至少一個存取裝置的尺寸在沒有增加該記憶胞元電路的高度配合使用用於讀取存取的讀取輔助之情況下被增加至極限。
  15. 如申請專利範圍第9項之運算裝置，進一步包含： 耦合至該等存取裝置的至少一者之第一埠的字線；及耦合至該等存取裝置的至少一者之第二埠的字線，該等字線用以控制該等存取裝置，其中至少一個記憶胞元電路包含四個多晶矽軌道，以提供該第一埠的該字線與該第二埠的該字線之隔離。
  16. 如申請專利範圍第9項之運算裝置，其中至少一個記憶胞元電路包含雙埠SRAM胞元。
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