CN104995686B - 双端口静态随机存取存储器(sram) - Google Patents

双端口静态随机存取存储器(sram) Download PDF

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Abstract

在一个实施例中，一种用于存储数据的存储器单元电路，包括一对交叉耦合的反相器，所述一对交叉耦合的反相器用于存储所述存储器单元电路的状态。存取器件提供对所述一对交叉耦合的反相器的访问。所述存储器单元电路还包括一组电不活跃的p型金属氧化物半导体(PMOS)器件，所述一组电不活跃的p型金属氧化物半导体(PMOS)器件耦合到所述一对交叉耦合的反相器。所述一组电不活跃的PMOS器件与所述一对交叉耦合的反相器的一部分(例如，PMOS器件)组合实现用于所述存储器单元电路的连续p型扩散层。

Description

双端口静态随机存取存储器(SRAM)
技术领域
本文中所述的实施例总体上涉及双端口静态随机存取存储器(SRAM)阵列。
背景技术
提高存储器阵列(诸如静态随机存取存储器(SRAM)阵列)的良品率和可靠性是具有大的片上高速缓存器的集成电路和微处理器的当前设计挑战。嵌入式存储器可包括：单端口SRAM，其具有一个用于读取和写入操作的访问端口；或多端口SRAM，其可提供高速通信和图像处理。该多端口SRAM适于并行操作并且提高芯片性能。高性能和低功率多核处理器在管芯内具有若干CPU，其导致存储器存取的数目显著增加。因此，存储器存取速度变成限制因素。对多端口SRAM的需求已增加，因为可同时从多个端口访问多端口SRAM。
一个现有技术方法是双端口位单元实施方式，其包括具有嵌合扩散的2多迹线位单元(类似于6晶体管位单元)，以在字线(WL)A和B两者都接通时针对单元稳定性获得期望的比压。这导致图1的具有歪斜纵横比4:1的宽位单元100。然而，歪斜单元是不期望的，因为局部互连电阻和总WL电阻电容(RC)时间常数受到消极影响。n型扩散层或p型扩散层的嵌合扩散(jogged diffusion)110、120、130和140是图案化和可靠性顾虑。金属3(M3)中的两个WL必须插入2多迹线中。这导致窄的和电阻性的M3WL。为满足性能要求，需要中继器。中继器添加额外面积开销并且减少位密度。进一步地，该2个WL在M3中彼此相邻，两者中间无屏蔽。在两个相邻WL激发(fire)的情况下，在WL之间存在显著交叉耦合。这会不利地影响读取稳定性和/或对位单元进行写入的能力。另外，由于低p型扩散层密度，可能需要周期性地添加额外填料单元。这还减少位密度。
附图说明
结合图式中的附图，根据阅读以下具体实施方式将更好地理解所公开的实施例，其中：
图1示出根据现有技术方法的双端口SRAM的宽位单元100；
图2示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)200；
图3示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)的扩散层和晶体管层的布局300；
图4示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)的第一金属层(金属1)和第一过孔层的布局400；
图5示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)的第一金属层(金属1)和第二金属层(金属2)的布局500；
图6示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)的第三金属层(金属3)的布局600；以及
图7示出根据一个实施例的计算装置1200。
为示例的简单和清楚起见，图式示出了通用构造方式，并且可省略众所周知的特征和技术的描述和细节，以避免不必要地使本发明的所述实施例的论述含糊不清。另外，图式中的元件未必按比例绘制。例如，图中的元件中的一些元件的维度可能相对于其它元件夸大，以帮助提高对本发明的实施例的理解。不同图中的相同附图标记表示相同元件，而类似的附图标记可(但未必)表示类似元件。
具体实施方式
在一个实施例中，一种用于存储信息的存储器单元电路包括一对交叉耦合的反相器，该一对交叉耦合的反相器用于存储该存储器单元电路的状态。存取器件耦合到该一对交叉耦合的反相器。存取器件提供对该一对交叉耦合的反相器的访问。该存储器单元电路还包括一组电不活跃的p型金属氧化物半导体(PMOS)器件，该一组电不活跃的p型金属氧化物半导体(PMOS)器件耦合到该一对交叉耦合的反相器。该一组电不活跃的PMOS器件与该一对交叉耦合的反相器的一部分(例如，PMOS器件)组合，以实现用于该存储器单元电路的连续p型扩散层。
该存储器单元电路可以是用于存储信息(例如，数据)的两读取/写入(R/W)双端口SRAM位单元设计。该设计可以是同步或异步的。该设计可以是用于支持两个R/W和两个时钟操作的四多晶硅迹线布局位单元。当前位单元设计解决用于双端口SRAM阵列的现有技术方法中的问题。在一个实施例中，此设计提高纵横比。此设计具有无任何嵌合和凹口的连续均匀的n型和p型扩散层，其可帮助提高良品率并且减少可靠性顾虑。字线(WL)可较宽，并且在不同端口的WL之间可存在隔离。对中继器的需求显著减少。p型扩散密度借助本设计的独特位单元电路增加以满足处理要求。
现参考图式，图2示出根据一个实施例的用于双端口SRAM单元的用于存储数据的存储器单元电路(例如，位单元)200。存储器单元200包括电活跃的PMOS器件P1和P2、一组电不活跃的(伪)PMOS器件202(例如，P3-P6)、下拉NMOS器件N1和N2以及存取器件(例如，传输门(pass gate)NMOS器件N3-N6)。PMOS器件P1和P2以及NMOS器件N1和N2形成一对交叉耦合的反相器。该一组电不活跃的PMOS器件202并不影响单元功能。这允许增加的p型扩散密度，以便以连续方式满足设计规则。SRAM中的每一位存储在交叉耦合的器件P1、P2、Nl和N2上。通常，每一个SRAM单元能够存储一个位的信息，并且设置为逻辑高或逻辑低状态。存取器件N3-N6在读取和写入操作期间控制对该单元的访问。针对读取操作可能需要读取帮助。读取帮助在读取访问期间欠驱动(under drive)字线电压，以增加单元稳定性。对该单元的访问通过端口A的字线(WL)A 214实现，字线(WL)A 214控制存取器件N4和存取器件N5，存取器件N4和存取器件N5继而控制该单元是否应连接到位线BL A 210和BL/A 212。对该单元的访问还通过端口B的字线(WL)B 224实现，字线(WL)B 224控制存取器件N3和存取器件N6，存取器件N3和存取器件N6继而控制该单元是否应连接到位线BL B 220和BL/B 222。位线用于针对读取和写入操作两者传送数据。
图1中示出的现有技术方法依赖于2多迹线位单元(即，位单元的一个维度(例如，高度)内的两行多晶硅特征)。本设计使用4多迹线(即，位单元的一个维度(例如，高度)内的四行多晶硅特征)。这允许将消除交叉耦合的不同端口的WL之间的隔离。另外，具有不活动伪PMOS器件P3-P6的布局允许连续扩散条带，其增强可制造性。在一个实施例中，单元的纵横比(宽度：高度)提高到2.67。这确保相同数目列的WL RC负载比其在现有技术方法中的情况更好。使用此单元的阵列设计将具有较少中继器使用。当两个传输门同时接通时，将存储器单元尺寸调整为稳定。传输门尺寸可在不增加存储器单元的高度的情况下增加直至极限(例如，增加直至下拉门尺寸的一半)。还可完成结合读取帮助对存取器件尺寸(例如，传输门尺寸)的改变。较宽存取器件在该存取器件中具有减少的随机变化，因为随机变化与器件面积成反比，并且借助较宽存取器件使用读取帮助有助于单元稳定性控制。与此相反，该现有技术方法针对增加的传输门尺寸增加单元高度。
在具体实施例中，P1和P2具有为x的选通率(宽度：长度)，而N1和N2具有为6x的选通率。传输门可具有为3x的选通率。可针对PMOS和NMOS器件设计各种其它选通率。该存储器单元电路可针对各种设计和工艺节点(例如，22nm节点)借助两个异步时钟功能支持两个R/W操作。此当前设计的潜在应用包括至少制图法、现场可编程门阵列(FPGA)和网络处理器。
图3示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)的扩散层和晶体管层的布局300。布局300包括n型扩散层302，n型扩散层302在连续层内具有不同区域，包括区域302、306、307、308和310。例如，可借助所述区域以及晶体管区域350和351(例如，三栅极图案的鳍)中的任何区域形成用于形成NMOS器件的四个多晶硅迹线。可借助区域307形成SRAM Vss。以类似方式，n型扩散层312在连续层内具有不同区域，包括区域314、316、317、318和320。例如，可借助所述区域以及晶体管区域356和357中的任何区域形成用于形成NMOS器件的四个多晶硅迹线。可借助区域317形成SRAM Vss。
布局300还包括p型扩散层322，p型扩散层322在连续层内具有不同区域，包括区域324、326、328。例如，可借助所述区域和晶体管区域353(例如，三栅极图案的鳍)中的任何区域形成用于形成PMOS器件的四个多晶硅迹线。可借助区域324和328形成SRAM Vcc。以类似方式，p型扩散层330在连续层内具有不同区域，包括区域330、332和334。例如，可借助所述区域和晶体管区域354中的任何区域形成用于形成PMOS器件的四个多晶硅迹线。可借助区域331和334形成SRAM Vcc。晶体管层包括区域350-357，其可以是三栅极图案的鳍。布局300具有用于形成NMOS和PMOS器件的连续扩散层，其导致提高的良品率。重新使用具有晶体管区域350-357的逻辑晶体管图案。该布局还通过消除扩散嵌合减少了复杂性。
图4示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)的第一金属层(金属1)和第一过孔层的布局400。布局400包括过孔层420，过孔层420具有不同过孔区域，包括区域422和424。第一金属层410包括不同金属1区域，包括区域412和414。在确保所有过孔针对工艺稳健性自对准到金属1的设计规则内形成干净的J形金属图案。
图5示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)的第一金属层(金属1)和第二金属层(金属2)的布局500。布局500包括第一金属层520，第一金属层520具有不同金属区域。第二金属层503包括不同金属2区域，包括区域BL A504、BL B 506、Vcc508、BL A 510和BL B 512。第一端口(端口A)的金属2位线借助Vcc 508与第二端口(端口B)的金属2位线隔离。
图6示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)的第三金属层(金属3)的布局600。布局600包括第三金属层520，第三金属层520具有不同金属区域，包括区域WL B 628、WL B 626、Vss 624、WL A 624、WL A 622、WL A 620、Vss618、WL B 616、WL B 614和Vss 612。在一个实施例中，WL A 620、Vss 618和WL B 616示出用于存储器单元电路的第三金属层610。四迹线多晶硅单元允许比用于两多晶硅迹线单元的更宽的金属3。与两迹线单元相比，四迹线单元具有较低字线电阻和较低字线电容(由于较宽的间隔)、针对隔离性能需要较少中继器(其减小电路面积和延迟)、通过在端口之间具有Vss来允许端口之间的字线隔离、以及增加Vss栅格的稳健性。
图7示出根据一个实施例的计算装置1200。计算装置1200容纳板1202。板1202可包括若干部件，包括但不限于处理器1204和至少一个通信芯片1206。处理器1204物理并且电耦合到板1202。在一些实施方式中，至少一个通信芯片1206也物理并且电耦合到板1202。在进一步的实施方式中，通信芯片1206是处理器1204的部分。
根据其应用，计算装置1200可包括可以或者可以不物理并且电耦合到板1202的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM 1210)、非易失性存储器(例如，ROM 1212)、具有一个或多个存储器单元电路(例如，存储器单元电路200)阵列的SRAM1212、闪速存储器、图形处理器1220、数字信号处理器、密码处理器、芯片组1222、天线1224、显示器、触摸屏显示器1226、触摸屏控制器1228、电池1230、音频编码解码器、视频编码解码器、功率放大器1232、全球定位系统(GPS)器件1234、罗盘1236、加速计、陀螺仪、扬声器1240、相机1250以及大容量存储器件(例如硬盘驱动器、光盘(CD)、数字通用光盘(DVD)等等)。
通信芯片1206实现了用于往来于计算装置1200传送数据的无线通信。术语“无线”及其派生词可用于描述可通过非固态介质通过使用调制电磁辐射传输数据的电路、器件、系统、方法、技术、通信信道等。该术语并不暗示相关联器件并不包含任何导线，虽然在一些实施例中，其可能不包含任何导线。通信芯片1206可实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802a.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及命名为3G、4G、5G及其以后的任何其它无线协议。计算装置1200可包括多个通信芯片1206。例如，第一通信芯片1206可专用于近距离无线通信，诸如，Wi-Fi和蓝牙，而第二通信芯片1206可专用于远距离无线通信，诸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它。
计算装置1200的处理器1204包括封装在处理器1204内的集成电路管芯。在本发明的一些实施例中，处理器的集成电路管芯包括根据本发明的实施方式形成的一个或多个存储器单元电路。术语“处理器”可指代处理来自寄存器和/或存储器的电子数据以将该电子数据转变成可存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。
通信芯片1206还包括封装在通信芯片1206内的集成电路管芯。根据本发明的另一个实施例，通信芯片的集成电路管芯包括根据本发明的实施方式形成的一个或多个存储器单元电路。
在进一步的实施例中，容纳在计算装置1200内的另一个部件可包含集成电路管芯，该集成电路管芯包括根据本发明的实施方式形成的一个或多个存储器单元电路。
在各种实施方式中，计算装置1200可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板、个人数字助理(PDA)、超级PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在进一步的实施方式中，计算装置1200可以是处理数据的任何其它电子器件。
以下示例涉及进一步的实施例。示例1是一种用于存储数据的存储器单元电路，包括：一对交叉耦合的反相器，所述一对交叉耦合的反相器用于存储存储器单元电路的状态；以及多个存取器件，所述多个存取器件耦合到一对交叉耦合的反相器。存取器件提供对一对交叉耦合的反相器的访问。存储器单元电路还包括一组电不活跃的p型金属氧化物半导体(PMOS)器件，所述一组电不活跃的p型金属氧化物半导体(PMOS)器件耦合到一对交叉耦合的反相器。一组电不活跃的PMOS器件与一对交叉耦合的反相器的一部分组合实现用于存储器单元电路的连续p型扩散层。在示例2中，电不活跃的PMOS器件增加p型扩散层的密度。在示例3中，至少一个存取器件的尺寸在不增加存储器单元电路的高度的情况下增加直至极限。可结合增加至少一个存取器件的尺寸使用读取帮助。在示例4中，示例1-3中的任一示例的主题可以可选地包括一组电不活跃的PMOS器件，所述一组电不活跃的PMOS器件包括四个PMOS器件。在示例5中，示例1-4中的任一示例的主题可以可选地包括第一端口的位线和第二端口的位线，所述位线耦合到这多个存取器件。位线在对一对交叉耦合的反相器的读取和写入操作期间传送数据。在示例6中，示例5的主题可以可选地包括Vcc线，所述Vcc线耦合到一对交叉耦合的反相器。Vcc线使第一端口的位线与第二端口的位线隔离。在示例7中，示例6的主题可以可选地包括：第一端口的字线，所述字线耦合到存取器件中的至少一个；以及第二端口的字线，所述字线耦合到存取器件中的至少一个。字线控制存取器件。存储器单元电路可包括四个多晶硅迹线，以提供第一端口的字线与第二端口的字线的隔离。在示例8中，示例1-7中的任一示例的存储器单元电路包括双端口异步SRAM单元。
示例9是一种用于存储数据的设备，包括：用于存储设备的状态的构件，所述设备具有p型金属氧化物半导体(PMOS)器件和n型金属氧化物半导体(NMOS)器件。所述设备还包括用于提供对设备的访问的构件以及一组电不活跃的PMOS器件，所述一组电不活跃的PMOS器件实现用于设备的PMOS器件的连续p型扩散层。在示例10中，电不活跃的PMOS器件增加p型扩散层的密度。在示例11中，示例9的主题可以可选地包括一组电不活跃的PMOS器件，所述一组电不活跃的PMOS器件包括至少两个PMOS器件。在示例12中，示例9-11中的任一示例的主题可以可选地包括：第一端口的位线，所述位线耦合到NMOS和PMOS器件中的至少一个；以及第二端口的位线，所述位线耦合到NMOS和PMOS器件中的至少一个。所述位线在对PMOS和NMOS器件的读取和写入操作期间传送数据。在示例13中，示例9-12中的任一示例的主题可以可选地包括Vcc线，所述Vcc线向设备提供电力并且使第一端口的位线与第二端口的位线隔离。在示例14中，示例9-13中的任一示例的主题可以可选地包括：第一端口的字线，所述字线耦合到NMOS和PMOS器件中的至少一个；以及第二端口的字线，所述字线耦合到NMOS和PMOS器件中的至少一个。所述字线控制用于提供对设备的访问的构件。用于提供对设备的访问的构件包括四个多晶硅迹线，所述四个多晶硅迹线提供第一端口的字线与第二端口的字线的隔离。
示例15是一种计算装置，包括：处理器；通信芯片，所述通信芯片耦合到处理器；以及一个或多个阵列，所述一个或多个阵列各自包括多个用于存储数据的存储器单元电路。每一个存储器单元电路包括：一对反相器，所述一对反相器用于存储每一个存储器单元电路的状态；多个存取器件，所述多个存取器件耦合到一对反相器。存取器件提供对一对交叉耦合的反相器的访问。每一个存储器单元电路还包括一组电不活跃的p型金属氧化物半导体(PMOS)器件，所述一组电不活跃的p型金属氧化物半导体(PMOS)器件耦合到一对反相器。一组电不活跃的PMOS器件实现用于每一个存储器单元电路的连续p型扩散层。在示例16中，电不活跃的PMOS器件用以增加p型扩散层的密度。在示例17中，至少一个存取器件的尺寸在不增加相对应的存储器单元电路的高度的情况下增加直至极限。可结合增加至少一个存取器件的尺寸使用读取帮助。在示例18中，示例15的主题可以可选地包括一组电不活跃的PMOS器件，所述一组电不活跃的PMOS器件包括四个PMOS器件。在示例19中，示例15-18中的任一示例的主题可以可选地包括第一端口的位线和第二端口的位线，所述位线耦合到多个存取器件。所述位线在对一对交叉耦合的反相器的读取和写入操作期间传送数据。在示例20中，示例15-19中的任一示例的主题可以可选地包括Vcc线，所述Vcc线耦合到一对交叉耦合的反相器。Vcc线使第一端口的位线与第二端口的位线隔离。在示例21中，示例15-20中的任一示例的主题可以可选地包括：第一端口的字线，所述字线耦合到存取器件中的至少一个；以及第二端口的字线，所述字线耦合到存取器件中的至少一个。所述字线控制存取器件。至少一个存储器单元电路可包括四个多晶硅迹线，以提供第一端口的字线与第二端口的字线的隔离。在示例22中，示例15-21中的任一示例的至少一个存储器单元电路包括双端口异步SRAM单元。
说明书中和权利要求中的术语“第一”、“第二”、“第三”、“第四”等(如果存在的话)用于区分类似元件，而未必用于描述特定顺序或时间次序。应当理解的是，如此使用的术语在适当环境下可互换，以使得本文中所述的本发明的实施例例如能够以除本文中所示出或以其它方式描述的那些顺序以外的顺序操作。类似地，如果方法在本文中描述为包括一系列步骤，则如本文中所呈现的这些步骤的次序未必是其中可执行这些步骤的唯一次序，而可能可省略所述步骤中的某些步骤和/或可能可向该方法添加本文中未描述的某些其它步骤。此外，术语“包括”、“包含”、“具有”及其任何变型旨在涵盖非排他性包括，以使得包括元件列表的工艺、方法、制品或设备未必限于那些元件，而是可包括未明确列出或该工艺、方法、制品或设备固有的其它元件。
说明书中和权利要求中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“在…上方”、“在…下方”等(如果存在的话)用于描述性目的，而未必用于描述永久的相对位置。应当理解的是，如此使用的术语在适当环境下可互换，以使得本文中所述的本发明的实施例例如能够以除本文中所示出或以其它方式描述的那些取向以外的其它取向操作。如本文中所使用的术语“耦合”限定为以电方式或非电方式直接或间接连接。本文中描述为“相邻于”彼此的对象可彼此物理接触、彼此紧密接近、或彼此在相同的一般区域或面积中，如适于其中使用该短语的上下文。本文中短语“在一个实施例中”的出现未必全部指代同一实施例。
虽然已参考具体实施例描述本发明，但本领域技术人员将理解，可在不背离本发明的精神和范围的情况下作出各种改变。因此，本发明的实施例的公开内容旨在示例本发明的范围，而并不旨在为限制性的。旨在，本发明的范围应仅限于所附权利要求所需的范围。例如，对本领域技术人员将容易显而易见的是，本文中所论述的储能器件以及相关结构和方法可在多个实施例中实施，并且对这些实施例中的某些实施例的前述论述未必表示对所有可能实施例的完整描述。
另外，已关于具体实施例描述益处、其它优点和问题的解决方案。然而，这些益处、优点、问题的解决方案以及可能导致任何益处、优点或解决方案的出现或变得更明显的任何一个或多个元件不视为权利要求中的任何或全部权利要求的关键的、所需的或必要的特征或元件。
此外，根据捐献原则，本文公开的实施例和限定非献于公众，如果实施例和/或限定：(1)未明确地在权利要求书中要求保护；以及(2)根据等同原则是或可能是权利要求中明确的元素和/或限定的等同物。

Claims (22)

1.一种用于存储数据的存储器单元电路，包括：
一对交叉耦合的反相器，所述一对交叉耦合的反相器用于存储所述存储器单元电路的状态；
多个存取器件，所述多个存取器件耦合到所述一对交叉耦合的反相器，所述多个存取器件用以提供对所述一对交叉耦合的反相器的访问；以及
一组电不活跃的p型金属氧化物半导体(PMOS)器件，所述一组电不活跃的p型金属氧化物半导体(PMOS)器件耦合到所述一对交叉耦合的反相器，所述一组电不活跃的PMOS器件与所述一对交叉耦合的反相器的一部分组合，以实现用于所述存储器单元电路的连续p型扩散层，其中，第一电不活跃的PMOS器件的栅极耦合到第二电不活跃的PMOS器件的栅极。
2.根据权利要求1所述的存储器单元电路，其中，所述电不活跃的PMOS器件用以增加所述p型扩散层的密度。
3.根据权利要求1所述的存储器单元电路，其中，至少一个存取器件的尺寸在不增加所述存储器单元电路的高度的情况下增加直至极限。
4.根据权利要求1所述的存储器单元电路，其中，所述一组电不活跃的PMOS器件包括四个PMOS器件。
5.根据权利要求1所述的存储器单元电路，还包括：
第一端口的位线和第二端口的位线，所述第一端口的位线和所述第二端口的位线耦合到所述多个存取器件，所述位线用以在对所述一对交叉耦合的反相器的读取和写入操作期间传送数据；以及
Vcc线，所述Vcc线耦合到所述一对交叉耦合的反相器，其中，所述Vcc线用以使所述第一端口的所述位线与所述第二端口的所述位线隔离。
6.根据权利要求1所述的存储器单元电路，其中，结合将读取帮助用于读取访问，至少一个存取器件的尺寸在不增加所述存储器单元电路的高度的情况下增加直至极限。
7.根据权利要求1所述的存储器单元电路，还包括：
第一端口的字线，所述第一端口的字线耦合到所述存取器件中的至少一个；以及
第二端口的字线，所述第二端口的字线耦合到所述存取器件中的至少一个，所述字线用以控制所述存取器件，其中，所述存储器单元电路包括四个多晶硅迹线，以提供所述第一端口的所述字线与所述第二端口的所述字线的隔离。
8.根据权利要求1所述的存储器单元电路，其中，所述存储器单元电路包括双端口SRAM单元。
9.一种用于存储数据的设备，包括：
用于存储具有p型金属氧化物半导体(PMOS)器件和n型金属氧化物半导体(NMOS)器件的所述设备的状态的构件；
用于提供对所述设备的访问的构件；以及
一组电不活跃的PMOS器件，所述一组电不活跃的PMOS器件用以实现用于所述设备的所述PMOS器件的连续p型扩散层，其中，第一电不活跃的PMOS器件的栅极耦合到第二电不活跃的PMOS器件的栅极。
10.根据权利要求9所述的设备，其中，所述电不活跃的PMOS器件用以增加所述p型扩散层的密度。
11.根据权利要求9所述的设备，其中，所述一组电不活跃的PMOS器件包括至少两个PMOS器件。
12.根据权利要求9所述的设备，还包括：
第一端口的位线，所述第一端口的位线耦合到所述NMOS器件和所述PMOS器件中的至少一个；以及
第二端口的位线，所述第二端口的位线耦合到所述NMOS器件和所述PMOS器件中的至少一个，所述位线用以在对所述PMOS器件和所述NMOS器件的读取和写入操作期间传送数据。
13.根据权利要求12所述的设备，还包括：
Vcc线，所述Vcc线用以向所述设备提供电力并且用以使所述第一端口的所述位线与所述第二端口的所述位线隔离。
14.根据权利要求9所述的设备，还包括：
第一端口的字线，所述第一端口的字线耦合到所述NMOS器件和所述PMOS器件中的至少一个；以及
第二端口的字线，所述第二端口的字线耦合到所述NMOS器件和所述PMOS器件中的至少一个，所述字线用以控制用于提供对所述设备的访问的所述构件，其中，用于提供对所述设备的访问的所述构件包括四个多晶硅迹线，以提供所述第一端口的所述字线与所述第二端口的所述字线的隔离。
15.一种计算装置，包括：
处理器；
通信芯片，所述通信芯片耦合到所述处理器；以及
一个或多个阵列，所述一个或多个阵列各自包括多个存储器单元电路，每一个存储器单元电路包括，
一对反相器，所述一对反相器用于存储每一个存储器单元电路的状态；
多个存取器件，所述多个存取器件耦合到所述一对反相器，所述多个存取器件用以提供对所述一对反相器的访问；以及
一组电不活跃的p型金属氧化物半导体(PMOS)器件，所述一组电不活跃的p型金属氧化物半导体(PMOS)器件耦合到所述一对反相器，所述一组电不活跃的PMOS器件用以实现用于每一个存储器单元电路的连续p型扩散层，其中，第一电不活跃的PMOS器件的栅极耦合到第二电不活跃的PMOS器件的栅极。
16.根据权利要求15所述的计算装置，其中，所述电不活跃的PMOS器件用以增加所述p型扩散层的密度。
17.根据权利要求15所述的计算装置，其中，至少一个存取器件的尺寸在不增加相对应的存储器单元电路的高度的情况下增加直至极限。
18.根据权利要求15所述的计算装置，其中，所述一组电不活跃的PMOS器件包括四个PMOS器件。
19.根据权利要求15所述的计算装置，还包括：
第一端口的位线和第二端口的位线，所述第一端口的位线和所述第二端口的位线耦合到所述多个存取器件，所述位线用以在对所述一对交叉耦合的反相器的读取和写入操作期间传送数据；以及
Vcc线，所述Vcc线耦合到所述一对交叉耦合的反相器，其中，所述Vcc线用以使所述第一端口的所述位线与所述第二端口的所述位线隔离。
20.根据权利要求19所述的计算装置，其中，结合将读取帮助用于读取访问，至少一个存取器件的尺寸在不增加所述存储器单元电路的高度的情况下增加直至极限。
21.根据权利要求15所述的计算装置，还包括：
第一端口的字线，所述第一端口的字线耦合到所述存取器件中的至少一个；以及
第二端口的字线，所述第二端口的字线耦合到所述存取器件中的至少一个，所述字线用以控制所述存取器件，其中，至少一个存储器单元电路包括四个多晶硅迹线，以提供所述第一端口的所述字线与所述第二端口的所述字线的隔离。
22.根据权利要求15所述的计算装置，其中，至少一个存储器单元电路包括双端口SRAM单元。
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Granted publication date: 20190122

Termination date: 20210227