TWI531856B - 框中框重疊標記 - Google Patents
框中框重疊標記 Download PDFInfo
- Publication number
- TWI531856B TWI531856B TW103103605A TW103103605A TWI531856B TW I531856 B TWI531856 B TW I531856B TW 103103605 A TW103103605 A TW 103103605A TW 103103605 A TW103103605 A TW 103103605A TW I531856 B TWI531856 B TW I531856B
- Authority
- TW
- Taiwan
- Prior art keywords
- strip
- photoresist
- frame region
- layer
- patterns
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Measurement Of Radiation (AREA)
Description
本發明是關於一種積體電路製程,特別是關於一種在積體電路製程中用於重疊測量的框中框(box-in-box,BiB)重疊標記。
用於重疊測量的重疊標記有許多不同的設計。代表性的設計為框中框設計,其基本上包括內框(inner box)及外框(outer box),其中內框包括用以定義當層(current layer)的光阻層(photoresist layer)的X向和Y向條狀圖形,外框包括前層的X向和Y向條狀圖形。前層可被定義以在其中形成溝渠(trenches)、開口(openings),或被定義為線/塊狀圖形。光阻層可被定義以在其中形成溝渠、開口,或被定義為線/塊狀圖形。
在條狀圖形轉移至基底後進行金屬製程,可能會引發缺陷率(defectivity)的問題。因此,已建立一種設計規則以限制允許存在於一些金屬製程之前的最大溝渠尺寸。
然而,對某些製程,此設計規則可能有問題。一例為如何將削減光罩(chop mask)應用在間距減少層上,以用於動態隨機存取記憶體(DRAM)的字元線製程。外框由氧化間隙壁定義,
但並未轉移至基底。在外框上的削減層(chop layer)可具有光阻,故外框永遠不會被轉移至基底且不必擔心外框。問題來自當層(削減層、光阻),溝渠必須形成於其中以作為重疊測量用的內層。受微影機台及量測機台解析度的限制,溝渠的尺寸可能必須超過由設計規則定義的限制。解決方法之一為在前層中加入密集且平行的窄溝渠,此窄溝渠位於內框的光阻圖形之下。
圖1A~1C繪示前述一種BiB重疊標記的一例,其中圖1B與圖1C分別繪示圖1A中沿著線B-B’及沿著線C-C’的剖面圖。
重疊標記10包括在前層中密集且平行的窄線/溝渠圖形110,密集平行窄線/溝渠圖形110包括在全區(內框和外框區)中指向X向或Y向的交替排列的線圖形110a與溝渠圖形110b;在前層中構成外框的X向和Y向寬溝渠112;以及定義在用以定義當層的光阻層120中而構成內框的X向和Y向寬溝渠122。
然而,在此設計中,由於不完全對準及/或切到最近的線圖形110a,與線/溝渠圖形110a/110b平行的內框中各寬溝渠122的兩側壁可能將會受到來自線圖形110a的不同光學影響,使寬溝渠122的位置判定準確性受到不利影響而降低重疊測量的準確性。
因此,本發明提供一種框中框(BiB)重疊標記,其具有經修改的密集線/溝渠排列,以同時解決上述設計規則的問題,並提升重疊測量的準確性。
本發明的框中框重疊標記包括內框區、圍繞內框區的外框區、位於內框區和外框區中的前層中的密集的窄溝渠、在內框區中的密集窄溝渠上方定義出一矩形的多個X向和多個Y向的條狀光阻圖形,以及在外框區中定義出另一矩形的多個X向和多個Y向的條狀圖形。至少內框區中的密集窄溝渠指向不同於X向或Y向的一方向。條狀光阻圖形被定義在用以定義當層的光阻層中或定義自該光阻層,且各條狀光阻圖形較各窄溝渠寬。條狀圖形被定義於前層中或定義自前層,且各條狀圖形較各窄溝渠寬。
在一實施例中,內框區中的密集窄溝渠指向偏離X向或Y向至少20°角的方向,例如是與X向或Y向夾約45°角的方向。
在一實施例中,外框區中的窄溝渠也指向內框區中的窄溝渠所指向的方向。
在一實施例中,各窄溝渠的寬度在30~100奈米的範圍內,各條狀光阻圖形的寬度在100至1000奈米的範圍內,且在外框區中的各條狀圖形的寬度在100至1000奈米的範圍內。
在一實施例中,內框區中的條狀光阻圖形為溝渠圖形,其被定義在用以定義該當層的光阻層中。在另一實施例中,內框區中的條狀光阻圖形為定義自用以定義當層的光阻層的光阻條。
在一實施例中,外框區中的條狀圖形為定義在前層中的溝渠。另一實施例中,該些條狀圖形包括定義自前層的實線圖形。
由於內框區中前層中的密集窄線/溝渠圖形指向不同於X或Y向的方向,各X或Y向光阻圖形不平行於內框區中的窄線/
溝渠圖形。因此,作為內框的條狀光阻圖形的位置判定不會受到內框區的窄線/溝渠圖形的不利影響,故可提升重疊測量的準確性。
為讓本發明之上述和其他目的、特徵和優點更明顯易懂,下文特舉較佳實施例並配合所附圖式,詳細說明如下。
10、20‧‧‧框中框重疊標記
22i‧‧‧內框區
22o‧‧‧外框區
100、200‧‧‧基材
110‧‧‧窄線/溝渠圖形
110a‧‧‧線圖形
110b‧‧‧溝渠圖形
112、122‧‧‧寬溝渠
120、220‧‧‧光阻層
210、210i、210o‧‧‧密集的窄線/溝渠圖形
210a、210c‧‧‧窄線圖形
210b、210d‧‧‧窄溝渠圖形
212x、222x‧‧‧X向溝渠
212y、222y‧‧‧Y向溝渠
B-B’、C-C’‧‧‧線
Pi、Po‧‧‧間距
Wi、Wo‧‧‧寬度
X、Y‧‧‧方向
θ‧‧‧角度
圖1A繪示一種傳統BiB重疊標記的上視圖。
圖1B與圖1C分別繪示圖1A所示的傳統BiB重疊標記的B-B’剖面圖及C-C’剖面圖。
圖2A為根據本發明的一實施例所繪示的一種BiB重疊標記。
圖2B與圖2C分別繪示圖2A所示的BiB重疊標記的B-B’剖面圖及C-C’剖面圖。
以下將基於實施例進一步說明本發明,但其不限制本發明之範圍。舉例而言,雖然在實施例中的BiB重疊標記的內框的各邊只有一個條狀光阻圖形,但若有需要,在內框的各邊可以有兩個或更多個條狀光阻圖形。
圖2A繪示本發明一實施例的BiB重疊標記。圖2B與2C分別繪示圖2A所示的BiB重疊標記的B-B’剖面圖及C-C’剖面圖。
請參照圖2A至圖2C,BiB重疊標記20包括內框區22i、
圍繞內框區22i的外框區22o、在內框區22i及外框區22o中的前層之中的密集窄線/溝渠圖形210、在內框區22i中的密集窄線/溝渠圖形210i上方定義出一矩形的兩個X向溝渠222x及兩個Y向溝渠222y,以及在外框區22o中定義出另一矩形的兩個X向溝渠212x及兩個Y向溝渠212y。至少內框區22i中的密集窄線/溝渠圖形210i指向不同於X向或Y向的一方向。圖中密集窄線/溝渠圖形210i的指向與X向之間的角度表為「θ」。溝渠222x與222y被定義於用以定義當層的光阻層220中,各溝渠222x或222y較各窄線/溝渠圖形210i寬。溝渠212x與212y被定義在前層之中,各溝渠212x或212y較各窄線/溝渠圖形210o寬。
內框區22i中的密集窄線/溝渠圖形210i包括交替排列的窄線圖形210a及窄溝渠圖形210b。外框區22o中的密集窄線/溝渠圖形210o包括交替排列的窄線圖形210c及窄溝渠圖形210d。內框區22i中的窄線/溝渠圖形210i的尺寸(dimension)只受前層製程限制,且其不須符合窄線/溝渠圖形210o的尺寸。特別是當指向不同時,窄線/溝渠圖形210i在X向或Y向上的尺寸與窄線/溝渠圖形210o在X向或Y向上的尺寸很有可能不同。
在一較佳實施例中,內框區22i中的密集窄線/溝渠圖形210i指向偏離X向或Y向至少20°角的方向,例如是與X向或Y向夾約45°的方向(θ=45°),如圖2A所示。
外框區22o中的密集窄線/溝渠圖形210o可指向任何方向,但通常在X向或Y向以符合元件區中的實際圖形。
在一示例性實施例中,各窄線圖形210a、210c/各窄溝渠圖形210b、210d的寬度在30~100奈米的範圍內。相應地,密集的窄線圖形210a或窄線圖形210c沿其垂直方向具有60~200奈米的間距Pi,且密集的窄溝渠圖形210b或窄溝渠圖形210d沿其垂直方向具有60~200奈米的間距Po。此外,內框區22i中各溝渠222x或222y的寬度Wi在100~1000奈米的範圍內,且外框區22o中各溝渠212x或212y的寬度Wo在100~1000奈米的範圍內。
此外,雖然在上述實施例中,X向及Y向條狀光阻圖形為被定義在用以定義當層的光阻層(220)中的溝渠(222x與222y),在光阻層覆蓋外框圖形的前提下,條狀光阻圖形亦可改為由用以定義當層的光阻層所形成的寬實線圖形。
另一方面,雖然上述實施例中的外框區22o中的X向及Y向條狀圖形為形成在前層中的溝渠圖形,條狀圖形亦可改包括定義自前層的實線圖形。
因為在內框區中,前層的密集窄線/溝渠圖形指向不同於X向和Y向的方向,各X或Y向的光阻條不平行於內框區的密集窄線/溝渠圖形。因此,作為內框的光阻條的位置判定不會受到內框區中窄線/溝渠圖形的不利影響,故可提升重疊測量的準確性。
本發明已以較佳的實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧框中框重疊標記
22i‧‧‧內框區
22o‧‧‧外框區
210、210i、210o‧‧‧密集的窄線/溝渠圖形
212x、222x‧‧‧X向溝渠
212y、222y‧‧‧Y向溝渠
B-B’、C-C’‧‧‧線
θ‧‧‧角度
Claims (9)
- 一種框中框重疊標記,包括:一內框區和圍繞該內框區的一外框區;密集的多條窄溝渠,在該內框區和該外框區中的一前層之中,其中至少該內框區中的該些窄溝渠指向不同於X向或Y向的一方向;多數個X向和多數個Y向的條狀光阻圖形,其在該內框區中的該些窄溝渠上方定義出一矩形,其中該些條狀光阻圖形定義於用以定義一當層的一光阻層中或定義自該光阻層,且各該條狀光阻圖形較各該窄溝渠寬;以及多數個X方向和多數個Y方向的條狀圖形,其在該外框區中定義出另一矩形,其中該些條狀圖形定義於該前層之中或定義自該前層,且各該條狀圖形較各該窄溝渠寬。
- 如申請專利範圍第1項所述的框中框重疊標記,其中該內框區中的該些窄溝渠所指向的該方向偏離X向或Y向至少20°角。
- 如申請專利範圍第2項所述的框中框重疊標記,其中該內框區中的該些窄溝渠所指向的該方向與X向或Y向夾約45°角。
- 如申請專利範圍第1項所述的框中框重疊標記,其中該外框區中的該些窄溝渠也指向該內框區中的該些窄溝渠所指向的該方向。
- 如申請專利範圍第1項所述的框中框重疊標記,其中各該窄溝渠的寬度在30~100奈米的範圍內,各該條狀光阻圖形的寬度 在100至1000奈米的範圍內,且在外框區中的各該條狀圖形的寬度在100至1000奈米的範圍內。
- 如申請專利範圍第1項所述的框中框重疊標記,其中該內框區中的該些條狀光阻圖形為溝渠圖形,該些溝渠圖形被定義在用以定義該當層的該光阻層中。
- 如申請專利範圍第1項所述的框中框重疊標記,其中該內框區中的該些條狀光阻圖形為光阻條,該些光阻條定義自用以定義該當層的該光阻層。
- 如申請專利範圍第1項所述的框中框重疊標記,其中該外框區中的該些條狀圖形為被定義在該前層中的溝渠。
- 如申請專利範圍第1項所述的框中框重疊標記,其中該外框區中的該些條狀圖形包括定義自該前層的實線圖形。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/142,925 US9054113B1 (en) | 2013-12-30 | 2013-12-30 | Box-in-box overlay mark |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201525609A TW201525609A (zh) | 2015-07-01 |
TWI531856B true TWI531856B (zh) | 2016-05-01 |
Family
ID=53267981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW103103605A TWI531856B (zh) | 2013-12-30 | 2014-01-29 | 框中框重疊標記 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9054113B1 (zh) |
CN (1) | CN104752410B (zh) |
TW (1) | TWI531856B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9470987B1 (en) * | 2015-10-22 | 2016-10-18 | United Microelectronics Corp. | Overlay mask |
DE102015122828A1 (de) | 2015-12-23 | 2017-06-29 | Infineon Technologies Austria Ag | Verfahren zum Herstellen einer Halbleitervorrichtung mit epitaktischen Schichten und einer Ausrichtungsmarkierung |
CN107037699B (zh) * | 2016-02-03 | 2019-01-29 | 中芯国际集成电路制造(上海)有限公司 | 标记结构的形成方法 |
CN110707044B (zh) * | 2018-09-27 | 2022-03-29 | 联华电子股份有限公司 | 形成半导体装置布局的方法 |
US11411006B1 (en) * | 2021-04-16 | 2022-08-09 | Nanya Technology Corporation | Manufacturing method of memory structure |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7190823B2 (en) * | 2002-03-17 | 2007-03-13 | United Microelectronics Corp. | Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same |
US7952213B2 (en) * | 2006-03-29 | 2011-05-31 | Macronix International Co., Ltd. | Overlay mark arrangement for reducing overlay shift |
US7449792B2 (en) * | 2006-04-25 | 2008-11-11 | Macronix International Co., Ltd. | Pattern registration mark designs for use in photolithography and methods of using the same |
US7432605B2 (en) * | 2006-09-21 | 2008-10-07 | Macronix International Co., Ltd. | Overlay mark, method for forming the same and application thereof |
US8031329B2 (en) * | 2007-04-16 | 2011-10-04 | Macronix International Co., Ltd. | Overlay mark, and fabrication and application of the same |
US7598155B1 (en) * | 2008-04-29 | 2009-10-06 | Winbond Electronics Corp. | Method of manufacturing an overlay mark |
US20100052191A1 (en) * | 2008-08-29 | 2010-03-04 | Qimonda Ag | Metrology Mark with Elements Arranged in a Matrix, Method of Manufacturing Same and Alignment Method |
US8148232B2 (en) * | 2010-08-11 | 2012-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Overlay mark enhancement feature |
US9134628B2 (en) * | 2012-01-13 | 2015-09-15 | Nanya Technology Corporation | Overlay mark and application thereof |
US8664077B2 (en) * | 2012-02-14 | 2014-03-04 | Nanya Technology Corp. | Method for forming self-aligned overlay mark |
-
2013
- 2013-12-30 US US14/142,925 patent/US9054113B1/en active Active
-
2014
- 2014-01-29 TW TW103103605A patent/TWI531856B/zh active
- 2014-03-11 CN CN201410087496.0A patent/CN104752410B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
US20150187703A1 (en) | 2015-07-02 |
CN104752410B (zh) | 2017-10-27 |
TW201525609A (zh) | 2015-07-01 |
US9054113B1 (en) | 2015-06-09 |
CN104752410A (zh) | 2015-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI531856B (zh) | 框中框重疊標記 | |
US10423063B2 (en) | Mask pattern correction method | |
US7427459B2 (en) | Recticle pattern applied to mix-and-match lithography process and alignment method of thereof | |
US8823936B2 (en) | Structure for critical dimension and overlay measurement | |
JP2015532733A5 (zh) | ||
TWI483289B (zh) | 形成自我對準之疊對標記之方法 | |
US20090040536A1 (en) | Mark for alignment and overlay, mask having the same, and method of using the same | |
KR970018318A (ko) | 반도체소자의 오버레이 검사방법 | |
US8847416B2 (en) | Multi-layer chip overlay target and measurement | |
TWI633610B (zh) | 繞射疊合標記 | |
TWI553815B (zh) | 重疊標記及其應用 | |
KR102019538B1 (ko) | 웨이퍼 좌표계와 직교하지 않는 방향을 따라서 형성된 패턴 층용 오버레이 마크 및 이를 이용한 오버레이 측정방법 및 반도체 디바이스 제조방법 | |
CN102998895B (zh) | 光学邻近修正掩膜 | |
KR980005962A (ko) | 확대/축소 크기 측정용 마크 | |
KR100745914B1 (ko) | 반도체 소자의 형성 방법 | |
JP4634929B2 (ja) | フォトマスク、ショット重ね合わせ精度測定方法、及び半導体装置の製造方法 | |
KR102617622B1 (ko) | 오버레이 마크 및 이를 이용한 오버레이 계측방법 및 반도체 디바이스 제조방법 | |
JP2007080915A (ja) | 重ね合わせ精度測定マーク | |
KR20120067129A (ko) | 오버레이 버니어 및 이를 이용한 오버레이 측정 방법 | |
CN116774516A (zh) | 掩膜版和半导体装置 | |
JP2010113185A (ja) | 露光用マスクおよびプロセス評価方法 | |
KR20070076907A (ko) | 오버레이 버니어 | |
KR20080055365A (ko) | 반도체 소자의 오버레이 버니어 및 그의 형성 방법 | |
JPH02159715A (ja) | 位置合せずれ測定方法 | |
KR20070082988A (ko) | 반도체 소자의 오버레이 버니어 및 그 형성 방법 |