TWI530947B - 回應於存在可能擾動以更新一群記憶體胞元之技術 - Google Patents

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Description

回應於存在可能擾動以更新一群記憶體胞元之技術
本發明係有關回應於存在可能擾動以更新一群記憶體胞元之技術。
發明背景
一記憶體設備包含儲存資料數值之記憶體胞元。記憶體設備之一範例型式是一動態隨機存取記憶體(DRAM)設備。由於記憶體製造技術已提升，記憶體胞元之特點尺度被減少以增加一記憶體設備中之記憶體胞元的密度。增加記憶體胞元密度提供記憶體設備中之增加的儲存容量。
依據本發明之一實施例，係特地提出一種配合一記憶體設備使用之裝置，其包括：一供用於該記憶體設備中之一特定群記憶體胞元之檢測電路，該檢測電路回應於至少一鄰近群記憶體胞元中的至少一資料之存取而被更新；以及一更新控制器，其回應於來自該檢測電路之一指示而導致該特定群記憶體胞元的更新，該指示是指示該特 定群記憶體胞元的可能擾動之存在性。
100‧‧‧記憶體設備
102‧‧‧記憶體胞元之配置
104‧‧‧檢測電路
106‧‧‧擾動指示
108‧‧‧更新控制器
110‧‧‧更新控制信號
202‧‧‧計數器
204‧‧‧比較器
206‧‧‧存取控制器
208‧‧‧前進信號
302‧‧‧感測電路
304‧‧‧感測胞元(SC)
306‧‧‧記憶體胞元(MC)
400‧‧‧系統
402‧‧‧擾動管理電路
404‧‧‧記憶體控制器
406‧‧‧要求設備
502-506‧‧‧擾動管理處理步驟
一些實施例係有關於下面圖形被說明：圖1是包含一些實作例之記憶體設備範例的方塊圖；圖2以及3是圖解地說明依據一些實作例被使用於一記憶體設備中之檢測電路的不同範例；圖4是依據一些實作例之系統範例的方塊圖；以及圖5是依據一些實作例之擾動管理處理程序流程圖。
詳細說明
當記憶體設備之記憶體胞元由於減少特性尺度而成為較密集時，該等記憶體胞元可能對於可能毀損被儲存在該等記憶體胞元之資料的各種雜訊來源變得更敏感。雜訊來源之一型式包含由於資料存取操作所導致之擾動，其中在一群記憶體胞元上被執行的資料存取操作可能導致至少另一群記憶體胞元之擾動。
於一些範例中，一記憶體設備可以是一動態隨機存取記憶體(DRAM)設備，其具有儲存電容器以及存取電晶體所形成的記憶體胞元，該等存取電晶體可被致動或不被引動以控制分別的儲存電容器之存取。一儲存電容器儲存對應至一分別的資料數值(例如“0”或“1”)之一電壓。雖然接著之討論中參考至DRAM裝置，但應注意到，依據一些實作例之技術或機構也可被應用至其他型式的記憶體設備。
於一DRAM設備中，一資料存取操作可致動一群 (例如，列)的記憶體胞元，自該群記憶體胞元抽取內容，並且將內容重新儲存回至該群記憶體胞元。該群記憶體胞元中之致動以及重新儲存內容的處理程序可能導致一鄰近群記憶體胞元之擾動。
例如，在一列記憶體胞元上被進行之資料存取操作可能擾亂記憶體胞元的一鄰近列(或鄰近多個列)。對於一所給予的記憶體胞元列，對鄰近記憶體胞元列之重複的資料存取操作可能導致所給予的記憶體胞元列之重複擾動。此等重複的擾動可能導致被儲存在所給予的列中之該等記憶體胞元的至少一者中之一資料數值改變，其導致資料毀損。例如，如果該記憶體胞元儲存對應至一“0”或“1”資料數值的一電壓，則在藉由一些重複的擾動所導致的記憶體胞元之電壓中的改變可能足以導致利用該電壓被表示之資料數值自一個“0”改變至一個“1”，或反之亦然。
圖1是具有記憶體胞元之配置102的記憶體設備100之方塊圖。如所展示地，記憶體胞元之配置102被分割成為複數個群記憶體胞元。該等群包含群X以及相鄰於群X之鄰近群X-1與X+1。另外的鄰近群包含群X-2以及X+2，其各是距離群X有一群。
於一些範例中，一“群”的記憶體胞元包含一列(或頁)的記憶體胞元。於其他範例中，一群可包含複數個列之記憶體胞元，或任何其他記憶體胞元的集合。其一般概念是一群記憶體胞元可能由於在至少一個鄰近群記憶體胞元上進行的資料存取操作而被擾動。一“資料存取操作”或 一“資料之存取”係指示於其中記憶體胞元之資料被存取的一操作，或者一讀取操作及/或一寫入操作之部份。有關一記憶體設備之特定記憶體胞元而被進行的一資料存取操作是對比至一清除操作，其一次地清除被包含在一區塊內之所有記憶體胞元中的電荷。
圖1進一步地展示供用於一特定群記憶體胞元之一檢測電路104，該特定群於圖1範例中是群X。應注意，相似檢測電路可以關聯於記憶體設備100中之其他群。
檢測電路104回應於有關至少一鄰近群記憶體胞元而被進行的至少一資料之存取而被更新。例如，於圖1中，檢測電路104可回應於在群X-2、X-1、X+1、以及X+2中任何一者被進行的一資料之存取而被更新。“更新”檢測電路可涉及改變檢測電路104之狀態。如下面有關圖2之進一步的說明，更新該檢測電路104可涉及使一計數器前進。另外地，更新該檢測電路104可包含改變一感測電路之狀態，該感測電路被配置以讀取一個或複數個感測記憶體胞元(如下面有關圖3之進一步的討論)。
當該檢測電路104被改變至指示群X中之記憶體胞元存在可能擾動之狀態時，該檢測電路104致動一擾動指示106。於一些範例中，該擾動指示106可以是一信號，該信號具有指示群X沒有擾動之一第一狀態，以及指示群X可能擾動之一第二不同狀態。
該擾動指示106被提供至一更新控制器108。該更新控制器108被使用以更新記憶體設備100之記憶體胞元。 於一記憶體設備中，例如，一DRAM設備，被儲存於一記憶體胞元中之電壓週期性地被更新。更新一記憶體胞元係指示加強記憶體胞元中之電壓以對抗對抗自該記憶體胞元儲存電容器之電流漏損所產生之可能的資料毀損。如果被儲存在記憶體胞元中之電壓代表一個“1”資料數值，則更新該記憶體胞元導致該電壓將被增加，因而該電壓提供一更可靠之表示“1”。另一方面，如果被儲存在記憶體胞元中之電壓代表一個“0”資料數值，則更新該記憶體胞元導致該電壓將被減低以提供一更可靠之表示“0”。更新記憶體胞元列改進利用該等記憶體胞元表示之資料數值的整體性。於其他範例中，一個“1”資料數值可利用一低電壓被表示而一個“0”資料數值可利用一高電壓被表示。
依據一些實作例，除了進行週期更新操作(在記憶體設備100中的更新控制器108控制之下或回應於利用一外部記憶體控制器被提供的更新命令之任一者)之外，該更新控制器108是可反應至來自該檢測電路104之擾動指示106，以於群X之情況中，進行對應群中的記憶體胞元之更新。回應於該擾動指示106而進行群X中之記憶體胞元的更新是群X中之記憶體胞元的隨選更新形式。由於可能導致資料毀損之群X的記憶體胞元之可能擾動的檢測，此隨選更新被進行。
因為其他群記憶體設備100之各者是關聯於可提供它們分別的擾動指示之分別的檢測電路，該更新控制器108也可反應於自這些其他檢測電路之擾動指示以導致其 他群之更新。更新藉由利用更新控制器108輸出之更新控制信號110的使用而被控制。該等更新控制信號110可導致一特定群記憶體胞元將被致動，其導致那群中之記憶體胞元的更新。
於一些實作例中，對於分別特定群記憶體胞元之檢測電路104可被提供於記憶體設備100中。於另外的實作例中，該等檢測電路104可被提供於記憶體設備100外部，例如於一記憶體控制器或另一設備中。
圖2是依據一些實作例之包含檢測電路104的記憶體設備100之一些構件的方塊圖。圖2之檢測電路104包含一計數器202以及一比較器204。圖2同時也展示一存取控制器206。該存取控制器206接收一輸入命令，該輸入命令可以是來自外接至記憶體設備100之一記憶體控制器，其中該輸入命令可以是一讀取命令或一寫入命令。該輸入命令具有對應至記憶體設備100中將被存取(被讀取或被寫入)之一位置的一位址。
反應於該輸入命令，該存取控制器206產生存取信號，該等存取信號被使用以存取指定的記憶體位置。例如，該等存取信號可指定，例如，圖1之群X-1中的一記憶體位置中的資料之存取。如上面之討論，群X-1中的資料之存取可導致一鄰近群(例如，群X)之擾動。
回應於有關群X-1被進行的資料存取，存取控制器206可提供一前進信號208以使檢測電路104(其是關聯於群X)中之計數器202前進。使計數器202前進取決於特定實 作例而可關連於增量計數器202或減量計數器202。於一些範例中，該計數器202可開始在一啟始低數值(例如，0)，並且藉由接收各個前進信號208而被增量。於另外範例中，該計數器202被啟始化至一啟始高數值，並且藉由前進信號208之各個致動而被減量。
於一些範例中，存取控制器206可回應於有關一組鄰近群的任何群而被進行之一資料存取操作而致動該前進信號208。例如，於包含群X-1以及群X+1的集合之範例中，該存取控制器206可回應於至任一群X-1或X+1之一資料存取操作而致動該前進信號208。如另一範例，該集合可包含群X-2、X-1、X+1、以及X+2，於其情況中，存取控制器206回應於有關群X-2、X-1、X+1、以及X+2之任何一者而被進行的一資料存取操作而致動前進信號208。
雖然圖2展示該存取控制器206回應於一特定群之資料存取而只致動一前進信號208，應注意到，該存取控制器206可藉由致動複數個前進信號而前進關聯於複數個鄰近群的檢測電路中之計數器而反應至特定群之資料存取。
計數器202之計算值被提供至比較器204之一輸入，其比較該計算值至一預定臨界值。如果該計算值具有對預定臨界值之一預定關係(例如，該計算數值是較大於該預定臨界值或是較小於該預定臨界值)，則該比較器致動該擾動指示106。該預定臨界值可以是一靜態臨界值或一動態臨界值。一動態臨界值可依據至少一準則而被變化。例如， 該動態臨界值可依據記憶體設備100之一溫度或其他特性而被變化。另外地，該動態臨界值可依據監視錯誤以及調整該動態臨界值以降低錯誤之一學習處理程序而被變化。
除了導致擾動指示106之致動外，自群X之一最後更新，由於至少一鄰近群中之資料存取操作，計數器202之一目前計算值也可被使用以指示群X中之記憶體胞元的可能擾動之位準。計數器202之數值可被提供至其他邏輯，不論於記憶體設備100中或於一外部記憶體控制器中，以允許該邏輯確定一所給予群記憶體胞元之可能擾動的位準。
檢測電路104之計數器202可回應於群X之一存取(包含讀取或寫入存取或更新)而被重置至一啟始數值，該啟始數值代表群X記憶體胞元之一最低限度地擾亂狀態。
圖3是依據不同實作例之包含檢測電路104的記憶體設備100之一些構件方塊圖。於圖3中，檢測電路104包含一感測電路302，其被使用以檢測群X中之至少一感測記憶體胞元(或更簡要地，“感測胞元”)304的一數值。該群X進一步包含記憶體胞元306，其被使用以儲存實際資料。相對地，該感測胞元304被使用以儲存一預定測試數值。
感測胞元304被組配成對於藉由鄰近群中之資料存取操作所導致的擾動比記憶體胞元306更敏感。例如，感測胞元304將可藉由比起記憶體胞元306之一電容，減低感測胞元304之儲存電容器的一電容，而對擾動更敏感。
當重複的擾動導致該感測胞元304中之預定測試數值改變時，該改變利用感測電路302被檢測。例如，被儲 存在該感測胞元304中之預定測試數值可以是一個“1”數值。啟始地，感測電路302檢測該“1”數值，於其情況中，擾動指示106不被致動。但是，如果重複的擾動導致該感測胞元304改變至一個“0”數值，則感測電路302檢測該改變並且導致擾動指示106之致動。
雖然圖3剛好展示一感測胞元304，應注意到，群X可包含複數個感測胞元304。於此等實作例中，該預定測試數值是依據於利用該等複數個感測胞元304被儲存之複數個資料位元。該感測電路302可被使用以檢測被儲存在該等複數個感測胞元304中之一數值。
圖4是依據一些實作例之可包含記憶體設備100的系統400範例之方塊圖。該系統400可以是一電腦、一個人數位助理、一智慧型手機、一平板電腦、一遊戲構件、以及其它者。如於圖4之展示，各記憶體設備100具有擾動管理電路402，其可包含，例如，圖1之檢測電路104以及更新控制器108。
一記憶體控制器404回應於來自一要求設備406之要求而管理記憶體設備100之存取。該要求設備406可以是一處理器或一輸入/輸出(I/O)設備。於其他範例中，其可以是複數個要求設備。
於其他實作例中，該擾動管理電路402可被提供於記憶體控制器404或要求設備406中。
於其中擾動管理電路402被提供在一記憶體設備100之外的實作例中，擾動管理電路402中之檢測電路104的 複數個實例可被提供於其中有多於一個的要求設備406、及/或其中有多於一個的記憶體設備100之範例中。
圖5是依據一些實作例之一記憶體設備中的擾動管理處理程序之流程圖。該處理程序，例如，可利用圖1之檢測電路104以及更新控制器108而被進行。回應於至少一鄰近群記憶體胞元中之至少一資料之存取，該處理程序更新(在步驟502)供用於一特定群記憶體胞元(例如，圖1中之群X)之檢測電路104。更新該檢測電路104可包含使圖2之計數器202前進，或利用圖3之感測電路302而感測至少一感測胞元304中之資料數值中的一改變。
接著，回應於特定群記憶體胞元之可能擾動的存在，檢測電路104致動(在步驟504)擾動指示106。回應於該擾動指示，更新控制器108進行(在步驟506)特定群記憶體胞元之一更新。
於前面之說明中，許多細節被提出以提供此處揭示之主題的了解。但是，實作例可被實施而不需一些或所有的這些細節。其他實作例可包含來自上面討論之細節的修改以及變化。附加申請專利範圍是欲涵蓋此等修改以及變化。
100‧‧‧記憶體設備
102‧‧‧記憶體胞元之配置
104‧‧‧檢測電路
106‧‧‧擾動指示
108‧‧‧更新控制器
110‧‧‧更新控制信號

Claims (10)

  1. 一種配合一記憶體設備使用之裝置，其包括：一供用於該記憶體設備中之一特定群記憶體胞元之檢測電路，該檢測電路回應於至少一鄰近群記憶體胞元中的至少一資料之存取而被更新；以及一更新控制器，其回應於來自該檢測電路之一指示而導致該特定群記憶體胞元的更新，該指示是指示該特定群記憶體胞元的可能擾動之存在性。
  2. 如請求項1之裝置，其中該檢測電路包含一供用於該特定群記憶體胞元之計數器，該計數器回應於該等至少一鄰近群記憶體胞元中之該等至少一資料之存取而前進。
  3. 如請求項2之裝置，其中該檢測電路是回應於該計數器前進至具有關於一臨界值之一預定關係的一數值而輸出該指示。
  4. 如請求項2之裝置，其中前進該計數器包含增量該計數器以及減少該計數器之一者。
  5. 如請求項2之裝置，其中該計數器是隨著該等至少一鄰近群記憶體胞元中之各個對應的資料之存取而前進，其中該計數器之一數值是可利用邏輯存取以決定該特定群記憶體胞元之擾動的一位準。
  6. 如請求項2之裝置，其中該等至少一鄰近群記憶體胞元包含複數個鄰近群記憶體胞元，並且其中該計數器是回應於該等複數個鄰近群的任何存取而前進。
  7. 如請求項1之裝置，其中該特定群包含至少一個感測胞元，並且該檢測電路包含一感測電路以感測該等至少一個感測胞元之一數值。
  8. 如請求項7之裝置，其中該等至少一個感測胞元是啟始地儲存一啟始數值，並且回應於由於該等至少一鄰近群中之該等至少一個資料之存取所導致的擾動而使該等至少一個感測胞元被改變至一不同的數值，該感測電路將改變其之狀態以及輸出該指示。
  9. 如請求項7之裝置，其中該等至少一個感測胞元被組態因而對於該可能擾動比該特定群記憶體胞元更敏感。
  10. 一種於一記憶體設備中之擾動管理的方法，其包括下列步驟：回應於關聯一特定群記憶體胞元之一組鄰近群的資料之存取，而更新供用於該記憶體設備之該特定群記憶體胞元的一檢測電路；回應於藉由該檢測電路被檢測之該特定群記憶體胞元的可能擾動之存在性，藉由該檢測電路，而致動一擾動指示；以及回應於該擾動指示而進行該特定群記憶體胞元之一更新。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9202547B2 (en) 2013-03-15 2015-12-01 Intel Corporation Managing disturbance induced errors
US10691344B2 (en) 2013-05-30 2020-06-23 Hewlett Packard Enterprise Development Lp Separate memory controllers to access data in memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
KR20160042224A (ko) * 2014-10-07 2016-04-19 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
CN105702293B (zh) * 2016-01-06 2019-09-17 上海芯泽电子科技有限公司 一种用于检验非易失存储单元受干扰的方法及装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US9984759B1 (en) * 2017-03-28 2018-05-29 Macronix International Co., Ltd. Detecting data integrity in memory systems
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US10922221B2 (en) 2018-03-28 2021-02-16 Micron Technology, Inc. Memory management
US10719248B2 (en) 2018-04-20 2020-07-21 Micron Technology, Inc. Apparatuses and methods for counter update operations
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
KR20200084599A (ko) 2019-01-03 2020-07-13 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US10770127B2 (en) * 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11043280B1 (en) * 2020-02-13 2021-06-22 Sandisk Technologies Llc Refresh operations for dedicated groups of blocks of memory cells
US11264110B2 (en) 2020-02-13 2022-03-01 Sandisk Technologies Llc Refresh operations for memory cells based on susceptibility to read errors
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5715193A (en) * 1996-05-23 1998-02-03 Micron Quantum Devices, Inc. Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks
US6046952A (en) 1998-12-04 2000-04-04 Advanced Micro Devices, Inc. Method and apparatus for optimizing memory performance with opportunistic refreshing
US6269039B1 (en) 2000-04-04 2001-07-31 International Business Machines Corp. System and method for refreshing memory devices
US6931480B2 (en) 2001-08-30 2005-08-16 Micron Technology, Inc. Method and apparatus for refreshing memory to preserve data integrity
US6490225B1 (en) 2001-12-04 2002-12-03 Motorola, Inc. Memory having a synchronous controller and asynchronous array and method thereof
US7301838B2 (en) 2004-12-13 2007-11-27 Innovative Silicon S.A. Sense amplifier circuitry and architecture to write data into and/or read from memory cells
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US20080016272A1 (en) * 2006-07-03 2008-01-17 Stmicroelectronics Sa Method of refreshing dynamic random access memory, in particular in standby mode and in active operating mode, and corresponding dynamic random access memory device, for example incorporated into a cellular mobile telephone
KR101468432B1 (ko) * 2007-03-28 2014-12-04 샌디스크 테크놀로지스, 인코포레이티드 제어된 스크럽 데이터 판독에 의해 트리거되는 플래시 메모리 리프레시 기술
US7573773B2 (en) * 2007-03-28 2009-08-11 Sandisk Corporation Flash memory with data refresh triggered by controlled scrub data reads
CN101424709B (zh) * 2007-10-29 2013-03-20 西门子公司 电压扰动检测方法及装置
US20090190409A1 (en) * 2008-01-28 2009-07-30 Rok Dittrich Integrated Circuit, Cell Arrangement, Method for Operating an Integrated Circuit and for Operating a Cell Arrangement, Memory Module
CN101640065B (zh) * 2008-07-29 2012-07-04 国际商业机器公司 用于嵌入式dram的刷新控制器及刷新控制方法
US8291157B2 (en) 2010-06-24 2012-10-16 International Business Machines Corporation Concurrent refresh in cache memory
US8773800B2 (en) 2010-10-08 2014-07-08 Quantum Corporation Adaptive disturbance compensation with multi-rate synchronized sampling
US8422303B2 (en) * 2010-12-22 2013-04-16 HGST Netherlands B.V. Early degradation detection in flash memory using test cells
KR20120081352A (ko) 2011-01-11 2012-07-19 에스케이하이닉스 주식회사 리프레시 제어 회로, 이를 이용한 메모리 장치 및 그 리프레시 제어 방법
US8693252B2 (en) * 2011-07-12 2014-04-08 Samsung Electronics Co., Ltd. Method and system for adjusting read voltage in flash memory device
US8811074B2 (en) * 2012-04-03 2014-08-19 Seagate Technology Llc Parametric tracking to manage read disturbed data
US9236110B2 (en) 2012-06-30 2016-01-12 Intel Corporation Row hammer refresh command

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