TWI505423B - 半導體裝置之接墊結構 - Google Patents

Description

半導體裝置之接墊結構

本發明係關於半導體裝置，且特別是關於一種半導體裝置之接墊結構。

一般而言，半導體裝置的製作係於一晶圓上藉由依序地沉積與圖案化複數個絕緣、導電及半導體之材料膜層而形成。通常，形成於半導體裝置之最上方的眾多材料膜層構成了用於電性連結位於晶圓內之下方主動區域與元件之一接墊結構(bonding structure)，而於後續製程之中則可針對此接墊結構進行如探針測試(probe testing)之測試相關製程或打線接合(wire bonding)之封裝相關製程。

然而，隨著半導體製程的微縮，便需要針對接墊結構進行改良，以使其在進行探針測試(probing test)或打線接合(wire bonding)等測試封裝相關製程施行時仍具有一定的結構強度，以確保半導體裝置之使用壽命與可靠度。

有鑑於此，本發明提供了一種半導體裝置之接墊結構，其具有較佳之結構強度，可於半導體裝置的尺寸更為微縮時仍不會因測試與封裝等製程因素而造成毀損，進而可確保包括接墊結構之半導體裝置之壽命與可靠度。

依據一實施例，本發明之一種半導體裝置之接墊 結構，包括：一第一導電層，設置於一第一介電層之一部內，其中，該第一導電層具有一第一表面積；一第二介電層，設置於該第一介電層與該第一導電層上；一第一導電介層物，設置於該第二介電層之一部內，並位於該第一導電層上，其中.該第一導電介層物具有一第二表面積；一第三介電層，設置於該第二介電層與該第一導電介層物上；一第二導電層，設置於該第三介電層之一部內，並位於該第一導電介層物上，其中.該第一導電介層物具有一第三表面積；一保護層，設置於該第二導電層與該第三介電層上；以及一開口，設置於該保護層內，以部分露出該第二導電層，其中該第一導電層與該第一導電介層物係大體對準該第二導電層之中心處而設置，且該第一表面積、該第二表面積與該第三表面積之間具有介於0.29：0.28：1~0.43：0.42：1之比例。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

100‧‧‧半導體結構

102‧‧‧介電層

104a、104b、104c‧‧‧導電層

106a、106b‧‧‧導電介電層

110‧‧‧保護層

112‧‧‧開口

120‧‧‧裂痕

200‧‧‧接墊結構

400‧‧‧半導體裝置

500‧‧‧半導體結構

502‧‧‧介電層

504a、504b、504c、504d‧‧‧導電層

506a、506b、506c‧‧‧導電介電層

510‧‧‧保護層

512‧‧‧開口

600、600’‧‧‧接墊結構

800‧‧‧半導體裝置

圖1繪示依據本發明一實施例之一接墊結構之剖面圖。

圖2為依據圖1繪示之一接墊結構一部之上視圖。

圖3為依據圖1繪示之一接墊結構另一部之上視圖。

圖4繪示依據本發明一實施例之接墊結構之剖面圖。

圖5為依據圖4繪示本發明一實施例之接墊結構一部之上視圖。

圖6為依據圖4繪示本發明一實施例之接墊結構另一部之上視圖。

圖7繪示依據本發明另一實施例之接墊結構之剖面圖。

圖1繪示依據本發明一實施例之一半導體裝置400之一接墊結構之剖面圖。請參照圖1，半導體裝置400主要包括一半導體結構100、依序形成於半導體結構100上之數個介電層102、分別位於此些介電層102之一之內的數個導電層(conductive layers)104a、104b、104c與數個導電介層物(conductive vias)106a、106b、以及設置於最上方介電層102上之一保護層(passivation layer)110。其中，於一實施例中，半導體結構100包括如矽材質之一半導體基板(未顯示)，而於此半導體基板之上及/或之內形成有如電晶體、二極體之多個主動元件(active elements)，以及如電阻、電容、電感等之多個被動元件(passive elements)、以及如導線、導電接觸物、導電介層物等多個導電元件(conductive elements)，進而構成了具有特定功能之一積體電路(integrated circuits，未顯示)。然而，基於簡化圖示之目的，在此半導體基板以及形成於其上/其內之前述元件於第1圖內僅採用一具平整表面之半導體結構100所繪示，而並未詳細繪示半導體基板以及相關元件之詳細設置情形。

另外，形成於半導體結構100上之此些介電層102以及設置於其內之此些導電層104a、104b、104c與導電介層物106a、106b則構成了半導體裝置400內之一接墊結構200，此接 墊結構200可電性連結於半導體裝置400內之積體電路(未顯示)。另外，於保護層110內形成有一開口112，而此開口112部份露出了設置於最上方之介電層102內之一導電層104c之一部，而開口112所露出之導電層104c之部份則做為後續測試或封裝等相關製程中所應用之一接墊(bonding pad)。

再者，分別形成於導電層104c下方之多個介電層102內導電層104b與104a亦可做為支撐元件與導電元件之用，藉以結構性地支撐其上方之導電元件104c以及電性連結導電層104c與半導體裝置400內之積體電路。而分別設置於此些導電層104a、104b與104c之間之數個介電層102內之導電介層物106a與106b則做內連元件之用，藉以實體且電性地連結此些導電層104a、104b與104c。

於一實施例中，保護層110可包括如聚亞醯胺、氮化矽等具防水氣性質之絕緣材料，而介電層102可包括如二氧化矽、旋塗玻璃(SOG)、氮化矽、低介電常數(介電常數小於3)介電材料等介電材質，而導電層104a、104b、104c與導電介層物106a、106b則可包括如鎢、鋁、銅等導電材料。

圖2為依據圖1繪示半導體裝置之一接墊結構一部之上視圖。請同時參照圖1及圖2，從導電層104b具有如四邊形之一平板狀外型以及一表面積A1(未顯示)，而此時圖1內所示之導電層104c從上視觀之(未顯示)亦具有與導電層104b相同之一平板狀外型與表面積。另外，從上視觀之(未顯示)，如第1圖內所示之數個導電層104a則具有為介電層102所分隔之長條狀外型，且具有一總表面積(未顯示)。導電層104a之總表面 積係小於導電層104b與104c之表面積A1。

圖3為依據圖1繪示半導體裝置之一接墊結構另一部之上視圖。請同時參照圖1及圖3，導電層104c與104b間之數個導電介層物106b的係為大體按照如六角形之一多邊形形態而設置於介電層102內之數個導電柱狀物，而且此些導電介層物106b共具有一總表面積A2(未顯示)，其係少於導電層104b與104c之表面積A1。此些表面積A2與A1之間具有介於約0.002：1~0.003：1之比例關係(A2：A1)。

於圖1-圖3所示之半導體裝置400形成之後，可於半導體裝置400內之接墊結構200內之導電層104c處施行如探針測試(probing test)或打線接合(wire bonding)之後續測試與封裝等相關製程(皆未顯示)。然而，於上述後續測試與封裝等相關製程施行之後，常於如電子顯微鏡之光學裝置檢查中於導電層104c與104b之間的介電層102內發現有裂痕(cracks)120的生成。上述裂痕120的產生係起因於如探針測試或打線接合等後續測試與封裝等相關製程中所施加於導電層104c之應力的轉移情形所造成，而如此之裂痕120亦可能由於應力的轉移而進一步地生成於位於較下層之導電層104b與104a之間的介電層102內。倘若此些裂痕120的範圍與數量過大，恐將毀損其鄰近之導電介層物106b與106a，並影響包括接墊結構200之半導體裝置400的操作壽命與可靠度。有鑑於此，便需要針對半導體裝置內之接墊結構進行改善，以期解決上述發生於半導體裝置400之接墊結構200內的裂痕問題。

圖4繪示依據本發明另一實施例之接墊結構之剖 面圖。請參照第4圖，顯示了包括一接墊結構600之一半導體裝置800。在此，半導體裝置800主要包括一半導體結構500、依序形成於半導體結構500上之數個介電層502、分別位於此些介電層502之一之內的數個導電層504a、504b、504c、504d與導電介層物506a、506b、506c、以及設置於最上方之介電層502上之一保護層510。

於一實施例中，半導體結構500係相同於第1圖所示之半導體結構100，故在此不再描述其組成情形。另外，形成於半導體結構500上之此些介電層502及設置於其內之此些導電層504a、504b、504c、504d與導電介層物506a、506b、506c則構成了半導體裝置800內之一接墊結構600，此接墊結構600可電性連結於半導體裝置800內之積體電路(未顯示)。另外，於保護層510內形成有一開口512，而此開口512部份露出了設置於最上方之介電層502內之一導電層504d之一部，而為開口512所露出之導電層504d之部份則做為後續測試或封裝等相關製程中所應用之一接墊(bonding pad)。

再者，分別形成於導電層504d下方之多個介電層502內導電層504c、504b與504a亦可做為支撐元件與導電元件之用，藉以結構性地支撐其上方之導電層504d以及電性連結導電層504d與半導體裝置800內之積體電路(未繪示)。而分別設置於此些導電層504a、504b、504c與504d之間之數個介電層502之一內之導電介層物506a、506b與506c則做為如導電介層物之內連元件，藉以實體地且電性地連結此些導電層504a、504b、504c與504d。

於一實施例中，保護層510、介電層502、導電層504a、504b、504c、504d、以及導電介層物506a、506b、506c之形成材料則相同於如圖1-圖3所示之半導體裝置400內之保護層110、介電層102、導電層104a、104b、104c、以及導電介層物106a、106b之材料，在此不再贅述。

圖5為依據圖4繪示本發明之一接墊結構一部之上視圖。請參照第5圖，導電層504b與504c的設置情形則不同於圖1-圖2之半導體裝置400內之導電層104b。導電層504c具有包括四個斜角之大體八邊形之一平板狀外型，且具有一表面積A3(未顯示)，而於導電層504c之兩相對側邊上則分別設置有一導電層504b。導電層504b具有如長方形之一長條狀外型，且具有一表面積A4。而形成於導電層504b與504c上方之導電層504d(以虛線表示)則仍相同於如第圖1-圖3所示之導電層104c，其具有大體四邊形之一平板狀外型，因而具有較導電層504c與504b為大之一表面積A1(未繪示)，其中導電層504c係大體對準於導電層504d之中心處而設置，而導電層504b則大體分別對準於導電層504d之兩相對側邊而設置。於一實施例中，此些表面積A1、A3、A4之間具有介於0.29：0.06：1~0.43：0.28：1之一比例(A3：A4：A1)。另外，從上視觀之(未繪示)，此些導電層504a則具有為介電層502所分隔之長條狀外型，且具有一總表面積(未顯示)。此些導電層504a之總表面積係小於導電層504d之表面積A1。

圖6為依據圖4繪示本發明之接墊結構另一部之上視圖。請同時參照圖4及圖6，在此，不同於先前圖1-圖3所示 之介於導電層104c與104b間之導電介層物106b的實施情形，於本實施例中，於導電層504d與504b、504c之間的介電層502之內則設置有數個導電介層物506b與506c。在此，導電層504d相同於前述之導電層104c且具有表面積A1，導電介層物506b相同於前述之導電介層物106b仍為一導電柱狀物，且其為大體按照一mxn之一陣列物(array)形態而安排並設置於介電層502內，而此導電介層物506b所形成之一陣列物則大體位於其上方之導電層504d之兩對稱側邊的下方且大體位於其下方之導電層504b之一的上方，進而電性地連結了導電層504d與504b。此些導電介層物506b所形成之一陣列物具有一總表面積A5，其係小於導電層504d之表面積A1，且其間具有介於約0.001：1~0.002：1之比例(A5：A1)。

另外，從上視觀之，導電介層物506c具有包括四個斜角之大體八邊形之一平板狀外型，且具有一表面積A6，其大體對準於其上方之導電層504d而設置，且其表面積A6係小於其上方之導電層504d之表面積A1且小於其下方之導電層504c的表面積A3，且此些表面積A3、A6與A1之間具有介於約0.29：0.28：1~0.43：0.42：1之比例關係(A3：A6：A1)。相似於導電層504c的設置情形，導電介層物506c亦大體對準於導電層504d與導電層504c之中心處而設置。

於圖4-圖6所示之半導體裝置800形成之後，可於其內接墊結構600處施行如探針測試或打線接合之後續測試與封裝等相關製程(皆未繪示)。由於本實施例中之導電介層物506b與506c之表面積A5與A6之總和已較如圖1-圖3所示實施例中之 導電介層物106b之總表面積A2高出約94-21倍，且導電介層物506c的設置位置係位於大部分測試與封裝等相關製程中之外力所施加於導電層504d之一中心部分的正下方，而導電介層物506b與導電層504c所包括四個斜角部份更有助於施加於導電層504d處之外加應力的水平與垂直方向上的逸散。因此藉由如圖4-圖6所示之接墊結構600的使用，於後續測試與封裝等相關製程施行之後，並不會於導電層504d與504c及504b之間以及導電層504c與504b及導電層504a之間的介電層502內造成如圖1所示之裂痕120的生成，如此便可抵擋起因於後續測試與封裝等相關製程中施加於其上方之導電層504d之不良應力轉移情形，進而確保包括此接墊結構600之半導體裝置800的操作壽命與可靠度。

圖7繪示依據本發明另一實施例之接墊結構之剖面圖。如第7圖所示之半導體裝置800係由修改如圖4-圖6所示之半導體裝置800所得到的。在此，於圖7中以相同標號係代表相同構件，且基於簡化之目的，於下文中僅描述兩實施例間之差異處。

請參照圖7，接墊結構600’大體相似於如圖4-圖6所示之接墊結構600，除了於本實施例中係增大了導電介層物506a及其鄰近之介電層502之厚度。於本實施例中之導電介層物506a及其鄰近之介電層502之厚度可較如圖4-圖6所示之導電介層物506a及其鄰近之介電層502之厚度更為增厚。如此之導電介層物506a與鄰近之介電層502的增厚情形亦有助於抵擋起因於後續測試與封裝等相關製程中施加於其上方之導電層 504d之應力進一步地向下之垂直轉移情形。如此，便可確保包括此接墊結構600’之半導體裝置800的操作壽命與可靠度。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

500‧‧‧半導體結構

502‧‧‧介電層

504a、504b、504c、504d‧‧‧導電層

506a、506b、506c‧‧‧導電介電層

510‧‧‧保護層

512‧‧‧開口

600‧‧‧接墊結構

800‧‧‧半導體裝置

Claims (10)

1. 一種半導體裝置之接墊結構，包括：一第一導電層，設置於一第一介電層之一部內，其中，該第一導電層具有一第一表面積；一第二介電層，設置於該第一介電層與該第一導電層上；一第一導電介層物，設置於該第二介電層之一部內，並位於該第一導電層上，其中，該第一導電介層物具有一第二表面積；一第三介電層，設置於該第二介電層與該第一導電介層物上；一第二導電層，設置於該第三介電層之一部內，並位於該第一導電介層物上，其中，該第二導電層具有一第三表面積；一保護層，設置於該第二導電層與該第三介電層上；以及一開口，設置於該保護層內，部分露出該第二導電層，其中該第一導電層與該第一導電介層物係大體對準該第二導電層之中心處而設置，且該第一表面積、該第二表面積與該第三表面積之間具有介於0.29：0.28：1~0.43：0.42：1之比例。
2. 如申請專利範圍第1項所述之半導體裝置之接墊結構，其中從上視觀之，該第二導電層具有大體為四邊形之一平板狀外型，而該第一導電介層物與該第一導電層具有大體為八邊形之一平板狀外型。
3. 如申請專利範圍第1項所述之半導體裝置之接墊結構，其 中該第一介電層、該第二介電層與該第三介電層包括氧化矽、氮化矽或低介電常數介電材料。
4. 如申請專利範圍第1項所述之半導體裝置之接墊結構，其中該保護層包括聚亞醯胺或氮化矽。
5. 如申請專利範圍第1項所述之半導體裝置之接墊結構，其中該第一導電層、該第二導電層與該第一導電介層物包括鎢、鋁或銅。
6. 如申請專利範圍第1項所述之半導體裝置之接墊結構，更包括：一對第三導電層，分別設置於該第一介電層之另一部內且位於該第一導電層之相對側；以及複數個第二導電介層物，分別設置於該第二介電層之另一部內且位於該第一導電介層物之相對側並位於該些第三導電層上，以電性連結該第三導電層與該第二導電層，其中從上視觀之，該些第三導電層為具有長條狀外型並分別具有一第四表面積，而該些第二導電介層物形成了經規則排列之一對陣列物，且該些陣列物具有一總表面積，且該第四表面積與該第三表面積之間具有介於0.06：1~0.28：1之比例，以及該總表面積與該第三表面積之間具有介於0.001：1~0.002：1之比例。
7. 如申請專利範圍第6項所述之半導體裝置之接墊結構，其中該些第三導電層與該些第二導電介層物包括鎢、鋁或銅。
8. 如申請專利範圍第1項所述之半導體裝置之接墊結構，更 包括：一第四介電層，位於該第一介電層之下；複數個第二導電介層物，設置於該第四介電層內並實體接觸該第一導電層。
9. 如申請專利範圍第8項所述之半導體裝置之接墊結構，其中該第四介電層之厚度係大於該第一介電層、第二介電層與該第三介電層之厚度。
10. 如申請專利範圍第8項所述之半導體裝置之接墊結構，其中該第四介電層包括氧化矽、氮化矽或低介電常數介電材料，而該些第二導電介層物包括鎢、鋁或銅。