TWI488274B - 中空柱狀凸塊製程 - Google Patents
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Description
本發明係有關於半導體裝置之突出接點製作,特別係有關於一種中空柱狀凸塊製程。
傳統的凸塊製程一般為銲料電鍍在凸塊下金屬層(UBM)上,再迴焊成球狀凸塊(即銲球)。然而,銲球製作於半導體基板之微間距銲墊(間距小於100微米)上時,因銲球的中間弧狀橫向突出以及銲料量過大的擠壓塌陷,極容易發生而把兩相鄰的銲球橋接連接在一起,這造成了端子傳輸路徑之短路問題。因而,已有人提出以銅柱等柱狀凸塊取代早期的球狀凸塊,不會有橋接短路問題。並在柱狀凸塊之突出端面設置微量不足以成球的銲料,以供覆晶接合、TSV晶片堆疊等表面接合。但因銲料量的減少以及柱狀凸塊具有高於銲料之彈性模數,柱狀凸塊的承受應力會集中施加在對應於下方晶片接觸邊緣,造成在柱狀凸塊底部之斷裂,使得柱狀凸塊接合處之可靠度不佳。倘若單純地降低柱狀凸塊之高度,便無法有效維持晶片接合間隙,因銲料潰散的橋接短路風險將再度產生。
為了解決上述之問題,本發明之主要目的係在於提供一種中空柱狀凸塊製程,可保持適當的凸塊支撐高度下增加不潰散的銲料量,可降低柱狀凸塊之應力集中以提
昇凸塊接合處之可靠度。
本發明之次一目的係在於提供一種中空柱狀凸塊製程,可防止銲料被擠壓塌陷造成微間距凸塊的橋接短路之問題。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種中空柱狀凸塊製程,包含以下步驟。首先,提供一半導體基板,其表面係設有至少一銲墊;之後,形成一阻障層於該半導體基板上,該阻障層並連接至該銲墊;之後,形成一第一光阻層於該阻障層上,並曝光顯影該第一光阻層,以使該第一光阻層具有至少一在該銲墊上環形開孔,該環形開孔內係具有一獨立遮柱;之後,電鍍形成至少一柱狀凸塊於該環形開孔內,該柱狀凸塊係結合於該阻障層並具有一頂面以及一中空部,該中空部係以該獨立遮柱界定;之後,移除該第一光阻層以及該獨立遮柱;之後,形成一第二光阻層於該阻障層上,該第二光阻層之厚度係大於該第一光阻層之厚度,以覆蓋該柱狀凸塊之該頂面,並曝光顯影該第二光阻層,以使該第二光阻層具有至少一對準該中空部且不顯露該頂面之柱心開孔;之後,電鍍形成至少一銲料柱於該柱心開孔內,該銲料柱係結合於該阻障層並具有一高於該頂面之高度;以及,移除該第二光阻層。或者,在另一變化實施例中,當該第一光阻層與該第二光阻層為正光阻時,該第二光阻層可形成於該第一光阻層上,待該銲料柱電鍍形成之後,再一次移除該
第一光阻層與該第二光阻層。此外,本發明另揭示利用上述中空柱狀凸塊製程製成之一種中空柱狀凸塊結構。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述之中空柱狀凸塊製程中,該阻障層係覆蓋於該半導體基板之一保護層,另可包含之步驟為:在移除該第二光阻層之後,蝕刻移除該阻障層外露於該柱狀凸塊與該銲料柱之部位。
在前述之中空柱狀凸塊製程中,可另包含之步驟為:在移除該第二光阻層之後,迴焊該銲料柱,以使該銲料柱之頂端焊黏於該頂面。
在前述之中空柱狀凸塊製程中,可藉由該第一光阻層之厚度對該第二光阻層之厚度兩者比值,使得該柱狀凸塊之高度具有不低於迴焊後銲料柱高度百分之七十,並藉由該第二光阻層之該柱心開孔之體積對該環形開孔之體積兩者比值,使得該銲料柱之體積不小於該柱狀凸塊之體積百分之三十。
以下將配合所附圖示詳細說明本發明之實施例,然應注意的是,該些圖示均為簡化之示意圖,僅以示意方法來說明本發明之基本架構或實施方法,故僅顯示與本案有關之元件與組合關係,圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製,某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理,以提供更
清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計,詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例,一種中空柱狀凸塊製程舉例說明於第1A至1K圖之各步驟元件截面示意圖以及第2圖為在第1I圖元件之立體示意圖。該中空柱狀凸塊製程係包含以下步驟。
首先,如第1A圖所示,提供一半導體基板110,其表面係設有至少一銲墊111。一保護層112係覆蓋該半導體基板110之該表面並顯露該銲墊111。該銲墊111係可為晶片基本之銲墊,亦可為重配置線路層中之重配置接墊。該半導體基板110係可為一半導體晶圓,其主動表面已製作好積體電路、光感測元件或是例如微型麥克風等微機電元件,並以該銲墊111作為對外連接端子,例如電性測試與電性接合。此外,該半導體基板110內亦可設置有垂直向電性導通之矽穿孔(TSV,圖中未繪出),使得該銲墊111可位於該半導體基板110之主動表面或是相對之背面。
之後,如第1B圖所示,形成一阻障層120於該半導體基板110上,該阻障層120並連接至該銲墊111。在本實施例中,該阻障層120係覆蓋於該半導體基板110之該保護層112。可利用濺鍍(sputtering)或是已知的物理沉積技術形成該阻障層120。該阻障層120之材質係可為鈦/銅(Ti-Cu)。此外,該阻障層120係可為具多層結構之凸塊下金屬層(UBM)。該阻障層120係用以避免後
續形成之銲料柱160金屬擴散到該銲墊111並可作為一電鍍種子層。
之後,如第1C圖所示,形成一第一光阻層130於該阻障層120上,該第一光阻層130係可為一感光乾膜或是液態光阻劑。如第1D圖所示,並曝光顯影該第一光阻層130,以使該第一光阻層130具有至少一在該銲墊111上環形開孔131,該環形開孔131內係具有一獨立遮柱132。該獨立遮柱132係被隔離在該環形開孔131中而不與該第一光阻層130之層本體連接。該獨立遮柱132之高度相當於該第一光阻層130之一第一厚度T1。
之後,如第1E圖所示,電鍍形成至少一柱狀凸塊140於該環形開孔131內,該柱狀凸塊140係結合於該阻障層120並具有一頂面141以及一中空部142,該中空部142係以該獨立遮柱132界定。該柱狀凸塊140之材質係可為銅(Cu)、金(Au)、鋁(Al)或高溫錫鉛等。其中以銅質柱狀凸塊140較為實用。此外,該柱狀凸塊140之一第一高度H1應不高於該第一光阻層130之第一厚度T1,即H1≦T1,以避免覆蓋該獨立遮柱132,可利用一微研磨步驟以研磨該柱狀凸塊140之該頂面141使其與其它柱狀凸塊140具有一致之高度並清除在該獨立遮柱132上殘留金屬。之後,如第1F圖所示,可利用去光阻液移除該第一光阻層130以及該獨立遮柱132。
之後,如第1G圖所示,形成一第二光阻層150於該阻障層120上,該第二光阻層150係可為一液態光阻劑。
該第二光阻層150之一第二厚度T2係大於該第一光阻層130之第一厚度(相當於柱狀凸塊140之第一高度H1),即T2>H1,以覆蓋該柱狀凸塊140之該頂面141。再如第1G圖所示,並曝光顯影該第二光阻層150,以使該第二光阻層150具有至少一對準該中空部142且不顯露該頂面141之柱心開孔151。
之後,如第1H圖所示,電鍍形成至少一銲料柱160於該柱心開孔151內,該銲料柱160係結合於該阻障層120並具有一高於該頂面141之第二高度H2,而該銲料柱160之第二高度H2係可略小於該第二光阻層150之第二厚度T2,即T2>H2>H1。該銲料柱160之材質係可為錫銀(Sn-Ag)。
之後,如第1I與2圖所示,移除該第二光阻層150。該銲料柱160之一第二高度H2係較高於該柱狀凸塊140之該頂面141並且該銲料柱160貫穿該柱狀凸塊140。
此外,如第1J圖所示,在移除該第二光阻層150之後,可迴焊該銲料柱160,以使該銲料柱160之頂端161焊黏於該柱狀凸塊140之該頂面141。該銲料柱160迴焊後之一第三高度H3雖略小於電鍍時之第二高度H2但仍大於該柱狀凸塊140之第一高度H1,即H2>H3>H1(請比較第1I與1J圖)。
最後,如第1K圖所示,在移除該第二光阻層150之後,可蝕刻移除該阻障層120外露於該柱狀凸塊140與該銲料柱160之部位,使得該阻障層120形成為在該柱
狀凸塊140與該銲料柱160下方之墊片狀阻障層121。由於該阻障層120之厚度遠薄於該柱狀凸塊140與該銲料柱160之十分之一以下,故較佳可利用電漿蝕刻方式移除該阻障層120之外露部位。依製程需求之不同,蝕刻移除該阻障層120之步驟係可在迴焊該銲料柱160之後或是之前,當在迴焊該銲料柱160之後,因該銲料柱160已焊黏於該柱狀凸塊140之頂面141,該柱狀凸塊140之高度將不會受到蝕刻影響而變略低,故蝕刻移除該阻障層120之方法可更彈性化;當在迴焊該銲料柱160之前,該柱狀凸塊140之頂面141可被電漿蝕刻而更為清潔,該銲料柱160之頂端161能更易於焊黏至該柱狀凸塊140之該頂面141。
故在上述中空柱狀凸塊製程中,可藉由該第一光阻層130之第一厚度T1對該第二光阻層150之厚度T2兩者比值(T1/T2),使得該柱狀凸塊140之第一高度H1具有不低於迴焊後銲料柱160之第三高度H3之百分之七十,即H1≧0.7×H3,並藉由該第二光阻層150之該柱心開孔151之體積對該環形開孔131之體積兩者比值,使得該銲料柱160之體積不小於該柱狀凸塊140之體積百分之三十。
因此,本發明提供之一種中空柱狀凸塊製程可保持適當的凸塊支撐高度下增加不潰散的銲料量,可降低柱狀凸塊之應力集中以提昇凸塊接合處之可靠度。並且,亦可防止銲料被擠壓塌陷造成微間距凸塊的橋接短路之問
題。
依據本發明之第二具體實施例,另一種中空柱狀凸塊製程舉例說明於第3A至3D圖由形成第二光阻層至移除兩光阻層之步驟中之元件截面示意圖。該中空柱狀凸塊製程之前段流程係可相同如第一具體實施例中第1A至1E圖之步驟,該中空柱狀凸塊製程之後段流程為,當該第一光阻層130與該第二光阻層250為正光阻時,該第二光阻層250可形成於該第一光阻層130上,待該銲料柱160電鍍形成之後,再一次移除該第一光阻層130與該第二光阻層250,詳細內容如下所述。
首先,再如第1A圖所示,提供一半導體基板110,其表面係設有至少一銲墊111。一保護層112係覆蓋該半導體基板110之該表面並顯露該銲墊111。之後,再如第1B圖所示,形成一阻障層120於該半導體基板110上,該阻障層120並連接至該銲墊111。在本實施例中,該阻障層120係覆蓋於該半導體基板110之該保護層112。之後,再如第1C圖所示,形成一第一光阻層130於該阻障層120上。在本實施例中,該第一光阻層130係可為正光阻型液態光阻或是正光阻型感光乾膜。並再如第1D圖所示,曝光顯影該第一光阻層130,以使該第一光阻層130具有至少一在該銲墊111上環形開孔131,該環形開孔131內係具有一獨立遮柱132。之後,再如第1E圖所示,電鍍形成至少一柱狀凸塊140於該環形開孔131內,該柱狀凸塊140係結合於該阻障層120並具
有一頂面141以及一中空部142,該中空部142係以該獨立遮柱132界定。在本實施例中,該第一光阻層130並不移除在該柱狀凸塊140形成之後。
之後,如第3A圖所示,形成一第二光阻層250於該第一光阻層130上,以覆蓋該柱狀凸塊140之該頂面141。其中該柱狀凸塊140之一第一高度即相當於該第一光阻層130之第一厚度T1,該第二光阻層250具有一第二厚度T2’,用以界定該銲料柱160之最大突出高度。在本實施例中,該第二光阻層250係可為正光阻型液態光阻或是正光阻型感光乾膜。並如第3B圖所示,曝光顯影該第二光阻層250與該獨立遮柱132,以使該第二光阻層250具有至少一對準該中空部142且不顯露該頂面141之柱心開孔251並移除該獨立遮柱132。
之後,如第3C圖所示,電鍍形成至少一銲料柱160於該中空部142與該柱心開孔251內,該銲料柱160係結合於該阻障層120並具有一高於該頂面141之一第二高度H2,其係可不高於或略低於該第二光阻層250之第二厚度T2’加上該柱狀凸塊140之第一高度(相當於T1)之和,即H2≦T2’+T1。
之後,如第3D圖所示,移除該第一光阻層130與該第二光阻層250,使得該阻障層120為大部份的外露。
此外,再如第1J圖所示,在移除該第一光阻層130與該第二光阻層250之後,可迴焊該銲料柱160,以使該銲料柱160之頂端161焊黏於該柱狀凸塊140之該頂
面141,其中該銲料柱160迴焊後之第三高度H3略小於電鍍形成之第二高度H2但仍大於該柱狀凸塊140之第一高度(相當於T1),即H2>H3>T1。最後,再如第1K圖所示,在移除該第一光阻層130與該第二光阻層250之後,可蝕刻移除該阻障層120外露於該柱狀凸塊140與該銲料柱160之部位,使得該阻障層120形成為在該柱狀凸塊140與該銲料柱160下方之墊片狀阻障層121。
故在上述中空柱狀凸塊製程中,可藉由該第一光阻層130之厚度(相當於第一高度T1)對該第一光阻層130之第一厚度T1加上該第二光阻層250之第二厚度T2’和兩者比值(T1/(T1+T2’)),使得該柱狀凸塊140之高度具有不低於迴焊後銲料柱160高度百分之七十,並藉由該獨立遮柱132加上該第二光阻層250之該柱心開孔251之體積和對該環形開孔131之體積兩者比值,使得該銲料柱160之體積不小於該柱狀凸塊140之體積百分之三十。
因此,本發明提供之一種中空柱狀凸塊製程可保持適當的凸塊支撐高度下增加不潰散的銲料量,可降低柱狀凸塊之應力集中以提昇凸塊接合處之可靠度。並且,亦可防止銲料被擠壓塌陷造成微間距凸塊的橋接短路之問題。
第4圖繪示依據第二具體實施例之一變化例之另一種中空柱狀凸塊結構之截面示意圖。該中空柱狀凸塊結構係主要包含一半導體基板110。一阻障層121係形成於該半導體基板110上並連接至其銲墊111。該柱狀凸
塊140係電鍍形成並結合於該阻障層121,而該柱狀凸塊140係具有一頂面141以及一中空部142。一銲料柱160係電鍍形成於該中空部142內,該銲料柱160係結合於該阻障層121並具有一高於該頂面141之高度。在本實施例中,該中空柱狀凸塊結構係另包含有一第二阻障層270,係形成於該柱狀凸塊140之該頂面141與該中空部142之孔內壁,以供接合該銲料柱160並使該銲料柱160迴焊後形成為一體之蕈形截面。該第二阻障層270之設置可防止該銲料柱160塌散到該柱狀凸塊140之外側柱壁。更具體地,該第二阻障層270係更連接至該阻障層121位於該中空部142內之一孔底區域。
以上所述,僅是本發明的較佳實施例而已,並非對本發明作任何形式上的限制,雖然本發明已以較佳實施例揭露如上,然而並非用以限定本發明,任何熟悉本項技術者,在不脫離本發明之技術範圍內,所作的任何簡單修改、等效性變化與修飾,均仍屬於本發明的技術範圍內。
110‧‧‧半導體基板
111‧‧‧銲墊
112‧‧‧保護層
120‧‧‧阻障層
121‧‧‧墊片狀阻障層
130‧‧‧第一光阻層
131‧‧‧環形開孔
132‧‧‧獨立遮柱
140‧‧‧柱狀凸塊
141‧‧‧頂面
142‧‧‧中空部
150‧‧‧第二光阻層
151‧‧‧柱心開孔
160‧‧‧銲料柱
161‧‧‧頂端
250‧‧‧第二光阻層
251‧‧‧柱心開孔
270‧‧‧第二阻障層
H1‧‧‧第一高度
H2‧‧‧第二高度
H3‧‧‧第三高度
T1‧‧‧第一厚度
T2‧‧‧第二厚度
T2’‧‧‧第二厚度
第1A至1K圖:依據本發明之第一具體實施例,繪示一種中空柱狀凸塊製程於各步驟中之元件截面示意圖。
第2圖:依據本發明之第一具體實施例,繪示該中空柱狀凸塊製程在第1I圖元件之立體示意圖。
第3A至3D圖:依據本發明之第二具體實施例,繪示另
一種中空柱狀凸塊製程由形成第二光阻層至移除兩光阻層之步驟中之元件截面示意圖。
第4圖:依據本發明之第二具體實施例之一變化例,繪示另一種中空柱狀凸塊結構之截面示意圖。
110‧‧‧半導體基板
111‧‧‧銲墊
112‧‧‧保護層
120‧‧‧阻障層
140‧‧‧柱狀凸塊
141‧‧‧頂面
142‧‧‧中空部
150‧‧‧第二光阻層
151‧‧‧柱心開孔
160‧‧‧銲料柱
H1‧‧‧第一高度
H2‧‧‧第二高度
T2‧‧‧第二厚度
Claims (8)
- 一種中空柱狀凸塊製程,包含:提供一半導體基板,其表面係設有至少一銲墊;形成一阻障層於該半導體基板上,該阻障層並連接至該銲墊;形成一第一光阻層於該阻障層上,並曝光顯影該第一光阻層,以使該第一光阻層具有至少一在該銲墊上環形開孔,該環形開孔內係具有一獨立遮柱;電鍍形成至少一柱狀凸塊於該環形開孔內,該柱狀凸塊係結合於該阻障層並具有一頂面以及一中空部,該中空部係以該獨立遮柱界定;移除該第一光阻層以及該獨立遮柱;形成一第二光阻層於該阻障層上,該第二光阻層之厚度係大於該第一光阻層之厚度,以覆蓋該柱狀凸塊之該頂面,並曝光顯影該第二光阻層,以使該第二光阻層具有至少一對準該中空部且不顯露該頂面之柱心開孔;電鍍形成至少一銲料柱於該柱心開孔內,該銲料柱係結合於該阻障層並具有一高於該頂面之高度;以及移除該第二光阻層。
- 依據申請專利範圍第1項之中空柱狀凸塊製程,其中該阻障層係覆蓋於該半導體基板之一保護層,另包含之步驟為:在移除該第二光阻層之後,蝕刻移 除該阻障層外露於該柱狀凸塊與該銲料柱之部位。
- 依據申請專利範圍第2項之中空柱狀凸塊製程,另包含之步驟為:在移除該第二光阻層之後,迴焊該銲料柱,以使該銲料柱之頂端焊黏於該頂面。
- 依據申請專利範圍第1項之中空柱狀凸塊製程,其中藉由該第一光阻層之厚度對該第二光阻層之厚度兩者比值,使得該柱狀凸塊之高度具有不低於迴焊後銲料柱高度百分之七十,並藉由該第二光阻層之該柱心開孔之體積對該環形開孔之體積兩者比值,使得該銲料柱之體積不小於該柱狀凸塊之體積百分之三十。
- 一種中空柱狀凸塊製程,包含:提供一半導體基板,其表面係設有至少一銲墊;形成一阻障層於該半導體基板上,該阻障層並連接至該銲墊;形成一第一光阻層於該阻障層上,並曝光顯影該第一光阻層,以使該第一光阻層具有至少一在該銲墊上環形開孔,該環形開孔內係具有一獨立遮柱;電鍍形成至少一柱狀凸塊於該環形開孔內,該柱狀凸塊係結合於該阻障層並具有一頂面以及一中空部,該中空部係以該獨立遮柱界定;形成一第二光阻層於該第一光阻層上,以覆蓋該柱狀凸塊之該頂面,並曝光顯影該第二光阻層與該獨立遮柱,以使該第二光阻層具有至少一對準該 中空部且不顯露該頂面之柱心開孔並移除該獨立遮柱;電鍍形成至少一銲料柱於該中空部與該柱心開孔內,該銲料柱係結合於該阻障層並具有一高於該頂面之高度;以及移除該第一光阻層與該第二光阻層。
- 依據申請專利範圍第5項之中空柱狀凸塊製程,其中該阻障層係覆蓋於該半導體基板之一保護層,另包含之步驟為:在移除該第一光阻層與該第二光阻層之後,蝕刻移除該阻障層外露於該柱狀凸塊與該銲料柱之部位。
- 依據申請專利範圍第6項之中空柱狀凸塊製程,另包含之步驟為:在移除該第一光阻層與該第二光阻層之後,迴焊該銲料柱,以使該銲料柱之頂端焊黏於該頂面。
- 依據申請專利範圍第5項之中空柱狀凸塊製程,其中藉由該第一光阻層之厚度對該第一光阻層加上該第二光阻層之厚度和兩者比值,使得該柱狀凸塊之高度具有不低於迴焊後銲料柱高度百分之七十,並藉由該獨立遮柱加上該第二光阻層之該柱心開孔之體積和對該環形開孔之體積兩者比值,使得該銲料柱之體積不小於該柱狀凸塊之體積百分之三十。
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US20060292711A1 (en) * | 2005-06-28 | 2006-12-28 | Peng Su | Mechanical integrity evaluation of low-k devices with bump shear |
US20080224308A1 (en) * | 2006-10-02 | 2008-09-18 | Samsung Electronics Co., Ltd. | Semiconductor package and fabricating method thereof |
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