TWI483558B - 收發器之前端電路 - Google Patents

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Description

收發器之前端電路
本發明係指一種收發器之前端電路，尤指一種使用一單端結構低雜訊放大器(low-noise amplifier，LNA)且不使用一阻抗轉換器，以消除因該阻抗轉換器所造成該低雜訊放大器之訊號損耗，並於該低雜訊放大器側使用非對稱二級串聯開關，以於發射期間提升一功率放大器(power amplifier，PA)至該低雜訊放大器之隔離度，並消除因一發射/接收開關所造成該功率放大器之功率損耗之前端電路，即傳輸/接收前端電路。
在先前技術中，一發射/接收(transmit-receive，TR)前端電路採用許多晶片外(off-chip)組件，如一發射/接收開關、匹配網路、阻抗轉換器，並於一接收(reception，Rx)側之一差動低雜訊放大器(low-noise amplifier，LNA)及一發射(transmission，Tx)側之一功率放大器(power amplifier，PA)使用各自獨立接腳及匹配網路，因此印刷電路板(printed circuit board，PCB)需要更多成本及更大尺寸。
舉例來說，請參考第1圖，第1圖為先前技術中一發射/接收前端電路10之示意圖。發射/接收前端電路10包含有一低雜訊放大器100、一功率放大器102、獨立阻抗轉換器104、106、獨立匹配網路 108、110以及一發射/接收開關112耦接於一天線114。低雜訊放大器100為全差動輸入及輸出，以抑制晶片內(on-chip)雜訊。功率放大器102亦為全差動，以於理想上增加6dB輸出電壓擺幅餘裕度。如此一來，獨立阻抗轉換器104、106需要分別轉換單端結構天線接口至差動電路接口予低雜訊放大器100及功率放大器102。除了低雜訊放大器100及功率放大器102之外，其它前端裝置為晶片外(off-chip)組件，因而佔用大量印刷電路板之面積，即阻抗轉換器104、106、匹配網路108、110、發射/接收開關112以及天線114。一般來說，接收路徑與發射路徑上之匹配網路108、110需要分別對低雜訊放大器100及功率放大器102最佳化雜訊匹配及功率匹配。
在一無線收發器之操作中，發射及接收係使用不同時間間隔。發射/接收開關112於發射期間的功能係耦合功率放大器102之最大功率至天線114，並避免發射訊號破壞低雜訊放大器100之輸入。另一方面，發射/接收開關112於接收期間的功能係最大化由天線114至低雜訊放大器100之輸入訊號，並最小化因功率放大器102之負載效應所產生之損耗。
然而，雖然先前技術具有使用高品質晶片外組件以分別最佳化發射及接收效能的彈性，但由於具有許多晶片外組件，使得印刷電路板需要更高成本及更大尺寸。另一方面，若習知技術直接使用晶片內組件取代晶片外組件，可能造成相當大的插入損耗，因而犧牲射頻效能。因此，先前技術實有改進之必要。
因此，本發明之主要目的即在於提供一種收發器之前端電路，能夠減少該低雜訊放大器之訊號損耗。
本發明一實施例揭露一種收發器之前端電路。該收發器之前端電路包含有一低雜訊放大器；一功率放大器；一阻抗轉換器，耦接於該功率放大器，用來增加該功率放大器之一功率傳輸；以及開關，耦接於該阻抗轉換器之輸出與該低雜訊放大器之輸入之間。該低雜訊放大器為單端結構，且於該低雜訊放大器與該開關之間無阻抗轉換器。
本發明另一實施例揭露一種收發器之前端電路。該收發器之前端電路包含有一低雜訊放大器；一功率放大器；一阻抗轉換器，耦接於該功率放大器，用來增加該功率放大器之一功率傳輸；以及一開關，耦接於該阻抗轉換器之輸出與該低雜訊放大器之輸出之間。該開關包含有一第一電晶體，其包含有一第一端、一第二端及一控制端；一第二電晶體，其包含有一第一端、一第二端及一控制端，該第一端耦接於該第一電晶體之該第二端，該第二電晶體之該第二端與該低雜訊放大器之輸入耦接；一第一電阻，耦接於該第一電晶體之該控制端；一第二電阻，耦接於該第二電晶體之該控制端；一第三電阻，耦接於該第一電晶體之該第一端；一第四電阻，具有一端耦接於該第一電晶體之該第二端與該第二電晶體之該第一端之間；一第五電阻，耦接於該第二電晶體之該第二端；以及一第一電 容，具有一端耦接於該阻抗轉換器，另一端耦接於該第一電晶體之該第一端與該第三電阻之間。
上述收發器之前端電路，通過使用一單端結構低雜訊放大器，而非使用一阻抗轉換器，以減少因該阻抗轉換器所造成該低雜訊放大器之訊號損耗。
請參考第2圖，第2圖為本發明實施例一發射/接收(transmit-receive，TR)前端電路20之示意圖。如第2圖所示，發射/接收前端電路20包含有一低雜訊放大器(low-noise amplifier，LNA)200、一差動功率放大器(power amplifier，PA)202、一阻抗轉換器204、一匹配網路208以及一天線210，其中，低雜訊放大器200、差動功率放大器202及阻抗轉換器204係設置於晶片內(on-chip)，而匹配網路208及天線210係設置於晶片外(off-chip)。如此一來，發射/接收前端電路20之大多數組件係置於晶片內，因而達到小型化尺寸、低成本並僅需較少接腳，即由4根接腳減至1根接腳，並適當設計以減少功率放大器202之功率損耗及低雜訊放大器200之訊號損耗。
發射/接收前端電路20與發射/接收前端電路10之間主要差別係低雜訊放大器200為單端結構且於低雜訊放大器200與發射/接收開關206之間無阻抗轉換器，而發射/接收開關206係置於低雜訊放大 器側一非對稱二級串聯開關，於功率放大器202至天線210之一路徑上未設置發射/接收開關，且僅匹配網路208及天線210係置於晶片外。如此一來，本發明實施例可於發射期間提升功率放大器202至低雜訊放大器200的隔離度，並消除習知因發射/接收開關所造成的功率放大器202之功率損耗及因阻抗轉換器所造成的低雜訊放大器200之訊號損耗。
詳細來說，阻抗轉換器204將由差動功率放大器202所輸出之兩差動訊號結合成一共模訊號，以在不需增加功率放大器202之一供應電壓情況下，增加一電壓擺幅並將功率放大器202之功率傳輸增加6dB。匹配網路208最佳化功率放大器202之一負載阻抗，並最大化功率放大器202被傳輸至天線210之一輸出功率。此外，為了減少功率放大器202至天線210之功率損耗以最大化傳輸功率，發射/接收開關206係一置於低雜訊放大器200側之非對稱二級串聯開關，並且未設置於功率放大器202至天線210之一路徑上。如此一來，本發明可消除因習知發射/接收開關所造成的功率放大器202之功率損耗。
在此配置下，發射/接收開關206於發射期間切斷，以隔離功率放大器202與低雜訊放大器200，即保護低雜訊放大器200免於功率放大器202之大輸出訊號干擾。發射/接收開關206提供較佳隔離，功率放大器202可傳輸更多功率，而不干擾低雜訊放大器200。除此之外，發射/接收開關206之隔離對功率放大器202本身亦很重 要。若發射/接收開關206之隔離度不佳，因於低雜訊放大器200之輸入端之大洩漏電壓擺幅所產生之阻抗變化將轉傳至功率放大器202，使得功率放大器202之一輸出阻抗隨訊號而改變。當功率放大器202之輸出阻抗非固定，由線性之功率放大器202所產生之訊號變成非線性。因此，發射/接收開關206需要具有較佳隔離度，以更保護低雜訊放大器200，並保證高輸出功率下較少功率放大器202之訊號失真。
請參考第3圖，第3圖為本發明實施例第2圖中發射/接收開關206之示意圖。如第3圖所示，發射/接收開關206主要包含有電晶體M1、M2、電阻R1~R5及電容C1、C2，其詳細結構及連接配置如第3圖所示。其中，電晶體M1之一第二端係耦接於電晶體M2之一第一端，電阻R1係耦接於電晶體M1之一控制端，電阻R2係耦接於電晶體M2之一控制端，電阻R3係耦接於電晶體M1之一第一端，電阻R4具有一端耦接於電晶體M1之第二端與電晶體M2之第一端之間，電阻R5係耦接於電晶體M2之一第二端，電容C1具有一端耦接於阻抗轉換器204及天線210，另一端耦接於電晶體M1之第一端與電阻R3之間，而電容C2具有一端耦接於低雜訊放大器200，另一端耦接於電晶體M2之第二端與電阻R5之間。
值得注意的是，在上述實施例中，電晶體M1、M2為N型金氧半導體(metal oxide semiconductor，MOS)電晶體，且第一端、第二端及控制端分別為一汲極、一源極及一閘極。在另一實施例中， 電晶體M1、M2可為P型金氧半導體電晶體，且第一端、第二端及控制端分別為一源極、一汲極及一閘極。又另一實施例中，只要據以修飾，電晶體M1、M2可為其它電晶體。
如第3圖所示，電阻R1~R5用來提供偏壓至電晶體M1、M2，進而於發射期間使電晶體M1、M2不導通，產生最大隔離，並於接收期間導通電晶體M1、M2。詳細來說，於發射期間電晶體M1、M2皆不導通。因此，由於習知發射/接收開關112僅具有一電晶體(即無電晶體M2)，發射/接收開關206相較於習知發射/接收開關112可提供兩倍隔離。二級串聯開關發射/接收開關206具有如寬的頻寬、小尺寸及便於處理小訊號效能等優點，並減少關閉狀態下各開關裝置之電壓擺幅負擔。此外，電容C1、C2分別做為直流(direct current，DC)阻擋器，以阻擋來自功率放大器202及低雜訊放大器200的直流功率。如此一來，發射/接收開關206可於發射期間於功率放大器202與低雜訊放大器200之間提供較佳隔離度，以更保護低雜訊放大器200，並保證高輸出功率下，較少功率放大器202之訊號失真。
另一方面，請繼續參考第2圖。為了減少接收期間天線210至低雜訊放大器200之訊號損耗以改善低雜訊放大器200之靈敏度，相較於習知差動低雜訊放大器100，低雜訊放大器200為單端結構，且於低雜訊放大器200與發射/接收開關206之間無阻抗轉換器，即於低雜訊放大器200至天線210之一路徑上無阻抗轉換器。在此情 況下，此架構無單端至差動的轉換損耗，如平衡不平衡(balun)損耗。此外，低雜訊放大器200可為一共閘極(common-gate，CG)低雜訊放大器，以直接使輸入阻抗為50歐姆，因而移除內部匹配組件，並因此減少損耗及晶片面積，且亦簡化外部匹配網路208。如此一來，本發明消除因阻抗轉換器所造成低雜訊放大器200之訊號損耗，並提供較佳靈敏度。
更進一步地，於接收期間，發射/接收開關206係導通，即電晶體M1、M2皆導通。因此，低雜訊放大器200之輸入阻抗匹配功率放大器202、阻抗轉換器204及傳輸/接收開關206之負載。為了更減少插入損耗，可設計匹配網路208、發射/接收開關206及阻抗轉換器204，以同時最佳化低雜訊放大器200之輸入匹配及功率放大器202之輸出匹配，如可設計阻抗轉換器204之一電感於一操作頻率上抵消其他裝置之寄生電容，進而分離低雜訊放大器200及功率放大器202之匹配需求。如此一來，本發明可藉由最佳化阻抗轉換器204之電感，更佳減少插入損耗。
請繼續參考第3圖，於接收期間，由於電晶體M1、M2皆導通，因此發射/接收開關206相較於習知發射/接收開關112具有更多串聯阻抗及更大雜訊(因習知發射/接收開關112僅具有一電晶體而無電晶體M2)。因此，電晶體M1、M2之尺寸係設計較大以減少串聯阻抗。然而，需調整開關尺寸以對串聯阻抗與寄生電容進行取捨，即開關尺寸越大，串聯阻抗越小而寄生電容越大。因此，除了提供偏 壓至電晶體M1、M2之外，電阻R1~R5用於發射/接收開關206讓電晶體M1、M2盡可能為浮動，以減少寄生效應，從而改善插入損耗。
值得注意的是，本發明之主要精神在於使用單端結構低雜訊放大器200且未使用一阻抗轉換器，以消除因阻抗轉換器所造成低雜訊放大器200之訊號損耗，並於低雜訊放大器側使用具有二級串聯開關之非對稱發射/接收開關206，以於發射期間提升功率放大器202至低雜訊放大器200之隔離度，並消除因發射/接收開關所造成功率放大器202之功率損耗。本領域具通常知識者當可據以修飾或變化，而不限於此。舉例來說，雖然第3圖所示之發射/接收開關206包含有電容C1、C2兩者做為直流阻擋器，以阻擋來自功率放大器202及低雜訊放大器200之直流功率，由於發射/接收開關206主要用來於發射期間於功率放大器202至低雜訊放大器200提供較佳隔離度，以避免低雜訊放大器200遭破壞，因此發射/接收開關206可僅包含電容C1做為一直流阻擋器，以阻擋來自功率放大器202之直流功率。此外，發射/接收開關206可包含超過兩個電晶體或其它開關，用來提供較佳隔離度，而不限於此。
在先前技術中，雖然使用高品質晶片外組件具有可分別最佳化發射及接收效能的彈性，但由於具有許多晶片外組件，使得印刷電路板需要更高成本及更大尺寸。另一方面，若晶片內組件直接取代晶片外組件，可能造成相當大的插入損耗，因而犧牲射頻效能。相 較之下，本發明之大多數組件係置於晶片內，因而達到小型化尺寸、低成本及需要較少接腳，且本發明使用單端結構低雜訊放大器200而未使用阻抗轉換器，以消除因阻抗轉換器所造成低雜訊放大器200之訊號損耗，及於低雜訊放大器側使用具有二級串聯開關之非對稱發射/接收開關206，以於發射期間提升功率放大器202至低雜訊放大器200的隔離度，並消除因發射/接收開關所造成功率放大器202之功率損耗。
綜上所述，本發明達到小型化尺寸、低成本及需要較少接腳，亦減少功率放大器202之功率損耗與低雜訊放大器200之訊號損耗。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、20‧‧‧傳輸/接收前端電路
100、200‧‧‧低雜訊放大器
102、202‧‧‧功率放大器
104、106、204‧‧‧阻抗轉換器
108、110、208‧‧‧匹配網路
112、206‧‧‧傳輸/接收開關
114、210‧‧‧天線
第1圖為習知一發射/接收前端電路之示意圖。
第2圖為本發明一實施例提供的一發射/接收前端電路之示意圖。
第3圖為本發明實施例第2圖中一發射/接收開關之示意圖。
20‧‧‧傳輸/接收前端電路
200‧‧‧低雜訊放大器
202‧‧‧功率放大器
204‧‧‧阻抗轉換器
206‧‧‧傳輸/接收開關
208‧‧‧匹配網路
210‧‧‧天線

Claims (18)

  1. 一種收發器之前端電路，包含有：一低雜訊放大器；一功率放大器；一阻抗轉換器，耦接於該功率放大器，用來增加該功率放大器之一功率傳輸；以及一開關，該開關之第一端與該阻抗轉換器以及一天線耦接，該開關之第二端與該低雜訊放大器之輸入耦接；其中，該低雜訊放大器為單端結構，且該阻抗轉換器不位於該天線與該低雜訊放大器之間的路徑上。
  2. 如申請專利範圍第1項所述之收發器之前端電路，其中該低雜訊放大器、該功率放大器、該阻抗轉換器以及該開關係置於晶片內。
  3. 如申請專利範圍第1項所述之收發器之前端電路，另包含：該天線；以及一匹配網路，用來最佳化該功率放大器之一負載阻抗，並增加該功率放大器傳輸至該天線之一輸出功率；其中，該天線及該匹配網路係置於晶片外。
  4. 如申請專利範圍第1項所述之收發器之前端電路，其中於該功率放大器至該天線之一路徑上不設置一開關，或者該天線直 接耦接於該功率放大器。
  5. 如申請專利範圍第1項所述之收發器之前端電路，其中該開關於發射期間不導通，以隔離該功率放大器與該低雜訊放大器。
  6. 如申請專利範圍第1項所述之收發器之前端電路，其中該開關包含有：一第一電晶體，包含有一第一端、一第二端及一控制端；一第二電晶體，包含有一第一端、一第二端及一控制端，該第一端耦接於該第一電晶體之該第二端；該第二電晶體之該第二端與該低雜訊放大器之輸入耦接；一第一電阻，耦接於該第一電晶體之該控制端；一第二電阻，耦接於該第二電晶體之該控制端；一第三電阻，該第三電阻的一第一端耦接於該第一電晶體之該第一端；一第四電阻，具有一端耦接於該第一電晶體之該第二端與該第二電晶體之該第一端之間；一第五電阻，該第五電阻的一第一端耦接於該第二電晶體之該第二端；以及一第一電容，具有一端耦接於該阻抗轉換器之輸出，另一端耦接於該第一電晶體之該第一端與該第三電阻的該第一端。
  7. 如申請專利範圍第6項所述之收發器之前端電路，其中該開關 另包含一第二電容，具有一端耦接於該低雜訊放大器，另一端耦接於該第二電晶體之該第二端與該第五電阻的該第一端。
  8. 如申請專利範圍第6項所述之收發器之前端電路，其中該第一電晶體及該第二電晶體係N型金氧半導體電晶體，而該第一端、該第二端及該控制端分別為一汲極、一源極及一閘極；或者，該第一電晶體及該第二電晶體係P型金氧半導體電晶體，而該第一端、該第二端及該控制端分別為一源極、一汲極及一閘極。
  9. 如申請專利範圍第1項所述之收發器之前端電路，其中該開關於一接收期間導通，而該阻抗轉換器之一電感於一操作頻率上抵消寄生電容。
  10. 一種收發器之前端電路，包含有：一低雜訊放大器；一功率放大器；一阻抗轉換器，耦接於該功率放大器，用來增加功率放大器之一功率傳輸；以及一開關，耦接於該阻抗轉換器之輸出與該低雜訊放大器之輸入之間，該開關包含有：一第一電晶體，包含有一第一端、一第二端及一控制端；一第二電晶體，包含有一第一端、一第二端及一控制端，該第一端耦接於該第一電晶體之該第二端，該第二電 晶體之該第二端與該低雜訊放大器之輸入耦接；一第一電阻，耦接於該第一電晶體之該控制端；一第二電阻，耦接於該第二電晶體之該控制端；一第三電阻，該第三電阻的一第一端耦接於該第一電晶體之該第一端；一第四電阻，具有一端耦接於該第一電晶體之該第二端與該第二電晶體之該第一端之間；一第五電阻，該第五電阻的一第一端耦接於該第二電晶體之該第二端；以及一第一電容，具有一端耦接於該阻抗轉換器，另一端耦接於該第一電晶體之該第一端與該第三電阻的該第一端。
  11. 如申請專利範圍第10項所述之收發器之前端電路，其中該開關另包含一第二電容，具有一端耦接於該低雜訊放大器，另一端耦接於該第二電晶體之該第二端與該第五電阻的該第一端。
  12. 如申請專利範圍第10項所述之收發器之前端電路，其中該第一電晶體及該第二電晶體係N型金氧半導體電晶體，而該第一端、該第二端及該控制端分別為一汲極、一源極及一閘極；或者，該第一電晶體及該第二電晶體係P型金氧半導體電晶體，而該第一端、該第二端及該控制端分別為一源極、一汲極及一閘極。
  13. 如申請專利範圍第10項所述之收發器之前端電路，其中該低雜訊放大器為單端結構，且於該低雜訊放大器與該開關之間無阻抗轉換器。
  14. 如申請專利範圍第10項所述之收發器之前端電路，其中該低雜訊放大器、該功率放大器、該阻抗轉換器以及該開關係置於晶片內。
  15. 如申請專利範圍第10項所述之收發器之前端電路，另包含：一天線；以及一匹配網路，用來最佳化該功率放大器之一負載阻抗，並增加該功率放大器傳輸至該天線之一輸出功率；其中，該天線及該匹配網路係置於晶片外。
  16. 如申請專利範圍第10項所述之收發器之前端電路，其中於該功率放大器至該天線之一路徑上不設置開關，或者該天線直接耦接於該功率放大器。
  17. 如申請專利範圍第10項所述之收發器之前端電路，其中該開關於傳輸期間不導通，以隔離該功率放大器與該低雜訊放大器。
  18. 如申請專利範圍第10項所述之收發器之前端電路，其中該開關 於一接收期間導通，而該阻抗轉換器之一電感於一操作頻率上抵消寄生電容。
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