TWI483557B - 射頻前端系統與用來製作一射頻前端之方法 - Google Patents

射頻前端系統與用來製作一射頻前端之方法 Download PDF

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Description

射頻前端系統與用來製作一射頻前端之方法
本發明係指一種射頻(Radio Frequency，RF)前端系統，尤指一種用於收發器系統之射頻前端系統。
部分習知收發器未隔離發射器與接收器以允許發射器及接收器之各別獨立最佳化。其它習知收發器整合射頻(Radio Frequency，RF)前端組件於晶片外以隔離發射器與接收器，因而增加射頻前端系統之成本及尺寸。因此，本發明據以提供一系統及方法以克服上述問題。
本發明揭露一種射頻前端系統與用來製作一射頻前端之方法。
本發明揭露的射頻前端系統包含有一天線；一匹配網路，耦接於該天線；一功率放大器，透過位於一發射路徑上一埠耦接至該匹配網路；一低雜訊放大器，透過位於一接收路徑上的該埠耦接至該匹配網路；以及一發射開關和一接收開關中至少一個，該發射開關和接收開關中至少一個耦接於該功率放大器與低雜訊放大器當中至少一者與該埠之間。
本發明揭露的用來製作一射頻前端之方法包含有：耦接一匹 配網路至一天線，透過一發射路徑上一埠，耦接一功率放大器至該匹配網路；透過一接收路徑上該埠，耦接一低雜訊放大器至該匹配網路；耦接一發射開關和一接收開關中至少一個於該功率放大器與低雜訊放大器當中至少一者與該埠之間；整合該天線及該匹配網路於晶片外；整合該功率放大器、該低雜訊放大器及該發射開關和接收開關中至少一個於晶片內；以及結合該功率放大器與該低雜訊放大器於該埠。
上述射頻前端系統及用來製作一射頻前端之方法中，發射開關和接收開關中至少一個耦接於功率放大器與低雜訊放大器當中至少一者與一埠之間，該埠與匹配網路耦接，使得能夠將發射路徑與接收路徑隔離。
本發明係指一種射頻(Radio Frequency，RF)前端系統，尤指一種用於收發器系統之射頻前端系統。以下所述為使本領域具通常知識者可製作及使用本發明，並合於專利申請及其要求的情況下。由此較佳實施例及通用原理與特徵所做各種修飾為本領域具通常知識者所顯而易見的。因此，本發明不限於下述實施例，而係符合於此所述之原理與特徵之最廣範圍。
本發明揭露一種射頻(Radio Frequency，RF)前端系統與方 法。射頻前端系統包含有一天線；一匹配網路，耦接於該天線；一功率放大器(power amplifier，PA)，透過位於一發射路徑上的一埠耦接於該匹配網路；一低雜訊放大器(low noise amplifier，LNA)，透過位於一接收路徑上的該埠耦接於匹配網路；以及一發射開關(transmit switch，TX SW)和一接收開關(receive switch，RX SW)中至少一個，該發射開關耦接於該功率放大器與該埠之間，該接收開關耦接於低雜訊放大器與該埠之間。如此一來，可達到更強健的整合發射/接收開關解決方法，並減少射頻前端之成本、大小及封裝接腳數。為了更詳細描述本發明之特徵，請結合相關圖示參考下面敘述。
在一習知分時雙工(time diversion duplexing，TDD)收發器前端系統中，一發射/接收開關係用於於發射器與接收器之間以共用天線。第1圖為習知一分時雙工收發器前端系統100之示意圖。分時雙工收發器前端系統100包含有一天線102、一發射/接收開關104、一發射器(transmitter，TX)106以及一接收器(receiver，RX)108。然而，在習知分時雙工收發器前端系統100中，發射器106及接收器108可能無法與天線阻抗最佳化。
為了解決這個問題，第2圖為一現存收發器前端系統200之示意圖。收發器前端系統200包含有一天線202、一發射/接收開關204、一功率放大器匹配網路206、一低雜訊放大器匹配網路 208、一功率放大器(power amplifier，PA)210以及一低雜訊放大器(low noise amplifier，LNA)212，上述組件皆整合於晶片外(off-chip)。在接收期間，發射開關(transmit switch，TX SW)214切斷而接收開關(receive switch，RX SW)216導通，因而連接天線202至接收路徑(RX path)220，並隔離發射路徑(TX path)218與接收路徑220。在發射期間，發射開關214導通而接收開關216切斷，因而連接天線202至發射路徑218，並隔離接收路徑220與發射路徑218。
因此，在收發器前端系統200中，發射/接收開關204可使天線202共用於發射路徑218與接收路徑220，同時提供發射路徑218與接收路徑220之間之隔離。當發射路徑218與接收路徑220隔離時，功率放大器匹配網路206及低雜訊放大器匹配網路208皆可分別獨力與功率放大器210及低雜訊放大器212最佳化。然而，在收發器前端系統200中，射頻前端組件包含有發射/接收開關204、功率放大器210及低雜訊放大器212，皆整合於晶片外，因而增加射頻前端之成本及大小。
為了解決這個問題並降低射頻前端之成本及大小，第3圖為另一現存收發器前端系統300之示意圖。收發器前端系統300包含有一天線302、一發射/接收開關304、一功率放大器匹配網路306、一低雜訊放大器匹配網路308、一功率放大器310、一低雜 訊放大器312、一發射路徑314以及一接收路徑316。在收發器前端系統300中，射頻前端組件包含有發射/接收開關304、功率放大器310及低雜訊放大器312，皆整合於晶片內(on-chip)。在收發器前端系統300中，功率放大器310及低雜訊放大器312具有各自的匹配網路306及308與其相互操作。於接收期間，功率放大器310及其匹配網路306為接收路徑316上負載，而於發射期間，低雜訊放大器312及其匹配網路308為發射路徑314上負載。然而，收發器前端系統300難以達到最佳化功率放大器310及低雜訊放大器312之一強健匹配網路，且無顯著的效能下降。
本發明解決上述缺點。第4圖為本發明一實施例提供的收發器前端系統400之示意圖。收發器前端系統400包含有一功率放大器402、一低雜訊放大器404及一發射/接收開關406整合於晶片內，且包含有一天線408與一匹配網路410整合於晶片外。在收發器前端系統400中，功率放大器402與低雜訊放大器404結合於一埠412，並共用相同匹配網路410。為了共用相同匹配網路410及封裝接腳，功率放大器402與低雜訊放大器404設計為具相似最佳化阻抗。在另一實施例中，埠412係收發器前端系統400中一單一射頻埠，發射/接收開關406將發射路徑414與接收路徑416隔離，使發射路徑與接收路徑對彼此負載最小。
收發器前端系統400可能在發射路徑414具有開關損失。第5 圖為本發明另一實施例提供的收發器前端系統500之示意圖。收發器前端系統500包含有一功率放大器502、一低雜訊放大器504及一發射/接收開關506整合於晶片內，且包含有一天線508與一匹配網路510整合於晶片外。在收發器前端系統500中，功率放大器502與低雜訊放大器504結合於一埠512，並共用相同匹配網路510，其中，功率放大器502與低雜訊放大器504結合於一埠512的方式可以為：功率放大器502的輸出端與低雜訊放大器504的輸入端與埠512連接。為了共用相同匹配網路510及封裝接腳，功率放大器502與低雜訊放大器504設計為具有相似最佳化阻抗。另一實施例中，埠512係一單一射頻埠。在收發器前端系統500中，藉由整合發射開關與功率放大器502之輸出級以消除發射路徑514上的開關損失。
第6圖為本發明實施例功率放大器600之一輸出級之示意圖。功率放大器600之輸出級包含有一整合電路(integrated circuit，IC)電源供應接腳Vdd 602、輸入裝置Mpa1 604及Mpa2 606、電壓Vpa_n 608及Vpa_p 610對應於輸入裝置Mpa1 604及Mpa2 606、串接(cascode)裝置Mpa3 612及Mpa4 614、電壓Vcas_pa 616及Vcas_pa 618對應於串接裝置Mpa 3 612及Mpa4 614以及差動輸出訊號Voutp_pa 620及Voutn_pa 622。
於功率放大器600之輸出級中，整合電路電源供應接腳Vdd 602係差動耦接於輸入裝置Mpa1 604及Mpa2 606並耦接於串接裝置Mpa3 612及Mpa4 614。於功率放大器600之輸出級中，輸入裝置Mpa1 604係串聯於串接裝置Mpa3 612而輸入裝置Mpa2 606係串聯於串接裝置Mpa4 614。更進一步地，輸入裝置Mpa1 604及串接裝置Mpa3 612提供一第一差動輸出訊號Voutn_pa 620，輸入裝置Mpa2 606及串接裝置Mpa4 614提供一第二差動輸出訊號Voutp_pa 622。
輸入裝置Mpa1 604及Mpa2 606可由各種材料製成，包含薄氧化層裝置，以提供一大跨導，但不限於此。串接裝置Mpa3 612及Mpa4 614亦可由各種材料製造，包含厚氧化層裝置，以提供隔離於輸入裝置與輸出裝置之間並避免裝置因大輸出擺幅而損壞，但不限於此。當電壓Vcas_pa 618降低時，串接裝置Mpa3 612及Mpa4 614亦用作發射開關以隔離發射路徑與接收路徑。功率放大器600之輸出級表示一差動形式之功率放大器。於另一實施例中，功率放大器600之輸出級可用於單端結構形式之功率放大器。
如前所述，第4圖及第5圖中功率放大器與低雜訊放大器設計為具有相似最佳阻抗以致能使功率放大器與低雜訊放大器共用相同匹配網路。然而，一共源極感應退化低雜訊放大器(common source inductive degenerated LNA)之最佳阻抗通常高於功率放大器之最佳阻抗。因此，在一個實施例中，本發明使用一共閘極低雜 訊放大器，因共閘極低雜訊放大器與功率放大器具有相似的最佳阻抗。
第7圖為一共閘極低雜訊放大器700之示意圖。共閘極低雜訊放大器700包含有一整合電路電源供應接腳Vdd 702、輸入裝置Mlna1 704及Mlna2 706、電壓Vg 708及Vg 710對應於輸入裝置Mlna1 704及Mlna2 706、串接裝置Mlna3 712及Mlna4 714、電壓Vcas 716及Vcas 718對應於串接裝置Mlna 3 712及Mlna4 714、輸入訊號Vlna_n 720及Vlna_p 722以及差動輸出訊號Voutp_lna 724及Voutn_lna 726。
於共閘極低雜訊放大器700中，整合電路電源供應接腳Vdd 702係差動耦接於輸入裝置Mlna1 704及Mlna2 706並耦接於串接裝置Mlna3 712及Mlna4 714。於共閘極低雜訊放大器700中，輸入裝置Mlna1 704係串聯於串接裝置Mlna3 712而輸入裝置Mlna2 706係串聯於串接裝置Mlna4 714。更進一步地，輸入裝置Mlna1 704及串接裝置Mlna3 712提供一第一差動輸出訊號Voutp_lna 724，輸入裝置Mlna2 706及串接裝置Mlna4 714提供一第二差動輸出訊號Voutn_lna 726。
於共閘極低雜訊放大器700中，輸入阻抗係反比於輸入裝置Mlna1 704及Mlna2 706之跨導。輸入裝置Mlna1 704及Mlna2 706 之跨導可設成各種設定，包含共射頻埠阻抗但不限於此。此外，串接裝置Mlna3 712及Mlna4 714用於隔離輸入訊號與輸出訊號。共閘極低雜訊放大器700繪示一差動形式之低雜訊放大器。於另一實施例中，共閘極低雜訊放大器700亦可用於單端結構形式之低雜訊放大器。
本領域具通常知識者當可使用其它低雜訊放大器包含相似最佳阻抗於功率放大器之架構而不背離本發明之精神與範疇。第8圖為本發明另一實施例一交叉耦接共閘極低雜訊放大器800之示意圖。交叉耦接共閘極低雜訊放大器800包含有一整合電路電源供應接腳Vdd 802、輸入裝置Mlna1 804及Mlna2 806、電壓Vg 808及Vg 810對應於輸入裝置Mlna1 804及Mlna2 806、串接裝置Mlna3 812及Mlna4 814、電壓Vcas 816及Vcas 818對應於串接裝置Mlna 3 812及Mlna4 814、輸入訊號Vlna_n 820及Vlna_p 822以及差動輸出訊號Voutn_lna 824及Voutp_lna 826。
於交叉耦接共閘極低雜訊放大器800中，整合電路電源供應接腳Vdd 802係差動耦接於輸入裝置Mlna1 804及Mlna2 806並耦接於串接裝置Mlna3 812及Mlna4 814。於交叉耦接共閘極低雜訊放大器800中，輸入裝置Mlna1 804係串聯於串接裝置Mlna3 812而輸入裝置Mlna2 806係串聯於串接裝置Mlna4 814。更進一步地，輸入裝置Mlna1 804及串接裝置Mlna3 812提供一第一差動輸 出訊號Voutn_lna 824，輸入裝置Mlna2 806及串接裝置Mlna4 814提供一第二差動輸出訊號Voutp_lna 826。
於交叉耦接共閘極低雜訊放大器800中，輸入訊號Vlna_p 822係饋入Mlna1 804之閘極與Mlna2 806之源極，而輸入訊號Vlna_n 820係饋入Mlna2 806之閘極與Mlna1 804之源極。交叉耦接共閘極低雜訊放大器800繪示差動形式之低雜訊放大器。於另一實施例中，交叉耦接共閘極低雜訊放大器800亦可用於單端結構形式之低雜訊放大器。
於又另一實施例中，使用一具有回授(feedback)架構之共源極低雜訊放大器。回授架構可降低共源極低雜訊放大器之最佳化輸入阻抗至與功率放大器之最佳化阻抗相似之層級。
本領域具通常知識者當可使用各種整合發射/接收開關(transmit/receive switch，T/RSW)之架構而不背離本發明之精神與範疇。第9圖為本發明一實施例提供的一整合的發射/接收開關900之示意圖。整合的發射/接收開關900包含有串聯電晶體Msw1 902及Msw2 904、分流電晶體(shunt transistor)Msw3 906、Msw4 908及Msw5 910、輸入訊號Vinp 912及Vinn 914以及輸出訊號Voutp 916及Voutn 918。分流電晶體Msw3 906分流差模訊號，而分流電晶體Msw4 908及Msw5 910分流共模訊號與差模訊 號兩者。
當整合的發射/接收開關900導通時，分流電晶體Msw3-5 906-910切斷，而串聯電晶體Mswl-2 902-4導通以使輸入訊號Vinp 912及Vinn 914以最小損耗通過整合的發射/接收開關900至輸出。當整合的發射/接收開關900切斷時，串聯電晶體Mswl-2 902-4切斷，而分流電晶體Msw3-5 906-910皆導通。高串聯阻抗及低分流阻抗減弱功率放大器之大訊號並隔離低雜訊放大器之輸入訊號與功率放大器之輸出訊號。發射/接收開關900繪示一差動形式之發射/接收開關。於另一實施例中，可以采用一單端結構形式之發射/接收開關實施，在單端結構中，發射開關或者接收開關可以包括一個串聯電晶體，還可以包括一個分流電晶體，該分流電晶體耦接於該串聯電晶體的輸出與地之間。
本領域具通常知識者當可實施整合的發射/接收開關900可以以各種方式實現，包含除去分流電晶體Msw3 906、除去分流電晶體Msw4 908及Msw5 910、使用一場效應電晶體(field-effect transistor，FET)或使用一傳輸閘，但不限於此，且不背離本發明之精神與範疇。
其中，上述功率放大器中的輸入裝置以及串接裝置可以係金氧半導體電晶體，上述低雜訊放大器中的輸入裝置以及串接裝置可以係金氧半導體電晶體。
如上所述，藉由隔離發射路徑與接收路徑，整合射頻前端組件於晶片內及製作一達到對功率放大器與低雜訊放大器兩者最佳化的匹配網路，本發明可達到一更強健的整合的發射/接收開關解決方式。因此，本發明可減少射頻前端系統之成本、大小及封裝接腳數。
上述本發明實施例僅用於說明，本領域具通常知識者當可設計各種變化實施例而不背離本發明之精神與範疇。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧分時雙工收發器前端系統
102、202、302、408、508‧‧‧天線
104、204、304、406、506‧‧‧發射/接收開關
106‧‧‧發射器
108‧‧‧接收器
200、300‧‧‧已存在收發器前端系統
206、306‧‧‧功率放大器匹配網路
208、308‧‧‧低雜訊放大器匹配網路
210、310、402、502、600‧‧‧功率放大器
212、312、404、504‧‧‧低雜訊放大器
214‧‧‧發射開關
216‧‧‧接收開關
218、314、414、514‧‧‧發射路徑
220、316、416、516‧‧‧接收路徑
400、500‧‧‧收發器前端系統
410、510‧‧‧匹配網路
412、512‧‧‧埠
602、702、802‧‧‧整合電路源供應接腳
604、606、704、706、804、806、 608、610、616、618、708、710‧‧‧輸入裝置
716、718、808、810、816、818‧‧‧電壓
612、614、712、714、812、814‧‧‧串接裝置
620、622、724、726、824、826‧‧‧差動輸出訊號
700‧‧‧共閘極低雜訊放大器
720、722、820、822、912、914‧‧‧輸入訊號
800‧‧‧交叉耦接共閘極低雜訊放大器
900‧‧‧整合發射/接收開關
902、904‧‧‧串聯電晶體
906、908、910‧‧‧分流電晶體
916、918‧‧‧輸出訊號
第1圖為一習知分時雙工收發器前端系統之示意圖。
第2圖為一已存在的發射/接收開關架構之示意圖。
第3圖為另一已存在的發射/接收開關架構之示意圖。
第4圖為本發明一實施例提供的發射/接收開關架構之示意圖。
第5圖為本發明一實施例提供的整合發射開關與功率放大器之一輸出級之發射/接收開關架構之示意圖。
第6圖為本發明一實施例提供的功率放大器之一輸出級之示意圖。
第7圖為本發明一實施例提供的共閘極低雜訊放大器之示意圖。
第8圖為本發明一實施例提供的一交叉耦接共閘極低雜訊放大器之示意圖。
第9圖為本發明一實施例提供的一整合發射/接收開關之示意圖。
400‧‧‧收發器前端系統
402‧‧‧功率放大器
404‧‧‧低雜訊放大器
406‧‧‧發射/接收開關
408‧‧‧天線
410‧‧‧匹配網路
412‧‧‧埠
414‧‧‧發射路徑
416‧‧‧接收路徑

Claims (20)

  1. 一種射頻前端系統，包含有：一天線；一匹配網路，耦接至該天線；一功率放大器，透過位於一發射路徑上一埠耦接至該匹配網路；一低雜訊放大器，透過位於一接收路徑上的該埠耦接至該匹配網路；以及一發射開關和一接收開關中至少一個，該發射開關耦接於該功率放大器與該埠之間，該接收開關耦接於低雜訊放大器與該埠之間；其中，該功率放大器與該低雜訊放大器設計為具有相似阻抗。
  2. 如申請專利範圍第1項所述之射頻前端系統，其中該天線與該匹配網路係整合於晶片外，而該功率放大器、該低雜訊放大器及該發射開關和接收開關中至少一個係整合於晶片內。
  3. 如申請專利範圍第2項所述之射頻前端系統，其中該功率放大器與該低雜訊放大器結合於該埠。
  4. 如申請專利範圍第3項所述之射頻前端系統，其中該埠係一 單一射頻埠。
  5. 如申請專利範圍第1或2或3項所述之射頻前端系統，其中該接收開關耦接於低雜訊放大器與該埠之間；該發射開關係整合於該功率放大器之一輸出級。
  6. 如申請專利範圍第5項所述之射頻前端系統，其中該功率放大器之該輸出級包含有一電源供應腳Vdd差動耦接於第一及第二輸入裝置並耦接於第一及第二串接裝置，該第一輸入裝置係串聯於該第一串接裝置且該第二輸入裝置係串聯於該第二串接裝置，該第一輸入裝置及第一串接裝置提供一第一差動輸出訊號，該第二輸入裝置及第二串接裝置提供一第二差動輸出訊號。
  7. 如申請專利範圍第6項所述之射頻前端系統，其中該第一及第二輸入裝置係薄氧化層裝置，而該第一及第二串接裝置係厚氧化層裝置。
  8. 如申請專利範圍第5項所述之射頻前端系統，其中該功率放大器之該輸出級係單端結構。
  9. 如申請專利範圍第1或2或3項所述之射頻前端系統，其中該 低雜訊放大器係一共閘極低雜訊放大器。
  10. 如申請專利範圍第9項所述之射頻前端系統，其中該共閘極低雜訊放大器包含有一電源供應腳Vdd差動耦接於第一及第二輸入裝置與第一及第二串接裝置，該第一輸入裝置係串聯於該第一串接裝置而該第二輸入裝置係串聯於該第二串接裝置，該第一輸入裝置及第一串接裝置提供一第一差動輸出訊號，該第二輸入裝置及第二串接裝置提供一第二差動輸出訊號。
  11. 如申請專利範圍第10項所述之射頻前端系統，其中該共閘極低雜訊放大器之一輸入阻抗係反比於該第一及第二輸入裝置之一跨導。
  12. 如申請專利範圍第11項所述之射頻前端系統，其中該輸入阻抗係一共射頻埠阻抗。
  13. 如申請專利範圍第9項所述之射頻前端系統，其中該共閘極低雜訊放大器係單端結構。
  14. 如申請專利範圍第1或2或3項所述之射頻前端系統，其中該低雜訊放大器係一交叉耦接共閘極低雜訊放大器。
  15. 如申請專利範圍第1或2或3項所述之射頻前端系統，其中該低雜訊放大器係一具有回授架構之共源極低雜訊放大器。
  16. 如申請專利範圍第1或2或3項所述之射頻前端系統，其中該發射開關或者接收開關包含有第一分流電晶體、第二分流電晶體及第三分流電晶體中至少一個以及第一串聯電晶體和第二串聯電晶體，其中，該第一串聯電晶體和該第二串聯電晶體耦接於該功率放大器與該埠之間或者該低雜訊放大器與該埠之間；該第一分流電晶體耦接於該第一串聯電晶體的輸出與地之間；該第二分流電晶體耦接於該第一串聯電晶體的輸出與第二串聯電晶體的輸出之間；該第三分流電晶體耦接於該第二串聯電晶體的輸出與地之間。
  17. 如申請專利範圍第3項所述之射頻前端系統，其中該發射開關或者接收開關係單端結構。
  18. 如申請專利範圍第3項所述之射頻前端系統，其中該發射開關或者接收開關係以一場效應電晶體或一傳輸閘實施。
  19. 如申請專利範圍第1項所述之射頻前端系統，其中該發射開關和接收開關中至少一個係複數個開關。
  20. 一種用來製作一射頻前端之方法，該方法包含有：耦接一匹配網路至一天線，透過一發射路徑上一埠，耦接一功率放大器至該匹配網路；透過一接收路徑上該埠，耦接一低雜訊放大器至該匹配網路；將一發射開關和一接收開關中至少一個耦接在該功率放大器和該低雜訊放大器中至少一個與該埠之間；整合該天線及該匹配網路於晶片外；整合該功率放大器、該低雜訊放大器及該發射開關和接收開關中至少一個於晶片內；以及結合該功率放大器與該低雜訊放大器於該埠；其中，該功率放大器與該低雜訊放大器設計為具有相似阻抗。
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