CN113972927B - 射频集成电路以及整合出射频集成电路的方法 - Google Patents

射频集成电路以及整合出射频集成电路的方法 Download PDF

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Abstract

一种射频集成电路以及用以整合出一射频集成电路的方法。发射器、接收器、第一接垫、第二接垫以及第一电感器整合于晶粒上。发射器受第一逻辑信号控制，且用以接收待发射信号并于第一内部节点输出第一电压。接收器受第一逻辑信号以及第二逻辑信号控制，且用以接收来自第二内部节点的第二电压并输出接收信号。第一接垫连接第一内部节点，第二接垫连接第二内部节点。第一电感器横跨第一内部节点及第二内部节点设置。第一连结线用以将第一接垫连结至封装中的第一接脚。第二连结线用以将第二接垫连结至封装中的第二接脚。第三连结线用以将第一接垫连结至封装中的第二接脚。

Description

射频集成电路以及整合出射频集成电路的方法
技术领域
本公开涉及一种无线电收发器。
背景技术
如图1A所示，无线电发射器100A包含能量放大器(power amplifier，PA)131以及发射天线111。能量放大器131将第一射频(radio frequency)信号X1放大为第二射频信号X2，且发射天线111将第二射频信号X2辐射至空气中。如图1B所示，无线电接收器100B包含接收天线121以及低噪声放大器(low-noise amplifier，LNA)141。接收天线121自空气中提取第三射频信号X3，且低噪声放大器141将第三射频信号X3放大为第四射频信号X4。一无线电收发器包含一无线电发射器以及一无线电接收器，且可为双天线的实施例或单天线的实施例。在双天线的实施例中，一无线电收发器包含图1A中的无线电发射器100A与图1B中的无线电接收器100B的组合。在这种方式中，会有两个天线，其中一个天线是针对发射，另一个天线是针对接收。由于无线电发射器100A与无线电接收器100B是分开且可独立优化的，因此双天线的实施例较昂贵但可达到较佳的效能。在图1C所示的单天线的实施例中，无线电收发器100C包含能量放大器(PA)151、低噪声放大器(LAN)161、共享网络171以及天线181。能量放大器151接收第五射频信号X5且将其放大为第六射频信号X6。低噪声放大器161接收第七射频信号X7且将其放大为第八射频信号X8。共享网络171作为天线181与能量放大器151之间的接口以及天线181与低噪声放大器161之间的接口。由于发射器与接收器并非分开且无法独立优化的，因此单天线的实施例较具成本效益但较难以设计。无线电收发器100C可运行两种双工方案：第一种方案是频域双工(frequency domain duplexing，FDD)，其中发射功能以及接收功能可同时启动，能量放大器151以及低噪声放大器161同时开启，但第五射频信号X5以及第八射频信号X8具有不同频率；第二种方案是时域双工(time domainduplexing，TDD)，其中发射功能以及接收功能并非同时启动，能量放大器151以及低噪声放大器161交替开启，但第五射频信号X5以及第八射频信号X8具有相同频率。本公开是时域双工方案。在发射功能启动的期间，能量放大器151开启，低噪声放大器161关闭，共享网络171将第六射频信号X6中继为天线181所辐射出的第九射频信号X9。在接收功能启动的期间，能量放大器151关闭，低噪声放大器161开启，且第九射频信号X9被天线181提取，而共享网络171将第九射频信号X9中继为第七射频信号X7。为了在发射功能有效时更有效地将第六射频信号X6中继为第九射频信号X9，共享网络171需有效地减轻低噪声放大器161的负载效应。同样地，为了在接收功能有效时更有效地将第九射频信号X9中继为第七射频信号X7，共享网络171需有效地减轻低能量放大器151的负载效应。
现今的无线电收发器仰赖高阶的整合且利用封装的射频集成电路(radiofrequency integrated circuits，RFIC)以降低成本以及减小尺寸，其中用以实现无线电收发功能的集成电路可被封装为焊接于印刷电路板上的电子元件。双天线实施例以及单天线实施例中的无线电收发器明显需要不同的印刷电路板。然而，若能在两实施例中都采用相同的封装集成电路，这将是令人期待的。
于此公开的为一个封装集成电路，其可用于双天线的实施例也可用于单天线的实施例。
发明内容
在一实施例中，一种射频集成电路(RFIC)包含一发射器、一接收器、一第一接垫、一第二接垫、一第一电感器、一第一连结线、一第二连结线以及一第三连结线。发射器整合于一晶粒上。发射器受一第一逻辑信号控制，且用以接收一待发射信号并于一第一内部节点输出一第一电压。接收器整合于晶粒上。接收器受第一逻辑信号以及一第二逻辑信号控制，且用以接收来自一第二内部节点的一第二电压并输出一接收信号。第一接垫、第二接垫以及第一电感器整合于晶粒上。第一接垫连接第一内部节点，第二接垫连接第二内部节点，且第一电感器横跨第一内部节点以及第二内部节点设置。第一连结线用以将第一接垫连结至一封装中的一第一接脚。第二连结线用以将第二接垫连结至封装中的一第二接脚。第三连结线用以将第一接垫连结至封装中的第二接脚。
在一实施例中，一射频集成电路(RFIC)的方法包含：将一发射器整合于一晶粒上，其中发射器受一第一逻辑信号控制，且用以接收一待发射信号并于一第一内部节点输出一第一电压；将一接收器整合于晶粒上，其中接收器受第一逻辑信号以及一第二逻辑信号控制，且用以接收来自一第二内部节点的一第二电压并输出一接收信号；将一第一接垫、一第二接垫以及一第一电感器整合于晶粒上，其中第一接垫连接第一内部节点，第二接垫连接第二内部节点，且第一电感器横跨第一内部节点以及第二内部节点设置；利用一第一连结线将第一接垫连结至一封装中的一第一接脚；利用一第二连结线将第二接垫连结至封装中的一第二接脚；以及利用一第三连结线将第一接垫连结至封装中的第二接脚。
附图说明
为让本公开的上述和其他目的、特征、优点与实施例能够更明显易懂，附图的说明如下：
图1A示出一无线电发射器的功能方框图；
图1B示出一无线电接收器的功能方框图；
图1C示出一无线电收发器的功能方框图；
图2A是依照本公开的一实施例所示出的无线电收发器的第一种配置；
图2B是依照本公开的一实施例所示出的无线电收发器的第二种配置；
图2C是依照本公开的一实施例所示出的无线电收发器的第三种配置；
图3是依照本公开所示出的一射频集成电路的示意图；
图4示出一能量放大器的示意图；
图5示出一低噪声放大器的示意图；以及
图6是依照本公开所示出的一方法的流程图。
符号说明
100A：无线电发射器
100B：无线电接收器
100C：无线电收发器
111：发射天线
121：接收天线
131：能量放大器
141：低噪声放大器
151：能量放大器
161：低噪声放大器
171：共享网络
181：天线
210：第一种配置
211：印刷电路板
212：射频集成电路
213：传输线
214：天线
215：短路走线
220：第二种配置
221：印刷电路板
222：射频集成电路
223：传输线
224：天线
225：传输线
226：天线
227：板上元件
230：第三种配置
231：印刷电路板
232：射频集成电路
233：前端模块
234：天线
235：传输线
236：传输线
237：板上元件
238：传输线
300：射频集成电路
300P：封装
300D：晶粒
310：发射器
311：能量放大器
320：接收器
321：低噪声放大器
330：共享网络
331：第一接垫
332：第二接垫
400：能量放大器
411：晶体管
412：晶体管
421：晶体管
422：晶体管
431：晶体管
432：晶体管
500：低噪声放大器
511：晶体管
521：晶体管
531：晶体管
532：晶体管
600：方法
610,620,630,640,650,660：操作
X1：第一射频信号
X2：第二射频信号
X3：第三射频信号
X4：第四射频信号
X5：第五射频信号
X6：第六射频信号
X7：第七射频信号
X8：第八射频信号
X9：第九射频信号
p1：第一接脚
p2：第二接脚
A：双向接脚
T：输入接脚
R：输出接脚
TXE：第一逻辑信号
TXEB：反相信号
RXE：第二逻辑信号
RXEB：反相信号
Vtx+：电压
Vtx-：电压
Vrx+：电压
Vrx-：电压
Va+：电压
Va-：电压
Vb：放大信号
VDD1：第一电源供应节点
VDD2：第二电源供应节点
VSS1：第一地节点
VSS2：第二地节点
T1：第一巴伦变压器
T2：第二巴伦变压器
N1：第一内部节点
N2：第二内部节点
N3：第三内部节点
V1：第一电压
V2：第二电压
M1：第一匹配网络
M2：第二匹配网络
C1：第一电容
S1：第一开关
S2：第二开关
L1：第一电感器
L2：第二电感器
L3：第三电感器
W1：第一连结线
W2：第二连结线
W3：第三连结线
VC1：栅极电压
VB1：偏压
VC2：栅极电压
VB2：偏压
具体实施方式
本公开针对一种无线电收发器。虽然说明书描述了本公开的多个被认为是实现本发明有利方式的实施例，但应当理解的是此发明可被以多种方式实现而不被以下所描述的特定例子所限制或不被这些特定例子中任何特征的实现方式所限制。在其他情况下，众所皆知的细节未被显示或描述以避免混淆。
熟知本领域的人了解在本公开中所使用与微电子相关的字以及基本观念，例如“电压”、“电流”、“信号”、“电源供应”、“地”、“互补金属氧化物半导体(CMOS)”、“N通道金属氧化物半导体(NMOS)”、“P通道金属氧化物半导体(PMOS)”、“电感器”、“电容器”、“巴伦变压器”、“反相器”、“放大器”、“共源共栅”、“共源放大器”、“差分”、“单端”、“逻辑信号”以及“开关”。这类的字会使用于微电子学的文章中，且相关的观念对熟知本领域的人是显而易见的，因此不于此赘述。
熟知本领域的人可识别电容符号、电感符号、巴伦变压器符号、且可识别金属氧化物半导体(MOS)符号，包含PMOS晶体管以及NMOS晶体管，且可识别其“源极”、“栅极”以及“漏极”端。熟知本领域的人可读电路示意图，其包含例如电容器、电感器、NMOS晶体管、PMOS晶体管等等元件且不需要在示意图中赘示一元件是如何与其他元件连接的。
本公开以工程角度公开。举例而言，关于变量X与Y，当X被说等于Y，代表X大约等于Y，也就是X与Y之间的差异小于一特定工程公差。当X被说为零，代表X大约等于零，也就是X小于一特定工程公差。当X被说实质上小于Y，代表X相对于Y是可以忽略的，也就是X与Y之间的比例小于一工程公差且X相对于Y是可以忽略的。
主动电路是指包含适当偏压的NMOS晶体管、PMOS晶体管或两者以作为增益装置。主动电路必须自电源供应端接收电流且通过地端返还电流；主动装置在电源供应节点与地节点之间的能量域工作。地节点为电压大约为零但可能具有小高频波动的电路节点。电源供应节点为电压大约为电源供应电压但可能具有小高频波动的电路节点。
在本公开中，VDD1标示第一电源供应节点，VDD2标示第二电源供应节点，VSS1标示第一地节点，VSS2标示第二地节点。在本公开中，依据对熟知本领域的人而言显而易见的上下文，VDD1有时是标示第一电源供应节点VDD1的电压位准。举例而言，很明显地，当VDD1被说是3.3伏特，是指第一电源供应节点VDD1的电压位准为3.3伏特。
在本公开中，信号为具有可变位准的电压，可变位准携带信息且可随时间变化。信号于一时刻的位准代表信号在此时刻的状态。本公开中的字“电压”以及字“信号”是可以互换的，只要电压的位准是可变的，携带特定信息且可随时间变化。
逻辑信号为具有两种状态的电压信号，两种状态为低位准状态以及高位准状态。低位准状态也被称作“0”状态，而高位准状态也被称作“1”状态。关于逻辑信号Q，当我们说“Q为高位准”或“Q为低位准”，意思为“Q处于高位准状态”或“Q处于低位准状态”。同样地，当我们说“Q为1”或“Q为0”，意思为“Q处于1状态”或“Q处于0状态”。
当逻辑信号处于高位准状态，代表其有效。当逻辑信号处于低位准状态，代表其无效。
开关为具有两种可能状态的装置，两种状态为“导通”或“截止”。当开关处于“导通”状态代表其几乎为短路电路，当开关处于“截止”状态代表其几乎为开路电路。开关可利用NMOS晶体管或PMOS晶体管实现。当MOS晶体管(无论NMOS晶体管或PMOS晶体管)被用以实现开关，其受控制信号控制，控制信号为施加于MOS晶体管的栅极的逻辑信号。当控制信号为高位准，以NMOS晶体管实现的开关处于“导通”状态，且当控制信号为低位准，以NMOS晶体管实现的开关处于“截止”状态。当控制信号为低位准，以PMOS晶体管实现的开关处于“导通”状态，且当控制信号为高位准，以PMOS晶体管实现的开关处于“截止”状态。
若第一逻辑信号与第二逻辑信号总是处于相反的状态，代表第一逻辑信号为第二逻辑信号的逻辑反相。也就是说，当第一逻辑信号为低位准时，第二逻辑信号为高位准；当第一逻辑信号为高位准时，第二逻辑信号为低位准。当第一逻辑信号为第二逻辑信号的逻辑反相时，代表第一第一逻辑信号与第二逻辑信号为互补。
电路是晶体管、电阻器及/或以特定方式互连以实现特定功能的其他电子装置的集合。
本发明的目的为提供一种射频集成电路(radio frequency integratedcircuits，RFIC)，其可用于不同配置的无线电收发器中。此射频集成电路具有多个接脚，射频集成电路通过这些接脚焊接在印刷电路板(printed circuit board)上。这些接脚包含标示为“p1”的第一接脚以及标示为“p2”的第二接脚。在图2A所示的第一种配置210中，射频集成电路212焊接在印刷电路板211上，其中第一接脚“p1”通过传输线213连接天线214，且第二接脚“p2”通过印刷电路板211上的短路走线215短路至第一接脚“p1”。这是一个单天线的无线电收发器配置，其中天线214运行为发射天线且运行为接收天线。在图2B所示的第二种配置220中，射频集成电路222焊接在印刷电路板221上，其中第一接脚“p1”通过传输线225连接天线226，第二接脚“p2”通过传输线223连接天线224，且第二接脚“p2”通过板上元件227耦接第一接脚“p1”。这是双天线的无线电收发器配置，其中天线226为发射天线且天线224为接收天线。在第三种配置中，包含一前端模块(frontend module，FEM)，其中前端模块具有多个接脚，包含标示为“A”的双向接脚，标示为“T”的输入接脚，以及标示为“R”的输出接脚。如图2C所示，射频集成电路232焊接于印刷电路板231上，其中第一接脚“p1”通过传输线235连接至前端模块(FEM)233的输入接脚“T”，第二接脚“p2”通过传输线236连接至前端模块223的输出接脚“R”，第一接脚“p1”通过板上元件237耦接至第二接脚“p2”，且前端模块233的双向接脚“A”通过传输线238连接至天线234。若前端模块233包含比射频集成电路232中电路效能更好的电路，这是一种效能比图2A中的配置210更好的单天线配置。实际上，可由无线电收发设计者插入额外的元件至配置210、220以及230的任一者中。举例而言，可插入包含有电感器、电容器或滤波模块的滤波电路至任一条传输线。
射频集成电路212、222以及232为具有不同配置的相同射频集成电路。
图3是依照本公开所示出的射频集成电路300的示意图。射频集成电路300可用以实现图2A中的射频集成电路212、图2B中的射频集成电路222以及图2C中的射频集成电路232。射频集成电路300包含连结到封装300P上的晶粒300D，封装300P包含多个连结线(包含第一连结线W1、第二连结线W2以及第三连结线W3)以及多个接脚(包含第一接脚“p1”以及第二接脚“p2”)。就功能而言，射频集成电路300可被区分为三个部分：发射器310、接收器320以及共享网络330。发射器310以及接收器320整合并制作于晶粒300D上，共享网络330包含制作于晶粒300D上的晶粒上元件(包含第一电感器L1、第一接脚331以及第二接脚332)以及封装内元件(第一连结线W1、第二连结线W2以及第三连结线W3)。射频集成电路300受第一逻辑信号TXE以及第二逻辑信号RXE控制；当第一逻辑信号TXE有效时，射频集成电路300处于发射模式，当第二逻辑信号RXE有效时，射频集成电路300处于接收模式。第一逻辑信号TXE与第二逻辑信号RXE不会同时有效。
发射器310依据横跨第一电源供应节点VDD1以及第一地节点VSS1的第一电源供应域运行，且用以接收待发射信号Vtx(其实现为差分信号且包含两个电压Vtx+以及Vtx-)并根据第一逻辑信号TXE于第一内部节点N1输出第一电压V1；当第一逻辑信号TXE有效时发射器310为致能，否则为禁能。发射器310包含受第一逻辑信号TXE控制的能量放大器(poweramplifier，PA)311、第一巴伦变压器T1、以及包含有第一电容C1以及第一开关S1的第一匹配网络M1，其中第一开关S1受第一逻辑信号TXE控制。当第一逻辑信号TXE有效时，能量放大器311将待发射信号Vtx放大，且输出第一放大信号Va(其实现为差分信号且包含两电压Va+以及Va-)，第一放大信号Va被第一巴伦变压器T1变压为第一电压V1，第一巴伦变压器T1的功能有两个：差分-单端转换以及阻抗转换。第一匹配网络M1用以将第一内部节点N1分流至第一地节点VSS1且与第一巴伦变压器T1共同形成谐振网络以在第一逻辑信号TXE有效时提高发射器310的增益。
接收器320依据横跨第二电源供应节点VDD2以及第二地节点VSS2的第二电源供应域运行，且用以接收位于第二内部节点N2的第二电压V2，并根据第一逻辑信号TXE以及第二逻辑信号RXE输出接收信号Vrx(其实现为差分信号且包含两个电压Vrx+以及Vrx-)；当第二逻辑信号RXE有效时接收器320为致能，否则为禁能。接收器320包含受第一逻辑信号TXE控制的第二匹配网络M2、受第二逻辑信号RXE控制的低噪声放大器(low-noise amplifier，LNA)321、以及第二巴伦变压器T2。第二匹配网络M2包含用以将第二内部节点N2分流至第二地节点VSS2的第二电感器L2、用以将第二内部节点N2耦接至第三内部节点N3的第三电感器L3、以及根据第一逻辑信号TXE分流第三内部节点N3的第二开关S2，且用以提供匹配第二内部节点N2与第三内部节点N3之间的阻抗以提供匹配增益，以使当第一逻辑信号TXE无效时，位于第三内部节点N3的第三电压V3可大于位于第二内部节点N2的第二电压V2。当第二逻辑信号RXE有效时，低噪声放大器321将第三电压V3放大为第二放大信号Vb，其通过第二巴伦变压器T2变压为接收信号Vrx(其包含Vrx+以及Vrx-)，第二巴伦变压器T2的功能有两个：单端-差分转换以及阻抗转换。
共享网络330包含晶粒上元件以及封装内元件的组合，晶粒上元件包含第一接垫331、第二接垫332、以及第一电感器L1，其皆制作于晶粒300D上。封装内元件包含第一连结线W1、第二连结线W2以及第三连结线W3，其皆为封装300P中的一部分。第一电感器L1横跨第一内部节点N1以及第二内部节点N2设置，第一接垫331连接至第一内部节N1，且第二接垫332连接至第二内部节N2。第一连结线W1将第一接垫331连结至第一接脚“p1”，第二连结线W2将第二接垫332连结至第二接脚“p2”，且第三连结线W3将第一接垫331连结至第二接脚“p2”。共享网络330作为发射器310与接收器320至印刷电路板的接口，射频集成电路300焊接于印刷电路板上。
首先，考虑发射模式。当射频集成电路300处于发射模式时，共享网络330允许位于第一内部节点N1的第一电压V1有效地耦接至第一接脚“p1”。有三种耦接路径：第一种耦接路径为通过第一连结线W1直接耦接；第二种耦接路径为通过第三连结线W3以及板上元件(例如：图2A中的短路走线215、图2B中的板上元件227，或图2C中的板上元件237)间接耦接，该些板上元件将第二接脚“p2”耦接至第一接脚“p1”；第三耦接路径为通过第一电感器L1、第二连结线W2以及板上元件(例如：图2A中的短路走线215、图2B中的板上元件227，或图2C中的板上元件237)间接耦接，该些板上元件将第二接脚“p2”耦接至第一接脚“p1”。无论射频集成电路300采用哪种配置，由于第一耦接路径为直接耦接，因此第一耦接路径提供最强的耦合效果。第二耦接路径提供较弱的耦合效果，且耦合效果会与射频集成电路300的配置相关。第三耦接路径因为经由较多元件进行耦合且因为泄漏至接收器320的能量损失，因此第三耦接路径最弱。第三内部节点N3通过开关S2短路至第二内部节点VSS2，且第二电感器L2与第三电感器L3共同形成位于第二节点N2的分流电感，以与第二接垫332的寄生电容谐振，因此减轻泄漏至接收器320的能量损失。当射频集成电路300用以实现图2A中的第一种配置210中的射频集成电路212时，第一接脚“p1”通过短路走线215短路至第二接脚“p2”，第二耦接路径仍是相当可观的。当射频集成电路300用以实现图2B中的第二种配置220中的射频集成电路222，会有因通过传输线223泄漏至天线224所造成的能量损失，且此能量损失会与板上元件227相关。在一实施例中，板上元件227为一电容，其阻抗大于天线224的阻抗两倍至四倍之间。当射频集成电路300用以实现图2C中的第三种配置230中的射频集成电路232时，会有因通过传输线236泄漏至前端模块236的接收接脚“R”所造成的能量损失，且此能量损失会与板上元件237相关。在一实施例中，板上元件237为一电容，其阻抗大于前端模块236的接收接脚“R”的阻抗两倍至四倍之间。
现在，考虑接收模式。
首先，射频集成电路300用以实现第一配置210中的射频集成电路212，其中短路走线215用以将第一接脚“p1”短路至第二接脚“p2”。共享网络330允许第一接脚“p1”能更有效地耦接至位于第二内部节点N2的第二电压V2。有三种耦接路径：第一种耦接路径为通过第二连结线W2的直接耦接路径；第二种耦接路径为通过第一连结线W1以及第一电感器L1的间接耦接路径；第三种耦接路径为通过第三连结线W3以及第一电感器L1的另一种间接耦接路径。由于第一种耦接路径为将第一接脚“p1”与第二接脚“p2”短路的直接耦接，因此第一耦接路径提供最强的耦合效果。第二耦接路径因为需要通过电感器L1耦接且因为泄漏至发射器310所造成的能量损失，因此第二耦接路径较弱。通过使第一逻辑信号TXE无效，可减轻泄漏至发射器310所造成的能量损失，以有效关闭第一匹配网络M1且造成从第一接垫331看向发射器310的阻抗更具电感性且与第一接垫331的寄生电容更具谐振性。第三种耦接路径类似于第二种耦接路径，但由于第三连结线W3为交叉线且可能长于第二连结线W2，因此第三种耦接路径稍微较弱。
接着，考虑射频集成电路300用以实现第二种配置220中的射频集成电路222，其中板上元件227用以将第一接脚“p1”耦接至第二接脚“p2”。共享网络330允许位于第二接脚“p2”的电压有效地耦接位于第二内部节点N2的第二电压V2。有三种耦接路径：第一种耦接路径为通过第二连结线W2的直接耦接路径；第二种耦接路径为通过第三连结线W3以及第一电感器L1的间接耦接路径；第三种耦接路径为通过板上元件227、第一连结线W1以及第一电感器L1的另一种间接耦接路径。由于第一种耦接路径为直接从第二接脚“p2”耦接至第二接垫332，因此第一耦接路径最强。第二耦接路径因为需通过第一电感器L1耦接且因为泄漏至发射器310以及天线226(通过第一连结线W1以及传输线225)的能量损失，因此第二耦接路径较弱。通过使第一逻辑信号TXE无效，可减轻泄漏至发射器310所造成的能量损失，以有效关闭第一匹配网络M1且造成从第一接垫331看向发射器310的阻抗更具电感性且与第一接垫331的寄生电容更具谐振性。第三种耦接路径因为需通过板上元件227以及第一电感器L1耦接、通过第一连结线W1以及传输线225至天线226的能量损失、以及泄漏至发射器310的能量损失，因此第三种耦接路径最弱。从第二接脚“p2”至第二内部节点N2的总耦合为三种耦接路径的叠加。在一实施例中，板上元件227为一电容，其阻抗大于天线226的阻抗两倍至四倍之间。
现在，考虑射频集成电路300用以实现第三种配置230中的射频集成电路223，其中板上元件237用以将第一接脚“p1”耦接至第二接脚“p2”。就射频集成电路300的功能而言，第三种配置230相同于第二种配置220，除了前端模块233的发射接脚“T”以及接收接脚“R”取代天线226以及天线224。任何在射频集成电路300实现第二种配置220中射频集成电路222的情况下所描述的耦合机制以及路径都适用在射频集成电路300实现第三种配置230中的射频集成电路232的情况。
在发射模式以及接收模式，共享网络330包含多个并联路径，各路径包含多个元件，其可依据感兴趣的频率范围设计，以提供高度的设计自由度。
图4示出能量放大器400的示意图，其可用以实现图3中的能量放大器311。能量放大器400包含NMOS晶体管411、412、421、422以及431与PMOS晶体管432，NMOS晶体管411与412相同且形成伪差分共源放大器对，NMOS晶体管421与422为相同且形成共源共栅对。VC1标示NMOS晶体管421以及422的栅极电压。VB1为高于NMOS晶体管421以及422的阈值电压的一偏压。NMOS晶体管431以及PMOS晶体管432形成反相器。TXEB标示第一逻辑信号TXE的反相信号。当第一逻辑信号TXE为有效(例如：高)时，反相信号TXEB基于逻辑反相为低，且栅极电压VC1被PMOS晶体管432拉高至偏压VB1，因而导通NMOS晶体管421以及422且允许NMOS晶体管411以及412放大电压Vtx+以及Vtx-且分别通过NMOS晶体管421以及422输出电压Va+以及Va-。当第一逻辑信号TXE为无效(例如：低)时，反相信号TXEB基于逻辑反相为高，且栅极电压VC1被NMOS晶体管431拉低至第一地节点VSS1，因而截止NMOS晶体管421以及422且有效地关断NMOS晶体管411以及412。由于能量放大器400在现有技术中为众所皆知的，故于此不再给出进一步的描述。
图5示出低噪声放大器500的示意图，其可用以实现图3中的低噪声放大器321。低噪声放大器500包含：NMOS晶体管511、521以及531与PMOS晶体管532与电感器L4。NMOS晶体管511运行为共源放大器，NMOS晶体管521运行为共源共栅装置，电感器L4为NMOS晶体管511提供源极衰退(source degeneration)。VC2标示NMOS晶体管521的栅极电压。VB2为高于NMOS晶体管521的阈值电压的一偏压。NMOS晶体管531以及PMOS晶体管532形成一反相器。RXEB标示第二逻辑信号RXE的反相信号。当第二逻辑信号RXE为有效(例如：高)时，反相信号RXEB基于逻辑反相为低，且栅极电压VC2被PMOS晶体管532拉高至偏压VB2，因而导通NMOS晶体管521且允许NMOS晶体管511放大第二电压V2且通过NMOS晶体管521输出放大信号Vb。当第二逻辑信号RXE为无效(例如：低)时，反相信号RXEB基于逻辑反相为高，且栅极电压VC2被NMOS晶体管531拉低至地(VSS2)，因而截止NMOS晶体管521且有效地关断NMOS晶体管511。由于低噪声放大器500在现有技术中为众所皆知的，故于此不再给出进一步的描述。
一前端模块例如前端模块233整合了能量放大器、低噪声放大器以及双工电路，其通常为单掷双切(single pole double throw)开关。由于前端模块易从许多来源商获得且熟知本领域的人对其已有相当的理解，故于此不再进行详细描述。
射频集成电路300的晶粒300D上有整合更多电路，包含用以产生待发射信号Vtx的电路以及进一步处理接收信号Vrx的电路。同样地，封装300P上有更多其余的接脚，晶粒300D上有更多其余的接垫，且更多其余的连结线用以将更多其余的接垫连结至更多其余的接脚以允许晶粒300D上电路与焊有射频集成电路300的印刷电路板连结。由于这些对于熟知本领域的人而言是显而易见的，因此不对细节进行描述以避免混淆。
发射器310以及接收器320于不同能量域工作以降低经由电源供应节点或地节点的耦合。举例但非用以限制，VDD1为3.3伏特；VDD2为1.05伏特；封装300P为88个接脚的四方平面无引脚(quad flat no-lead，QFN)封装；第一连结线W1大约1.3毫米长；第二连结线W2大约1.3毫米长；第三连结线W3大约1.6毫米长；待发射信号Vtx的频率相同于接收信号Vrx的频率且介于4.9吉赫(GHz)至7.2吉赫；第一电感器L1为1纳亨(nH)；第二电感器L2为3.5纳亨；第三电感器L3为1纳亨；且第一电容C1为300飞法(fF)。
图6是依照本公开所示出的用以整合射频集成电路的方法600的流程图，包含：(操作610)将发射器整合于晶粒上，发射器受第一逻辑信号控制且用以接收待发射信号并于第一内部节点输出第一电压；(操作620)将接收器整合于晶粒上，接收器受第一逻辑信号以及第二逻辑信号控制且用以接收来自第二内部节点的第二电压并输出接收信号；(操作630)将第一接垫、第二接垫以及第一电感器整合于晶粒上，第一接垫连接至第一内部节点，第二接垫连接至第二内部节点，且第一电感器横跨第一内部节点以及第二内部节点设置；(操作640)利用第一连结线将第一接垫连结至封装的第一接脚；(操作650)利用第二连结线将第二接垫连结至封装的第二接脚；以及(操作660)利用第三连结线将第一接垫连结至封装的第二接脚。
熟知本领域的人易观察到，在保留本公开的启示的情况下，可对装置以及方法进行许多修改以及变更。据此，上述公开内容不应仅被权利要求的界定所限制。

Claims (10)

1.一种射频集成电路，该射频集成电路包含连结到一封装上的一晶粒，该封装包含一第一连结线、一第二连结线以及一第三连结线以及包含一第一接脚以及一第二接脚，其中，该射频集成电路包含：
一发射器，整合于该晶粒上，该发射器受一第一逻辑信号控制，且用以接收一待发射信号并于一第一内部节点输出一第一电压；
一接收器，整合于该晶粒上，该接收器受该第一逻辑信号以及一第二逻辑信号控制，且用以接收来自一第二内部节点的一第二电压并输出一接收信号；
一第一接垫、一第二接垫以及一第一电感器，整合于该晶粒上，该第一接垫连接该第一内部节点，该第二接垫连接该第二内部节点，且该第一电感器横跨该第一内部节点以及该第二内部节点设置；
该第一连结线，用以将该第一接垫连结至该封装中的该第一接脚；
该第二连结线，用以将该第二接垫连结至该封装中的该第二接脚；以及
该第三连结线，用以将该第一接垫连结至该封装中的该第二接脚。
2.如权利要求1所述的射频集成电路，其中当该第一逻辑信号有效时，该发射器被致能且用以于一第一能量域运行，且该第一能量域横跨一第一电源供应节点以及一第一地节点，其中当该第二逻辑信号有效时，该接收器被致能且用以于一第二能量域运行，且该第二能量域横跨一第二电源供应节点以及一第二地节点，其中该第一逻辑信号与该第二逻辑信号不会同时有效，其中该射频集成电路通过该第一接脚以及该第二接脚焊接于一印刷电路板上。
3.如权利要求2所述的射频集成电路，其中该发射器包含一能量放大器、一第一巴伦变压器以及一第一匹配网络，其中当该第一逻辑信号有效，该能量放大器用以将该待发射信号放大为一第一放大信号，其中该第一巴伦变压器用以将该第一放大信号变压为位于该第一内部节点的该第一电压，其中该第一匹配网络包含一第一电容器，该第一电容器与一第一开关串联，该第一开关受该第一逻辑信号控制且用以在该第一逻辑信号有效的情况下通过该电容器将该第一内部节点分流至该第一地节点。
4.如权利要求2所述的射频集成电路，其中该接收器包含一第二匹配网络、一低噪声放大器以及一第二巴伦变压器，其中该第二匹配网络用以提供匹配该第二内部节点与一第三内部节点之间的一阻抗，其中当该第二逻辑信号有效时，该低噪声放大器用以将位于该第三内部节点的一第三电压放大为一第二放大信号，其中该第二巴伦变压器用以将该第二放大信号变压为该接收信号。
5.如权利要求4所述的射频集成电路，其中该第二匹配网络包含一第二电感器、一第三电感器以及一第二开关，其中该第二电感器用以将该第二内部节点分流至该第二地节点，其中该第三电感器横跨该第二内部节点以及该第三内部节点设置，其中该第二开关受该第一逻辑信号控制且用以在该第一逻辑信号有效的情况下将该第三内部节点分流至该第二地节点。
6.如权利要求2所述的射频集成电路，其中该印刷电路板包含一短路走线以及一传输线，其中该短路走线用以将该第一接脚短路至该第二接脚，其中该传输线用以将该第一接脚连接至一天线。
7.如权利要求2所述的射频集成电路，其中该印刷电路板包含一板上元件，且该板上元件用以将该第一接脚耦接至该第二接脚。
8.如权利要求7所述的射频集成电路，其中该印刷电路板还包含一第一传输线以及一第二传输线，其中该第一传输线用以将该第一接脚连接至一第一天线，其中该第二传输线用以将该第二接脚连接至一第二天线。
9.如权利要求7所述的射频集成电路，其中该印刷电路板还包含一第一传输线以及一第二传输线，其中该第一传输线用以将该第一接脚连接至一前端模块的一传输接脚，其中该第二传输线用以将该第二接脚连接至该前端模块的一接收接脚。
10.一种用以整合出一射频集成电路的方法，该射频集成电路包含连结到一封装上的一晶粒，该封装包含一第一连结线、一第二连结线以及一第三连结线以及包含一第一接脚以及一第二接脚，其中，该方法包含：
将一发射器整合于该晶粒上，其中该发射器受一第一逻辑信号控制，且用以接收一待发射信号并于一第一内部节点输出一第一电压；
将一接收器整合于该晶粒上，其中该接收器受该第一逻辑信号以及一第二逻辑信号控制，且用以接收来自一第二内部节点的一第二电压并输出一接收信号；
将一第一接垫、一第二接垫以及一第一电感器整合于该晶粒上，其中该第一接垫连接该第一内部节点，该第二接垫连接该第二内部节点，且该第一电感器横跨该第一内部节点以及该第二内部节点设置；
利用该第一连结线将该第一接垫连结至该封装中的该第一接脚；
利用该第二连结线将该第二接垫连结至该封装中的该第二接脚；以及
利用该第三连结线将该第一接垫连结至该封装中的该第二接脚。
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