TWI481203B - Data processing device and data processing method - Google Patents

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Description

資料處理裝置及資料處理方法
本技術係關於一種資料處理裝置及資料處理方法，尤其係關於一種例如可使得對於資料之錯誤之耐受性提高之資料處理裝置及資料處理方法。
LDPC(Low Density Parity Check，低密度奇偶校驗)碼具有較高之錯誤校正能力，近年來，開始廣泛採用於包括例如在歐州進行之DVB(Digital Video Broadcasting，數位視訊廣播)-S.2等衛星數位廣播之傳送方式(例如參照非專利文獻1)。又，亦研究將LDPC碼採用於下一代數位地面廣播。
根據近年來之研究，逐漸瞭解LDPC碼係與渦輪碼等同樣地，隨著使碼長變長，而獲得接近向農界限之性能。又，LDPC碼因具有最小距離與碼長成比例之性質，故而其特徵為區塊錯誤率特性較好，進而，亦可列舉基本不產生在渦輪碼等之解碼特性中觀測到之所謂之錯誤平台現象的優點。
以下，對如此般之LDPC碼進行具體說明。再者，LDPC碼為線性碼，且並非必需為二元，但此處對二元者進行說明。
LDPC碼最大之特徵在於定義上述LDPC碼之檢查矩陣(parity check matrix，同位核對矩陣)稀疏。此處，所謂稀疏之矩陣，係指矩陣之要素「1」之個數非常少之矩陣(大 部分要素為0之矩陣)。
圖1表示LDPC碼之檢查矩陣H之例。
於圖1之檢查矩陣H中，各行之權重(行重)(「1」之數量)(weight)為「3」，且各列之權重(列重)成為「6」。
於利用LDPC碼進行之編碼(LDPC編碼)中，例如根據檢查矩陣H而生成生成矩陣G，將二元之資訊位元乘以該生成矩陣G，藉此生成碼字(LDPC碼)。
具體而言，進行LDPC編碼之編碼裝置首先算出於與檢查矩陣H之倒置矩陣HT 之間，式GHT =0成立之生成矩陣G。此處，於生成矩陣G為K×N矩陣之情形時，編碼裝置將生成矩陣G乘以包含K位元之資訊位元之位元行(向量u)，生成包含N位元之碼字c(=uG)。藉由該編碼裝置而生成之碼字(LDPC碼)係經由特定之通信路徑而於接收側被接收。
LDPC碼之解碼係Gallager所提出之稱作為概率解碼(Probabilistic Decoding)之演算法，可藉由利用包含變量節點(variable node(亦稱作為訊息節點(message node)))與校驗節點(check node)之所謂之坦納氏圖(Tanner graph)上之概率傳播(belief propagation，置信傳播)之訊息傳遞演算法而進行。此處，以下，亦適當地將變量節點與校驗節點簡稱為節點。
圖2表示LDPC碼之解碼之順序。
再者，以下，亦適當地將於接收側接收到之LDPC碼(1碼字)之第i個碼位元之、以對數似然比(log likelihood ratio)表現值之「0」近似度所得之實數值(接收LLR)稱作為接收值u0i 。又，將自校驗節點輸出之訊息設為uj ，將自變量節點輸出之訊息設為vi 。
首先，於LDPC碼之解碼中，如圖2所示，於步驟S11中，接收LDPC碼，將訊息(校驗節點訊息)uj 初始化為「0」，並且將取重複處理之作為計數之整數之變數k初始化為「0」，而進入步驟S12。於步驟S12中，根據接收LDPC碼所獲得之接收值u0i ，進行式(1)所示之運算(變量節點運算)，藉此求出訊息(變量節點訊息)vi ，進而，根據該訊息vi ，進行式(2)所示之運算(校驗節點運算)，藉此求出訊息uj 。
此處，式(1)與式(2)中之dv 與dc 分別為表示檢查矩陣H之縱向(行)與橫向(列)之「1」之個數之可任意選擇之參數，例如於(3,6)碼之情形時，成為dv =3，dc =6。
再者，於式(1)之變量節點運算及(2)之校驗節點運算中，由於未將分別自欲輸出訊息之枝(edge)(連結變量節點與校驗節點之線)輸入之訊息作為運算之對象，故而運算 之範圍成為1至dv -1或1至dc -1。又，式(2)之校驗節點運算係實際上藉由預先製作由相對於2個輸入v1 、v2 之1個輸出定義之式(3)所示之函數R(v1 ,v2 )之表，如式(4)所示般連續地(重新返回地)使用其而進行。
[數3]x=2tanh-1 [tanh(v1 /2)tanh(v2 /2)]=R(v1 .v2 )………(3)
於步驟S12中，進而，變數k僅增加「1」，而進入步驟S13。於步驟S13中，判定變數k是否大於特定之重複解碼次數C。於步驟S13中，於判定變數k不大於C之情形時，返回至步驟S12，以下，重複相同之處理。
又，於步驟S13中，於判定變數k大於C之情形時，進入步驟S14，藉由進行式(5)所示之運算，而求出作為最終輸出之解碼結果之訊息vi 並將其輸出，結束LDPC碼之解碼處理。
此處，式(5)之運算與式(1)之變量節點運算不同，係使用來自連接於變量節點之所有枝之訊息uj 而進行。
圖3表示(3,6)LDPC碼(編碼率為1/2，碼長為12)之檢查矩陣H之例。
於圖3之檢查矩陣H中，與圖1同樣地，行之權重成為3，列之權重成為6。
圖4表示圖3之檢查矩陣H之坦納氏圖。
此處，於圖4中，由加號「+」所示者為校驗節點，由等號「=」所示者為變量節點。校驗節點與變量節點分別對應於檢查矩陣H之列與行。校驗節點與變量節點之間之接線為枝(edge)，相當於檢查矩陣之要素「1」。
即，於檢查矩陣之第j列第i行之要素為1之情形時，於圖4中，自上方起第i個變量節點(「=」之節點)與自上方起第j個校驗節點(「+」之節點)係藉由枝而連接。枝表示與變量節點相對應之碼位元具有與校驗節點相對應之約束條件。
於作為LDPC碼之解碼方法之和積演算法(Sum Product Algorithm)中，重複進行變量節點運算與校驗節點運算。
圖5表示由變量節點進行之變量節點運算。
於變量節點中，與欲進行計算之枝相對應之訊息vi 係藉由使用來自連接於變量節點之剩餘之枝之訊息u1 及u2 與接收值u0i 之式(1)之變量節點運算而求得。與其他枝相對應之訊息亦以相同之方式求得。
圖6表示由校驗節點進行之校驗節點運算。
此處，式(2)之校驗節點運算可使用式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)之關係，而改寫成式(6)。其中， sign(x)係於x≧0時為1，於x<0時為-1。
若於x≧0時，將函數(x)定義為式(x)=ln(tanh(x/2))，則式(x)=2tanh-1 (e-x )成立，因此式(6)可變形為式(7)。
於校驗節點中，式(2)之校驗節點運算係依據式(7)而進行。
即，於校驗節點中，如圖6所示，與欲進行計算之枝相對應之訊息uj 係藉由使用來自連接於校驗節點之剩餘之枝之訊息v1 、v2 、v3 、v4 、v5 之式(7)之校驗節點運算而求得。與其他枝相對應之訊息亦以相同之方式求得。
再者，式(7)之函數(x)可由式(x)=ln((ex +1)/(ex -1))表示，於x>0時，為(x)=(x)。於將函數(x)及(x)安裝於硬體時，有使用LUT(Look Up Table，查找表)而安裝之情形，兩者均成為相同之LUT。
[先前技術文獻] [專利文獻]
[非專利文獻1] DVB-S.2: ETSI EN 302 307 V1.1.2(2006-06)
LDPC碼係於作為衛星數位廣播之規格之DVB-S.2或作為下一代數位地面廣播之規格之DVB-T.2中採用。又，預定LDPC碼於作為下一代CATV(Cable Television，有線電視)數位廣播之規格之DVB-C.2中之採用。
於依據DVB-S.2等DVB之規格之數位廣播中，將LDPC碼設為(符號化為)QPSK(Quadrature Phase Shift Keying，正交相移鍵控)等正交調變(數位調變)之符號，將上述符號映射成信號點而發送。
於LDPC碼之符號化中，LDPC碼之碼位元之替換係以2位元以上之碼位元為單位進行，將上述替換後之碼位元設為符號之位元。
作為用以LDPC碼之符號化之碼位元之替換方式，係以多種方式提出，例如亦於DVB-T.2中進行規定。
然而，DVB-T.2係設置於家庭等之電視接收器等面向固定終端之數位廣播之規格，有不適於面向移動終端之數位廣播之情形。
即，移動終端與固定終端相比，必需使電路規模變小，必需實現低耗電化。因此，於面向移動終端之數位廣播 中，為了減輕移動終端中之LDPC碼之解碼等處理所需之負載，有例如LDPC碼之解碼之重複次數(重複解碼次數C)或LDPC碼之碼長等相較面向固定終端之數位廣播之情形而被限制的情形。
然而，即便於如上所述之限制下，對於錯誤之耐受性亦必需維持於某程度。
本技術係鑒於如此般之狀況而完成者，其可使得LDPC碼等對於資料之錯誤之耐受性提高。
本技術之第1態樣之資料處理裝置/資料處理方法係如下之資料處理裝置/資料處理方法，其包括：編碼部/步驟，其係根據LDPC碼之檢查矩陣，進行碼長為16200位元且編碼率為8/15之LDPC編碼；及替換部/步驟，其係將上述經編碼之LDPC碼之碼位元替換成與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元；上述經編碼之LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464；上述替換部/步驟係於將記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元b0替換成位元y2，將位元b1替換成位元y6，將位元b2替換成位元y1，將位元b3替換成位元y0，將位元b4替換成位元y7，將位元b5替換成位元y5，將位元b6替換成位元y3，將位元b7替換成位元y4。
於如上述般之第1態樣中，根據LDPC碼之檢查矩陣，進行碼長為16200位元且編碼率為8/15之LDPC編碼，將上述經編碼之LDPC碼之碼位元替換成與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元。上述經編碼之LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464。
而且，於將記憶於8個具有16200/8位元之記憶容之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元b0替換成位元y2，將位元b1替換成位元y6，將位元b2替換成位元y1，將位元b3替換成位元y0，將位元b4替換成位元y7，將位元b5替換成位元y5，將位元b6替換成位元y3，將位元b7替換成位元y4。
本技術之第2態樣之資料處理裝置/資料處理方法係如下之資料處理裝置/資料處理方法，其包括：逆替換部/步驟，其係將與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元替換成碼長為16200位元且編碼率為8/15之LDPC碼之碼位元；及解碼部/步驟，其係根據LDPC碼之檢查矩陣，對藉由上述逆替換部/步驟而替換之LDPC碼進行解碼；上述逆替換部/步驟係於記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶各讀出1位元之8位元之碼位元被分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元y2替換成位元b0，將位元y6替換成位元b1，將位元y1替換成位元b2，將位元y0替換成位元b3，將位元y7替換成位元b4，將位元y5替換成位元b5，將位元y3替換成位元b6，將位元 y4替換成位元b7，上述LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464。
於如上述般之第2態樣中，將與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元替換成碼長為16200位元且編碼率為8/15之LDPC碼之碼位元，根據LDPC碼之檢查矩陣，將所替換之LDPC碼解碼。於記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元被分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元y2替換成位元b0，將位元y6替換成位元b1，將位元y1替換成位元b2，將位元y0替換成位元b3，將位元y7替換成位元b4，將位元y5替換成位元b5，將位元y3替換成位元b6，將位元y4替換成位元b7。上述LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩 陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464。
再者，資料處理裝置既可為獨立之裝置，亦可為構成1個裝置之內部區塊。
根據本技術，可使對於錯誤之耐受性提高。
[應用本技術之傳送系統之構成例]
圖7表示應用本技術之傳送系統(系統係指複數之裝置邏輯上進行集合所得之物，不問各構成之裝置是否位於同一殼體中)之一實施形態之構成例。
於圖7中，傳送系統包含發送裝置11與接收裝置12。
發送裝置11進行面向固定終端或面向移動終端之節目之發送(廣播)(傳送)。即，發送裝置11將例如作為面向固定終端或面向移動終端之節目之圖像資料或音頻資料等作為發送對象之對象資料編碼成LDPC碼，經由例如作為地波之通信路徑13而發送。
接收裝置12例如為移動終端，其接收自發送裝置11經由通信路徑13而發送之LDPC碼，解碼成對象資料而輸出。
此處，已知圖7之傳送系統中使用之LDPC碼係於AWGN(Additive White Gaussian Noise，加成性白高斯雜訊)通信路徑中發揮極高之能力。
然而，於地波等通信路徑13中，有產生叢發(burst)錯誤或擦除(erasure)之情形。例如，有如下之情形：於OFDM(Orthogonal Frequency Division Multiplexing，正交頻分複用)系統中，在D/U(Desired to Undesired Ratio，期望波與干擾波之比)為0 dB(干擾波=回波之功率與期望波=主通路之功率相等)之多路徑環境中，對應於回波(echo)(主通路以外之路徑)之延遲(delay)，而特定符號之功率變為0(erasure)。
又，於即便在顫振(flutter)(延遲為0且將乘以都卜勒(doppler)頻率所得之回波相加之通信路徑)中，D/U亦為0 dB之情形時，產生根據都卜勒頻率，而特定時刻之OFDM之符號整體之功率變為0(erasure)之情形。
進而，有因接收裝置12側之自接收來自發送裝置11之信號之天線等接收部(未圖示)直至接收裝置12為止之配線狀況或接收裝置12之電源之不穩定性，而產生叢發錯誤的情形。
另一方面，於LDPC碼之解碼中，由於在檢查矩陣H之行、進而與LDPC碼之碼位元相對應之變量節點中，如上述之圖5所示般，進行伴隨LDPC碼之碼位元(之接收值u0i ) 之加法運算之式(1)之變量節點運算，故而當上述變量節點運算中使用之碼位元產生錯誤時，所求得之訊息之精度降低。
而且，於LDPC碼之解碼中，由於在校驗節點中，使用在連接於上述校驗節點之變量節點中求得之訊息，進行式(7)之校驗節點運算，故而當連接之複數之變量節點(與其相對應之LDPC碼之碼位元)同時產生錯誤(包括擦除)之校驗節點之數量變多時，解碼之性能劣化。
即，例如，校驗節點係當連接於上述校驗節點之變量節點之2個以上同時發生擦除時，將值為0之概率與值為1之概率為等概率之訊息送回至所有變量節點。於此情形時，送回等概率之訊息之校驗節點無助於1次解碼處理(1組變量節點運算及校驗節點運算)，其結果，必需使解碼處理之重複次數變多，而解碼之性能劣化，進而，進行LDPC碼之解碼之接收裝置12之耗電增大。
因此，於圖7之傳送系統中，維持AWGN通信路徑中之性能，並且使對於叢發錯誤或擦除之耐受性提高。
[發送裝置11之構成例]
圖8係表示圖7之發送裝置11之構成例之區塊圖。
於發送裝置11中，將作為對象資料之1個以上之輸入串流(Input Streams)供給至模式適配/多工器(Mode Adaptation/Multiplexer)111。
模式適配/多工器111進行模式選擇及供給於此之1個以上之輸入串流之多工化，並將其結果中所獲得之資料供給 至微調電容器(padder)112。
微調電容器112對來自模式適配/多工器111之資料，進行所需之零插補(零值之插入)，並將其結果中所獲得之資料供給至BB(baseband，基頻)擾頻器(BB Scrambler)113。
BB擾頻器113對來自微調電容器112之資料，實施能量擴散處理，並將其結果中所獲得之資料供給至BCH(Bose Chaudhuri Hocquenghem，博斯-查德胡裏-霍昆格姆)編碼器(BCH encoder)114。
BCH編碼器114對來自BB擾頻器113之資料進行BCH編碼，並將其結果中所獲得之資料作為LDPC編碼之對象即LDPC對象資料，供給至LDPC編碼器(LDPC encoder)115。
LDPC編碼器115對來自BCH編碼器114之LDPC對象資料，依據與LDPC碼之同位位元相對應之部分即同位矩陣成為階梯結構之檢查矩陣進行LDPC編碼，並輸出將LDPC對象資料作為資訊位元之LDPC碼。
即，LDPC編碼器115進行將LDPC對象資料編碼成例如DVB-T.2之規格中所規定之LDPC碼等LDPC碼之LDPC編碼，並輸出其結果中所獲得之LDPC碼。
此處，除DVB-T.2之規格中，碼長為16200位元且編碼率為3/5之情形以外，亦採用DVB-S.2之規格中所規定之LDPC碼。DVB-T.2之規格中所規定之LDPC碼為IRA(Irregular Repeat Accumulate，不規則重複累積)碼，上述LDPC碼之檢查矩陣中之同位矩陣成為階梯結構。以下對同位矩陣及階梯結構進行敍述。又，關於IRA碼，記載於 例如「Irregular Repeat-Accumulate Codes,」H.Jin,A.Khandekar,and R.J.McEliece,in Proceedings of 2nd International Symposium on Turbo codes and Related Topics,pp.1-8,Sept.2000中。
LDPC編碼器115輸出之LDPC碼係供給至位元交錯器116。
位元交錯器116對來自LDPC編碼器115之LDPC碼，進行下述之位元交錯，並將上述位元交錯後之LDPC碼供給至QAM編碼器(QAM encoder)117。
QAM編碼器117係將來自位元交錯器116之LDPC碼以上述LDPC碼之1位元以上之碼位元為單位(符號單位)映射成表示正交調變之1個符號之信號點而進行正交調變(多值調變)。
即，QAM編碼器117將來自位元交錯器116之LDPC碼映射成由表示與載波同相之I成分之I軸及表示與載波正交之Q成分之Q軸規定之IQ平面(IQ星座圖)上之進行LDPC碼之正交調變之調變方式中規定之信號點而進行正交調變。
此處，作為由QAM編碼器117進行之正交調變之調變方式，有例如包括DVB-T之規格中所規定之調變方式之調變方式，即，例如QPSK(Quadrature Phase Shift Keying)或16 QAM(Quadrature Amplitude Modulation，正交調幅)、64 QAM、256 QAM、1024 QAM、4096 QAM等。於QAM編碼器117中，利用哪一調變方式進行正交調變係依據例如發送裝置11之操作員之操作，而預先設定。再者，於QAM 編碼器117中，除此以外，可進行例如4 PAM(Pulse Amplitude Modulation，脈波振幅調變)及其他正交調變。
藉由QAM編碼器117中之處理而獲得之資料(映射成信號點之符號)係供給至時間交錯器(Time Interleaver)118。
時間交錯器118對來自QAM編碼器117之資料(符號)進行以符號為單位之時間交錯(時間方向之交錯)，並將其結果中所獲得之資料供給至MISO(Multiple Input Single Output，多輸入單輸出)/MIMO(Multiple Input Multiple Output，多輸入多輸出)編碼器(MISO/MIMO encoder)119。
MISO/MIMO編碼器119對來自時間交錯器118之資料(符號)實施空時編碼，並供給至頻率交錯器(Frequency Interleaver)120。
頻率交錯器120對來自MISO/MIMO編碼器119之資料(符號)，進行以符號為單位之頻率交錯(頻率方向之交錯)，並供給至訊框建立器/資源分配部(Frame Builder & Resource Allocation)131。
另一方面，對BCH編碼器121供給例如稱作為L1等之前同步碼等傳送控制用之控制資料(信號)。
BCH編碼器121係以與BCH編碼器114相同之方式對供給於其中之控制資料進行BCH編碼，並將其結果中所獲得之資料供給至LDPC編碼器122。
LDPC編碼器122將來自BCH編碼器121之資料作為LDPC對象資料，以與LDPC編碼器115相同之方式進行LDPC編 碼，並將其結果中所獲得之LDPC碼供給至QAM編碼器123。
QAM編碼器123係以與QAM編碼器117相同之方式，將來自LDPC編碼器122之LDPC碼以上述LDPC碼之1位元以上之碼位元為單位(符號單位)映射成表示正交調變之1個符號之信號點而進行正交調變，並將其結果中所獲得之資料(符號)供給至頻率交錯器124。
頻率交錯器124係以與頻率交錯器120相同之方式，對來自QAM編碼器123之資料(符號)進行以符號為單位之頻率交錯，並供給至訊框建立器/資源分配部131。
訊框建立器/資源分配部131於來自頻率交錯器120及124之資料(符號)所需之位置，插入導頻(Pilot)之符號，利用其結果中所獲得之資料(符號)，構成包含特定數量之符號之訊框，並供給至OFDM生成部(OFDM generation)132。
OFDM生成部132根據來自訊框建立器/資源分配部131之訊框，生成與上述訊框相對應之OFDM信號，並經由通信路徑13(圖7)而發送。
圖9表示圖8之位元交錯器116之構成例。
位元交錯器116係使資料交錯之資料處理裝置，其包含同位交錯器(parity interleaver)23、縱行扭轉交錯器(column twist interleaver)24及解多工器(DEMUX)25。
同位交錯器23進行將來自LDPC編碼器115之LDPC碼之同位位元交錯於其他同位位元之位置之同位交錯，並將上述同位交錯後之LDPC碼供給至縱行扭轉交錯器24。
縱行扭轉交錯器24對來自同位交錯器23之LDPC碼，進行縱行扭轉交錯，並將上述縱行扭轉交錯後之LDPC碼供給至解多工器25。
即，LDPC碼係於圖8之QAM編碼器117中，將上述LDPC碼之1位元以上之碼位元映射成表示正交調變之1個符號之信號點而發送。
於縱行扭轉交錯器24中，為了使與位於LDPC編碼器115中使用之檢查矩陣之任意一列之1相對應之LDPC碼之複數之碼位元不包含於1個符號中，作為重新排列來自同位交錯器23之LDPC碼之碼位元之重新排列處理，係進行例如如下所述之縱行扭轉交錯。
解多工器25係藉由對來自縱行扭轉交錯器24之LDPC碼，進行替換成為符號之LDPC碼之2以上之碼位元之位置之替換處理，而獲得對於AWGN之耐受性得以強化之LDPC碼。繼而，解多工器25將藉由替換處理而獲得之LDPC碼之2以上之碼位元作為符號，供給至QAM編碼器117(圖8)。
繼而，圖10表示利用圖8之LDPC編碼器115進行LDPC編碼時使用之檢查矩陣H。
檢查矩陣H成為LDGM(Low-Density Generation Matrix，低密度生成矩陣)結構，可藉由LDPC碼之碼位元中之與資訊位元相對應之部分之資訊矩陣HA 及與同位位元相對應之同位矩陣HT ，利用式H=[HA |HT ](將資訊矩陣HA 之要素設為左側之要素，將同位矩陣HT 之要素設為右側之要素之矩 陣)而表示。
此處，將1個LDPC碼(1碼字)之碼位元中之資訊位元之位元數與同位位元之位元數分別稱作為資訊長K與同位長M，並且將1個LDPC碼之碼位元之位元數稱作為碼長N(=K+M)。
關於某碼長N之LDPC碼之資訊長K與同位長M係由編碼率決定。又，檢查矩陣H成為列×行為M×N之矩陣。而且，資訊矩陣HA 成為M×K之矩陣，同位矩陣HT 成為M×M之矩陣。
圖11表示DVB-T.2(及DVB-S.2)之規格中所規定之LDPC碼之檢查矩陣H之同位矩陣HT 。
如圖11所示，DVB-T.2之規格中所規定之LDPC碼之檢查矩陣H之同位矩陣HT 成為1要素排列成例如階梯狀之階梯結構。關於同位矩陣HT 之列重，第1列為1，且剩餘之所有列成為2。又，關於行重，最後1行為1，且剩餘之所有行成為2。
如上述般，同位矩陣HT 成為階梯結構之檢查矩陣H之LDPC碼可使用上述檢查矩陣H，容易地生成。
即，利用列向量c表示LDPC碼(1碼字)，並且將倒置上述列向量而獲得之行向量表示為cT 。又，利用列向量A表示作為LDPC碼之列向量c中之資訊位元之部分，並且利用列向量T表示同位位元之部分。
於此情形時，列向量c可藉由作為資訊位元之列向量A與作為同位位元之列向量T，利用式c=[A|T](將列向量A之要 素設為左側之要素，將列向量T之要素設為右側之要素之列向量)而表示。
檢查矩陣H與作為LDPC碼之列向量c=[A|T]必需滿足式HcT =0，作為構成滿足上述式HcT =0之列向量c=[A|T]之同位位元之列向量T係於檢查矩陣H=[HA |HT ]之同位矩陣HT 成為圖11所示之階梯結構之情形時，可藉由自式HcT =0中之行向量HcT 之第1列之要素起依序使各列之要素為0，而依次(按順序)求得。
圖12係對DVB-T.2之規格中所規定之LDPC碼之檢查矩陣H進行說明之圖。
自DVB-T.2之規格中所規定之LDPC碼之檢查矩陣H之第1行起之KX行之行重成為X，其後之K3行之行重成為3，其後之M-1行之行重成為2，最後1行之行重成為1。
此處，KX+K3+M-1+1與碼長N相等。
圖13係表示關於DVB-T.2之規格中所規定之LDPC碼之各編碼率r之行數KX、K3及M、以及行重X的圖。
於DVB-T.2之規格中，規定有64800位元與16200位元之碼長N之LDPC碼。
而且，對於碼長N為64800位元之LDPC碼，規定有11個編碼率(標稱速率)1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9及9/10，對於碼長N為16200位元之LDPC碼，規定有10個編碼率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6及8/9。
此處，以下，亦將64800位元之碼長N稱作為64 k位元， 亦將16200位元之碼長N稱作為16 k位元。
關於LDPC碼，已知越為與檢查矩陣H之行重較大之行相對應之碼位元，錯誤率越低。
於圖12及圖13所示之DVB-T.2之規格中所規定之檢查矩陣H中，有越為前端側(左側)之行，行重越大之傾向，因此，關於與上述檢查矩陣H相對應之LDPC碼，有越為前端之碼位元，越抗錯誤(有對於錯誤之耐受性)，越為靠後之碼位元，越不抗錯誤之傾向。
繼而，圖14表示利用圖8之QAM編碼器117進行16 QAM之情形時之16個符號(與其相對應之信號點)於IQ平面上之配置。
即，圖14A表示DVB-T.2之16 QAM之符號。
於16 QAM中，1符號係由4位元表示，存在16(=24 )個符號。而且，16個符號係以IQ平面之原點為中心，以I方向×Q方向成為4×4之正方形狀之方式配置。
此時，若將1符號所示之位元行之自最高序位位元起第i+1位元之位元表示為位元yi ，則16 QAM之1符號所示之4位元可自最高序位位元起依序表示為位元y0 、y1 、y2 、y3 。於調變方式為16 QAM之情形時，將LDPC碼之碼位元之4位元(符號化)為4位元y0 至y3 之符號(符號值)。
圖14B表示關於16 QAM之符號所示之4位元(以下亦稱作為符號位元)y0 至y3 各者之位元邊界。
此處，關於符號位元yi (於圖14中，i=0、1、2、3)之位元邊界係指上述符號位元yi 成為0之符號與成為1之符號之 邊界。
如圖14B所示，關於16 QAM之符號所示之4符號位元y0 至y3 中之最高序位之符號位元y0 ，僅IQ平面之Q軸之1個部位成為位元邊界，關於第2(自最高序位位元起第2個)個符號位元y1 ，僅IQ平面之I軸之1個部位成為位元邊界。
又，關於第3個符號位元y2 ，4×4個符號中之自左邊起第1行與第2行之間、及第3行與第4行之間之2個部位成為位元邊界。
進而，關於第4個符號位元y3 ，4×4個符號中之自上方起第1列與第2列之間、及第3列與第4列之間之2個部位成為位元邊界。
關於符號所示之符號位元yi ，若與位元邊界分離之符號越多，則不易產生錯誤(錯誤概率低)，若靠近位元邊界之符號越多，則容易產生錯誤(錯誤概率高)。
此時，若將不易產生錯誤(抗錯誤)之位元稱作為「強位元」，並且將容易產生錯誤(不抗錯誤)之位元稱作為「弱位元」，則關於16 QAM之符號之4符號位元y0 至y3 ，最高序位之符號位元y0 及第2個符號位元y1 成為強位元，第3個符號位元y2 及第4個符號位元y3 成為弱位元。
圖15至圖17表示利用圖8之QAM編碼器117進行64 QAM之情形時之64個符號(與其相對應之信號點)於IQ平面上之配置即DVB-T.2之16 QAM之符號。
於64 QAM中，1符號表示6位元，存在64(=26 )個符號。而且，64個符號係以IQ平面之原點為中心，以I方向×Q方 向成為8×8之正方形狀之方式配置。
64 QAM之1符號之符號位元可自最高序位位元起依序表示為位元y0 、y1 、y2 、y3 、y4 、y5 。於調變方式為64 QAM之情形時，將LDPC碼之碼位元之6位元符號化為6位元之符號位元y0 至y5 之符號。
此處，圖15表示關於64 QAM之符號之符號位元y0 至y5 中之最高序位之符號位元y0 與第2個符號位元y1 各者之位元邊界，圖16表示關於64 QAM之符號之符號位元y0 至y5 中之第3個符號位元y2 與第4個符號位元y3 各者之位元邊界，圖17表示關於64 QAM之符號之符號位元y0 至y5 中之第5個符號位元y4 與第6個符號位元y5 各者之位元邊界。
如圖15所示，關於最高序位之符號位元y0 與第2個符號位元y1 各者之位元邊界成為1個部位。又，如圖16所示，關於第3個符號位元y2 與第4個符號位元y3 各者之位元邊界成為2個部位，如圖17所示，關於第5個符號位元y4 與第6個符號位元y5 各者之位元邊界成為4個部位。
因此，關於64 QAM之符號之符號位元y0 至y5 ，最高序位符號位元y0 及第2個符號位元y1 成為強位元，第3個符號位元y2 及第4個符號位元y3 成為第二強之位元。而且，第5個符號位元y4 與第6個符號位元y5 成為弱位元。
根據圖14，進而根據圖15至圖17可知：關於正交調變之符號之符號位元，有高序位位元成為強位元，低序位位元成為弱位元之傾向。
此處，如圖12及圖13中已說明般，關於LDPC編碼器 115(圖8)輸出之LDPC碼，有抗錯誤之碼位元與不抗錯誤之碼位元。
又，如圖14至圖17中已說明般，關於由QAM編碼器117進行之正交調變之符號之符號位元，有強位元與弱位元。
因此，若將LDPC碼之不抗錯誤之碼位元分配給正交調變之符號之較弱之符號位元，則整體上對於錯誤之耐受性降低。
因此，傾向於將LDPC碼之不抗錯誤之碼位元分配給正交調變之符號之強位元(符號位元)，而提出有使LDPC碼之碼位元交錯之交錯器。
圖9之解多工器25可進行上述交錯器之處理。
圖18係對圖9之解多工器25之處理進行說明之圖。
即，圖18A表示解多工器25之功能性之構成例。
解多工器25包含記憶體31及替換部32。
於記憶體31，供給有來自LDPC編碼器115之LDPC碼。
記憶體31具有沿橫列(row)(橫)方向記憶mb位元，並且沿縱行(column)(縱)方向記憶N/(mb)位元之記憶容量，沿縱行方向寫入供給至此之LDPC碼之碼位元，沿橫列方向讀出供給至此之LDPC碼之碼位元，並供給至替換部32。
此處，N(=資訊長K+同位長M)係如上所述，表示LDPC碼之碼長。
又，m表示成為1符號之LDPC碼之碼位元之位元數，b為特定之正整數，係為了使m為整數倍而使用之倍數。解多工器25係如上所述，使LDPC碼之碼位元為符號(符號化)， 倍數b表示解多工器25藉由例如一次符號化而獲得之符號之個數。
圖18A表示調變方式為64 QAM之情形時之解多工器25之構成例，因此，成為1符號之LDPC碼之碼位元之位元數m為6位元。
又，於圖18A中，倍數b成為1，因此，記憶體31具有縱行方向×橫列方向為N/(6×1)×(6×1)位元之記憶容量。
此處，以下適當地將記憶體31之橫列方向為1位元之沿縱行方向延伸之記憶區域稱作為縱行。於圖18A中，記憶體31由6(=6×1)個縱行構成。
於解多工器25中，自構成記憶體31之縱行之上方向朝向下方向(縱行方向)寫入LDPC碼之碼位元係自左方向朝向右方向之縱行而進行。
繼而，當碼位元之寫入直至最右邊之縱行之最下方為止而結束時，自構成記憶體31之所有縱行之第1列起沿橫列方向，以6位元(mb位元)為單位，讀出碼位元，並供給至替換部32。
替換部32進行替換來自記憶體31之6位元之碼位元之位置之替換處理，並將其結果中所獲得之6位元作為表示64 QAM之1符號之6符號位元y0 、y1 、y2 、y3 、y4 、y5 而輸出。
即，自記憶體31沿橫列方向讀出mb位元(此處為6位元)之碼位元，若將上述自記憶體31讀出之mb位元之碼位元之自最高序位位元起第i位元(i=0、1、...、mb-1)表示為位元 bi ，則自記憶體31沿橫列方向讀出之6位元之碼位元可自最高序位位元起依序表示為位元b0 、b1 、b2 、b3 、b4 、b5 。
根據圖12及圖13中已說明之行重之關係，位於位元b0 之方向上之碼位元成為抗錯誤之碼位元，位於位元b5 之方向上之碼位元成為不抗錯誤之碼位元。
於替換部32中，可以將來自記憶體31之6位元之碼位元b0 至b5 中之不抗錯誤之碼位元分配給64 QAM之1符號之符號位元y0 至y5 中之強位元之方式，進行替換來自記憶體31之6位元之碼位元b0 至b5 之位置之替換處理。
此處，作為如何替換來自記憶體31之6位元之碼位元b0 至b5 ，並分配給表示64 QAM之1符號之6符號位元y0 至y5 之各者之替換方式，各公司提出多種方式。
圖18B表示第1替換方式，圖18C表示第2替換方式，圖18D表示第3替換方式。
於圖18B至圖18D中(於下述之圖19中亦相同)，連結位元bi 與yj 之線段係指將碼位元bi 分配給符號之符號位元yj (替換成符號位元yj 之位置)。
作為圖18B之第1替換方式，提出採用3種替換方中之任一個，作為圖18C之第2替換方式，提出採用2種替換方中之任一個。
作為圖18D之第3替換方式，提出按順序選擇使用6種替換方式。
圖19表示調變方式為64 QAM(因此，映射於1符號之LDPC碼之碼位元之位元數m係與圖18同樣地為6位元)，且 倍數b為2之情形時之解多工器25之構成例與第4替換方式。
於倍數b為2之情形時，記憶體31具有縱行方向×橫列方向為N/(6×2)×(6×2)位元之記憶容量，由12(=6×2)個縱行構成。
圖19A表示對於記憶體31之LDPC碼之寫入順序。
於解多工器25中，如圖18中已說明般，自構成記憶體31之縱行之上方向朝向下方向(縱行方向)寫入LDPC碼之碼位元係自左方向朝向右方向之縱行而進行。
繼而，當碼位元之寫入直至最右邊之縱行之最下方為止而結束時，自構成記憶體31之所有縱行之第1列起沿橫列方向以12位元(mb位元)為單位讀出碼位元，並供給至替換部32。
替換部32進行以第4替換方式替換來自記憶體31之12位元之碼位元之位置之替換處理，並將其結果中所獲得之12位元作為表示64 QAM之2符號(b個符號)之12位元即表示64 QAM之1符號之6符號位元y0 、y1 、y2 、y3 、y4 、y5 及表示下一符號之6符號位元y0 、y1 、y2 、y3 、y4 、y5 而輸出。
此處，圖19B表示利用圖19A之替換部32進行之替換處理之第4替換方式。
再者，於倍數b為2之情形(3以上之情形亦相同)時，於替換處理中，將mb位元之碼位元分配給連續之b個符號之mb位元之符號位元。包括圖19，以下，為了便於說明，將連續之b個符號之mb位元之符號位元之自最高序位位元起 第i+1位元表示為位元(符號位元)yi 。
又，何種替換方式恰當即是否使AWGN通信路徑中之錯誤率進一步提高係根據LDPC碼之編碼率或碼長、調變方式等而有所不同。
[同位交錯]
繼而，參照圖20至圖22對利用圖9之同位交錯器23進行之同位交錯進行說明。
圖20表示LDPC碼之檢查矩陣之坦納氏圖(之一部分)。
校驗節點係如圖20所示，當連接於上述校驗節點之變量節點(與其相對應之碼位元)之2個等複數個同時發生擦除等錯誤時，將值為0之概率與值為1之概率為等概率之訊息送回連接於上述校驗節點之所有變量節點。因此，當連接於同一校驗節點之複數之變量節點同時發生擦除等時，解碼性能劣化。
然而，圖8之LDPC編碼器115輸出之DVB-T.2之規格中所規定之LDPC碼為IRA碼，檢查矩陣H之同位矩陣HT 係如圖11所示，成為階梯結構。
圖21表示成為階梯結構之同位矩陣HT 及與上述同位矩陣HT 相對應之坦納氏圖。
即，圖21A表示成為階梯結構之同位矩陣HT ，圖21B表示與圖21A之同位矩陣HT 相對應之坦納氏圖。
於成為階梯結構之同位矩陣HT 中，於各列中，1要素鄰接(除第1列以外)。因此，於同位矩陣HT 之坦納氏圖中，與同位矩陣HT 之值成為1之鄰接之2個要素之行相對應的鄰 接之2個變量節點係連接於同一校驗節點。
因此，當因叢發錯誤或擦除等，而與上述鄰接之2個變量節點相對應之同位位元同時發生錯誤時，連接於與上述成為錯誤之2個同位位元相對應之2個變量節點(使用同位位元求出訊息之變量節點)之校驗節點將值為0之概率與值為1之概率為等概率之訊息送回至連接於上述校驗節點之變量節點，因此解碼性能劣化。而且，若叢發長(連續發生錯誤之同位位元之位元數)變大，則送回等概率之訊息之校驗節點增加，而解碼性能進一步劣化。
因此，同位交錯器23(圖9)係為了防止上述之解碼性能之劣化，而進行將來自LDPC編碼器115之LDPC碼之同位位元交錯成其他同位位元之位置之同位交錯。
圖22表示與圖9之同位交錯器23進行之同位交錯後之LDPC碼相對應之檢查矩陣H之同位矩陣HT 。
此處，LDPC編碼器115輸出之與DVB-T.2之規格中所規定之LDPC碼相對應之檢查矩陣H之資訊矩陣HA 成為巡迴結構。
巡迴結構係指某行與使其他行循環移位所得者一致之結構，例如，亦包含如下結構：每隔P行，上述P行之各列之1之位置成為使上述P行之最初行沿行方向循環移位僅與對同位長M進行除法運算所獲得之值q成比例之值後所得之位置。以下，適當地將巡迴結構中之P行稱作為巡迴結構之單位之行數。
作為DVB-T.2之規格中所規定之LDPC碼，如圖12及圖13 中已說明般，有碼長N為64800位元與16200位元之2種LDPC碼，對於上述2種LDPC碼之任一者，均將巡迴結構之單位之行數P規定為作為同位長M之約數中之除1與M以外之約數之1個的360。
又，同位長M成為使用根據編碼率而有所不同之值q，由式M=q×P=q×360所示之素數以外之值。因此，值q亦與巡迴結構之單位之行數P同樣地，為同位長M之約數中之除1與M以外之約數之另一個，藉由將同位長M除以巡迴結構之單位之行數P而獲得(作為同位長M之約數之P及q之積成為同位長M)。
同位交錯器23係如上所述，若將資訊長設為K，且將0以上但未達P之整數設為x，並且將0以上但未達q之整數設為y，則作為同位交錯，將N位元之LDPC碼之碼位元中之第K+qx+y+1個碼位元交錯成第K+Py+x+1個碼位元之位置。
由於第K+qx+y+1個碼位元及第K+Py+x+1個碼位元任一者均為第K+1個以後之碼位元，故而為同位位元，因此，根據同位交錯，LDPC碼之同位位元之位置被移動。
根據如此般之同位交錯，連接於同一校驗節點之變量節點(與其相對應之同位位元)相離巡迴結構之單位之行數P，即此處僅相離360位元，因此於叢發長未達360位元之情形時，可避免連接於同一校驗節點之變量節點之複數個同時發生錯誤之事態，其結果，可改善對於叢發錯誤之耐受性。
再者，將第K+qx+y+1個碼位元交錯成第K+Py+x+1個碼 位元之位置之同位交錯後之LDPC碼係與進行將原先之檢查矩陣H之第K+qx+y+1個行置換成第K+Py+x+1個行之行置換而獲得之檢查矩陣(以下亦稱作為轉換檢查矩陣)之LDPC碼一致。
又，於轉換檢查矩陣之同位矩陣，如圖22所示，出現以P行(圖22中為360行)為單位之偽巡迴結構。
此處，偽巡迴結構係指將一部分去除之部分成為巡迴結構之結構。對DVB-T.2之規格中所規定之LDPC碼之檢查矩陣實施相當於同位交錯之行置換而獲得之轉換檢查矩陣係於上述右角部分之360列×360行之部分(下述之移位矩陣)僅缺少一個1要素(成為0要素)，就上述方面而言，並非為(完全之)巡迴結構，可以說成為偽巡迴結構。
再者，圖22之轉換檢查矩陣成為對原先之檢查矩陣H，除實施相當於同位交錯之行置換以外，亦實施用以使轉換檢查矩陣由下述之構成矩陣構成之列之置換(列置換)所獲得之矩陣。
[縱行扭轉交錯]
繼而，參照圖23至圖26對作為利用圖9之縱行扭轉交錯器24進行之重新排列處理之縱行扭轉交錯進行說明。
於圖8之發送裝置11中，將LDPC碼之碼位元之1位元以上作為1個符號而發送。即，例如，於將碼位元之2位元設為1個符號之情形時，作為調變方式，使用例如QPSK，於將碼位元之4位元設為1個符號之情形時，作為調變方式，使用例如16 QAM。
於將碼位元之2位元以上作為1個符號而發送之情形時，若某符號發生擦除等，則上述符號之碼位元均發生錯誤(擦除)。
因此，為了使解碼性能提高，而使連接於同一校驗節點之變量節點(與其相對應之碼位元)之複數個同時發生擦除之概率降低，為此必需避免與1個符號之碼位元相對應之變量節點連接於同一校驗節點。
另一方面，如上所述，於LDPC編碼器115輸出之DVB-T.2之規格中所規定之LDPC碼之檢查矩陣H中，資訊矩陣HA 具有巡迴結構，同位矩陣HT 具有階梯結構。而且，如圖22中已說明般，於作為同位交錯後之LDPC碼之檢查矩陣之轉換檢查矩陣中，亦於同位矩陣出現巡迴結構(準確而言，如上所述，為偽巡迴結構)。
圖23表示轉換檢查矩陣。
即，圖23A表示碼長N為64800位元且編碼率(r)為3/4之LDPC碼之檢查矩陣H之轉換檢查矩陣。
於圖23A中，於轉換檢查矩陣中，值成為1之要素之位置由點(．)表示。
圖23B表示以圖23A之轉換檢查矩陣之LDPC碼即同位交錯後之LDPC碼為對象，解多工器25(圖9)進行之處理。
於圖23B中，將調變方式設為16 QAM，沿縱行方向將同位交錯後之LDPC碼之碼位元寫入於構成解多工器25之記憶體31之4縱行。
沿縱行方向寫入於構成記憶體31之4縱行之碼位元係沿 橫列方向以4位元為單位讀出，而成為1符號。
於此情形時，有成為1符號之4位元之碼位元B0 、B1 、B2 、B3 成為與位於圖23A之轉換檢查矩陣之任意一列之1相對應之碼位元的情形，於此情形時，與上述碼位元B0 、B1 、B2 、B3 各者相對應之變量節點係連接於同一校驗節點。
因此，於1符號之4位元之碼位元B0 、B1 、B2 、B3 成為與位於轉換檢查矩陣之任意一列之1相對應之碼位元之情形時，若上述符號發生擦除，則於與碼位元B0 、B1 、B2 、B3 各者相對應之變量節點連接之同一校驗節點中，無法求出恰當之訊息，其結果，解碼性能劣化。
對於編碼率為3/4以外之編碼率，亦同樣地，有將與連接於同一校驗節點之複數之變量節點相對應之複數之碼位元設為16 QAM之1個符號的情形。
因此，縱行扭轉交錯器24係以使與位於轉換檢查矩陣之任意一列之1相對應之複數之碼位元不包含於1個符號之方式，進行使來自同位交錯器23之同位交錯後之LDPC碼之碼位元交錯之縱行扭轉交錯。
圖24係對縱行扭轉交錯進行說明之圖。
即，圖24表示解多工器25之記憶體31(圖18、圖19)。
記憶體31係如圖18中已說明般，具有沿縱行(縱)方向記憶mb位元，並且沿橫列(橫)方向記憶N/(mb)位元之記憶容量，由mb個縱行構成。而且，縱行扭轉交錯器24係藉由控制對記憶體31沿縱行方向寫入LDPC碼之碼位元且沿橫列 方向讀出LDPC碼之碼位元時之開始寫入之位置，而進行縱行扭轉交錯。
即，於縱行扭轉交錯器24中，藉由對複數之縱行各者，適當變更開始碼位元之寫入之開始寫入之位置，而使得沿橫列方向讀出之設為1符號之複數之碼位元不成為與位於轉換檢查矩陣之任意一列之1相對應之碼位元(以使與位於檢查矩陣之任意一列之1相對應之複數之碼位元不包含於同一符號之方式，重新排列LDPC碼之碼位元)。
此處，圖24表示調變方式為16 QAM，且圖18中已說明之倍數b為1之情形時之記憶體31之構成例。因此，設為1符號之LDPC碼之碼位元之位元數m為4位元，且記憶體31由4(=mb)個縱行構成。
縱行扭轉交錯器24(代替圖18之解多工器25)係自左方向朝向右方向之縱行進行自構成記憶體31之4個縱行之上方向朝向下方向(縱行方向)寫入LDPC碼之碼位元之動作。
繼而，當碼位元之寫入直至最右邊之縱行為止結束時，縱行扭轉交錯器24係自構成記憶體31之所有縱行之第1列起沿橫列方向以4位元(mb位元)為單位讀出碼位元，並作為縱行扭轉交錯後之LDPC碼，輸出至解多工器25之替換部32(圖18、圖19)。
其中，若於縱行扭轉交錯器24中，將各縱行之前端(最上方)之位置之位址設為0，以從小到大之順序之整數表示縱行方向之各位置之位址，則關於最左邊之縱行，將開始寫入之位置設為位址為0之位置，關於(自左邊起)第2個縱 行，將開始寫入之位置設為位址為2之位置，關於第3個縱行，將開始寫入之位置設為位址為4之位置，關於第4個縱行，將開始寫入之位置設為位址為7之位置。
再者，關於開始寫入之位置為位址為0之位置以外之位置之縱行，寫入碼位元直至最下方之位置為止之後，返回至前端(位址為0之位置)，進行寫入直至開始寫入之位置之前一位置為止。繼而，其後對下一(右邊)縱行進行寫入。
藉由進行如上所述之縱行扭轉交錯，可避免對DVB-T.2之規格中所規定之LDPC碼，將與連接於同一校驗節點之複數之變量節點相對應之複數之碼位元設為16 QAM之1個符號(包含於同一符號)，其結果，可使發生擦除之通信路徑中之解碼之性能提高。
圖25係對DVB-T.2之規格中所規定之碼長N為64800之11個編碼率各自之LDPC碼，針對每一調變方式表示縱行扭轉交錯所需之記憶體31之縱行數與開始寫入之位置之位址。
於倍數b為1，且因採用例如QPSK作為調變方式，而1符號之位元數m為2位元之情形時，根據圖25，記憶體31具有沿橫列方向記憶2×1(=mb)位元之2個縱行，沿縱行方向記憶64800/(2×1)位元。
而且，記憶體31之2個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，且第2個縱行之開始寫入之位置設為位址為2之位置。
再者，例如，於作為解多工器25(圖9)之替換處理之替 換方式，係採用圖18之第1至第3替換方式中之任一個之情形時等，倍數b成為1。
於倍數b為2，且因採用例如QPSK作為調變方式，而1符號之位元數m為2位元之情形時，根據圖25，記憶體31具有沿橫列方向記憶2×2位元之4個縱行，沿縱行方向記憶64800/(2×2)位元。
而且，記憶體31之4個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為2之位置，第3個縱行之開始寫入之位置設為位址為4之位置，第4個縱行之開始寫入之位置設為位址為7之位置。
再者，例如，於作為解多工器25(圖9)之替換處理之替換方式，係採用圖19之第4替換方式之情形時等，倍數b成為2。
於倍數b為1，且因採用例如16 QAM作為調變方式，而1符號之位元數m為4位元之情形時，根據圖25，記憶體31具有沿橫列方向記憶4×1位元之4個縱行，沿縱行方向記憶64800/(4×1)位元。
而且，記憶體31之4個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為2之位置，第3個縱行之開始寫入之位置設為位址為4之位置，第4個縱行之開始寫入之位置設為位址為7之位置。
於倍數b為2，且因採用例如16 QAM作為調變方式，而1 符號之位元數m為4位元之情形時，根據圖25，記憶體31具有沿橫列方向記憶4×2位元之8個縱行，沿縱行方向記憶64800/(4×2)位元。
而且，記憶體31之8個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為0之位置，第3個縱行之開始寫入之位置設為位址為2之位置，第4個縱行之開始寫入之位置設為位址為4之位置，第5個縱行之開始寫入之位置設為位址為4之位置，第6個縱行之開始寫入之位置設為位址為5之位置，第7個縱行之開始寫入之位置設為位址為7之位置，第8個縱行之開始寫入之位置設為位址為7之位置。
於倍數b為1，且因採用例如64 QAM作為調變方式，而1符號之位元數m為6位元之情形時，根據圖25，記憶體31具有沿橫列方向記憶6×1位元之6個縱行，沿縱行方向記憶64800/(6×1)位元。
而且，記憶體31之6個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為2之位置，第3個縱行之開始寫入之位置設為位址為5之位置，第4個縱行之開始寫入之位置設為位址為9之位置，第5個縱行之開始寫入之位置設為位址為10之位置，第6個縱行之開始寫入之位置設為位址為13之位置。
於倍數b為2，且因採用例如64 QAM作為調變方式，而1符號之位元數m為6位元之情形時，根據圖25，記憶體31具有沿橫列方向記憶6×2位元之12個縱行，沿縱行方向記憶 64800/(6×2)位元。
而且，記憶體31之12個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為0之位置，第3個縱行之開始寫入之位置設為位址為2之位置，第4個縱行之開始寫入之位置設為位址為2之位置，第5個縱行之開始寫入之位置設為位址為3之位置，第6個縱行之開始寫入之位置設為位址為4之位置，第7個縱行之開始寫入之位置設為位址為4之位置，第8個行之開始寫入之位置設為位址為5之位置，第9個行之開始寫入之位置設為位址為5之位置，第10個縱行之開始寫入之位置設為位址為7之位置，第11個縱行之開始寫入之位置設為位址為8之位置，第12個縱行之開始寫入之位置設為位址為9之位置。
於倍數b為1，且因採用例如256 QAM作為調變方式，而1符號之位元數m為8位元之情形時，根據圖25，記憶體31具有沿橫列方向記憶8×1位元之8個縱行，沿縱行方向記憶64800/(8×1)位元。
而且，記憶體31之8個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為0之位置，第3個縱行之開始寫入之位置設為位址為2之位置，第4個縱行之開始寫入之位置設為位址為4之位置，第5個縱行之開始寫入之位置設為位址為4之位置，第6個縱行之開始寫入之位置設為位址為5之位置，第7個縱行之開始寫入之位置設為位址為7之位置，第8個縱行之 開始寫入之位置設為位址為7之位。
於倍數b為2，且因採用例如256 QAM作為調變方式，而1符號之位元數m為8位元之情形時，根據圖25，記憶體31具有沿橫列方向記憶8×2位元之16個縱行，沿縱行方向記憶64800/(8×2)位元。
而且，記憶體31之16個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為2之位置，第3個縱行之開始寫入之位置設為位址為2之位置，第4個縱行之開始寫入之位置設為位址為2之位置，第5個縱行之開始寫入之位置設為位址為2之位置，第6個縱行之開始寫入之位置設為位址為3之位置，第7個縱行之開始寫入之位置設為位址為7之位置，第8個縱行之開始寫入之位置設為位址為15之位置，第9個縱行之開始寫入之位置設為位址為16之位置，第10個縱行之開始寫入之位置設為位址為20之位置，第11個縱行之開始寫入之位置設為位址為22之位置，第12個縱行之開始寫入之位置設為位址為22之位置，第13個縱行之開始寫入之位置設為位址為27之位置，第14個縱行之開始寫入之位置設為位址為27之位置，第15個縱行之開始寫入之位置設為位址為28之位置，第16個縱行之開始寫入之位置設為位址為32之位置。
於倍數b為1，且因採用例如1024 QAM作為調變方式，而1符號之位元數m為10位元之情形時，根據圖25，記憶體31具有沿橫列方向記憶10×1位元之10個縱行，沿縱行方向 記憶64800/(10×1)位元。
而且，記憶體31之10個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為3之位置，第3個縱行之開始寫入之位置設為位址為6之位置，第4個縱行之開始寫入之位置設為位址為8之位置，第5個縱行之開始寫入之位置設為位址為11之位置，第6個縱行之開始寫入之位置設為位址為13之位置，第7個縱行之開始寫入之位置設為位址為15之位置，第8個縱行之開始寫入之位置設為位址為17之位置，第9個縱行之開始寫入之位置設為位址為18之位置，第10個縱行之開始寫入之位置設為位址為20之位置。
於倍數b為2，且因採用例如1024 QAM作為調變方式，而1符號之位元數m為10位元之情形時，根據圖25，記憶體31具有沿橫列方向記憶10×2位元之20個縱行，沿縱行方向記憶64800/(10×2)位元。
而且，記憶體31之20個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為1之位置，第3個縱行之開始寫入之位置設為位址為3之位置，第4個縱行之開始寫入之位置設為位址為4之位置，第5個縱行之開始寫入之位置設為位址為5之位置，第6個縱行之開始寫入之位置設為位址為6之位置，第7個縱行之開始寫入之位置設為位址為6之位置，第8個縱行之開始寫入之位置設為位址為9之位置，第9個縱行之開始寫入之位置設為位址為13之位置，第10個縱行之開始寫 入之位置設為位址為14之位置，第11個縱行之開始寫入之位置設為位址為14之位置，第12個縱行之開始寫入之位置設為位址為16之位置，第13個縱行之開始寫入之位置設為位址為21之位置，第14個縱行之開始寫入之位置設為位址為21之位置，第15個縱行之開始寫入之位置設為位址為23之位置，第16個縱行之開始寫入之位置設為位址為25之位置，第17個縱行之開始寫入之位置設為位址為25之位置，第18個縱行之開始寫入之位置設為位址為26之位置，第19個縱行之開始寫入之位置設為位址為28之位置，第20個縱行之開始寫入之位置設為位址為30之位置。
於倍數b為1，且採用例如4096 QAM作為調變方式，因而1符號之位元數m為12位元之情形時，根據圖25，記憶體31具有沿橫列方向記憶12×1位元之12個縱行，沿縱行方向記憶64800/(12×1)位元。
而且，記憶體31之12個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為0之位置，第3個縱行之開始寫入之位置設為位址為2之位置，第4個縱行之開始寫入之位置設為位址為2之位置，第5個縱行之開始寫入之位置設為位址為3之位置，第6個縱行之開始寫入之位置設為位址為4之位置，第7個縱行之開始寫入之位置設為位址為4之位置，第8個縱行之開始寫入之位置設為位址為5之位置，第9個縱行之開始寫入之位置設為位址為5之位置，第10個縱行之開始寫入之位置設為位址為7之位置，第11個縱行之開始寫入之 位置設為位址為8之位置，第12個縱行之開始寫入之位置設為位址為9之位置。
於倍數b為2，且採用例如4096 QAM作為調變方式，因而1符號之位元數m為12位元之情形時，根據圖25，記憶體31具有沿橫列方向記憶12×2位元之24個縱行，沿縱行方向記憶64800/(12×2)位元。
而且，記憶體31之24個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為5之位置，第3個縱行之開始寫入之位置設為位址為8之位置，第4個縱行之開始寫入之位置設為位址為8之位置，第5個縱行之開始寫入之位置設為位址為8之位置，第6個縱行之開始寫入之位置設為位址為8之位置，第7個縱行之開始寫入之位置設為位址為10之位置，第8個縱行之開始寫入之位置設為位址為10之位置，第9個縱行之開始寫入之位置設為位址為10之位置，第10個縱行之開始寫入之位置設為位址為12之位置，第11個縱行之開始寫入之位置設為位址為13之位置，第12個縱行之開始寫入之位置設為位址為16之位置，第13個縱行之開始寫入之位置設為位址為17之位置，第14個縱行之開始寫入之位置設為位址為19之位置，第15個縱行之開始寫入之位置設為位址為21之位置，第16個縱行之開始寫入之位置設為位址為22之位置，第17個縱行之開始寫入之位置設為位址為23之位置，第18個縱行之開始寫入之位置設為位址為26之位置，第19個縱行之開始寫入之位置設為位址為37之位置，第20 個縱行之開始寫入之位置設為位址為39之位置，第21個縱行之開始寫入之位置設為位址為40之位置，第22個縱行之開始寫入之位置設為位址為41之位置，第23個縱行之開始寫入之位置設為位址為41之位置，第24個縱行之開始寫入之位置設為位址為41之位置。
圖26係對DVB-T.2之規格中所規定之碼長N為16200之10個編碼率各者之LDPC碼，針對每一調變方式表示縱行扭轉交錯所需之記憶體31之縱行數與開始寫入之位置之位址。
於倍數b為1，且因採用例如QPSK作為調變方式，而1符號之位元數m為2位元之情形時，根據圖26，記憶體31具有沿橫列方向記憶2×1位元之2個縱行，沿縱行方向記憶16200/(2×1)位元。
而且，記憶體31之2個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為0之位置。
於倍數b為2，且因採用例如QPSK作為調變方式，而1符號之位元數m為2位元之情形時，根據圖26，記憶體31具有沿橫列方向記憶2×2位元之4個縱行，沿縱行方向記憶16200/(2×2)位元。
而且，記憶體31之4個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為2之位置，第3個縱行之開始寫入之位置設為位址為3之位置，第4個縱行之開始寫入之位置設為位址為3之 位置。
於倍數b為1，且因採用例如16 QAM作為調變方式，而1符號之位元數m為4位元之情形時，根據圖26，記憶體31具有沿橫列方向記憶4×1位元之4個縱行，沿縱行方向記憶16200/(4×1)位元。
而且，記憶體31之4個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為2之位置，第3個縱行之開始寫入之位置設為位址為3之位置，第4個縱行之開始寫入之位置設為位址為3之位置。
於倍數b為2，且因採用例如16 QAM作為調變方式，而1符號之位元數m為4位元之情形時，根據圖26，記憶體31具有沿橫列方向記憶4×2位元之8個縱行，沿縱行方向記憶16200/(4×2)位元。
而且，記憶體31之8個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為0之位置，第3個縱行之開始寫入之位置設為位址為0之位置，第4個縱行之開始寫入之位置設為位址為1之位置，第5個縱行之開始寫入之位置設為位址為7之位置，第6個縱行之開始寫入之位置設為位址為20之位置，第7個縱行之開始寫入之位置設為位址為20之位置，第8個縱行之開始寫入之位置設為位址為21之位置。
於倍數b為1，且因採用例如64 QAM作為調變方式，而1符號之位元數m為6位元之情形時，根據圖26，記憶體31具 有沿橫列方向記憶6×1位元之6個縱行，沿縱行方向記憶16200/(6×1)位元。
而且，記憶體31之6個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為0之位置，第3個縱行之開始寫入之位置設為位址為2之位置，第4個縱行之開始寫入之位置設為位址為3之位置，第5個縱行之開始寫入之位置設為位址為7之位置，第6個縱行之開始寫入之位置設為位址為7之位置。
於倍數b為2，且因採用例如64 QAM作為調變方式，而1符號之位元數m為6位元之情形時，根據圖26，記憶體31具有沿橫列方向記憶6×2位元之12個縱行，沿縱行方向記憶16200/(6×2)位元。
而且，記憶體31之12個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為0之位置，第3個縱行之開始寫入之位置設為位址為0之位置，第4個縱行之開始寫入之位置設為位址為2之位置，第5個縱行之開始寫入之位置設為位址為2之位置，第6個縱行之開始寫入之位置設為位址為2之位置，第7個縱行之開始寫入之位置設為位址為3之位置，第8個縱行之開始寫入之位置設為位址為3之位置，第9個縱行之開始寫入之位置設為位址為3之位置，第10個縱行之開始寫入之位置設為位址為6之位置，第11個縱行之開始寫入之位置設為位址為7之位置，第12個縱行之開始寫入之位置設為位址為7之位置。
於倍數b為1，且因採用例如256 QAM作為調變方式，而1符號之位元數m為8位元之情形時，根據圖26，記憶體31具有沿橫列方向記憶8×1位元之8個縱行，沿縱行方向記憶16200/(8×1)位元。
而且，記憶體31之8個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為0之位置，第3個縱行之開始寫入之位置設為位址為0之位置，第4個縱行之開始寫入之位置設為位址為1之位置，第5個縱行之開始寫入之位置設為位址為7之位置，第6個縱行之開始寫入之位置設為位址為20之位置，第7個縱行之開始寫入之位置設為位址為20之位置，第8個縱行之開始寫入之位置設為位址為21之位置。
於倍數b為1，且因採用例如1024 QAM作為調變方式，而1符號之位元數m為10位元之情形時，根據圖26，記憶體31具有沿橫列方向記憶10×1位元之10個縱行，沿縱行方向記憶16200/(10×1)位元。
而且，記憶體31之10個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為1之位置，第3個縱行之開始寫入之位置設為位址為2之位置，第4個縱行之開始寫入之位置設為位址為2之位置，第5個縱行之開始寫入之位置設為位址為3之位置，第6個縱行之開始寫入之位置設為位址為3之位置，第7個縱行之開始寫入之位置設為位址為4之位置，第8個縱行之開始寫入之位置設為位址為4之位置，第9個縱行之開 始寫入之位置設為位址為5之位置，第10個縱行之開始寫入之位置設為位址為7之位置。
於倍數b為2，且因採用例如1024 QAM作為調變方式，而1符號之位元數m為10位元之情形時，根據圖26，記憶體31具有沿橫列方向記憶10×2位元之20個縱行，沿縱行方向記憶16200/(10×2)位元。
而且，記憶體31之20個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為0之位置，第3個縱行之開始寫入之位置設為位址為0之位置，第4個縱行之開始寫入之位置設為位址為2之位置，第5個縱行之開始寫入之位置設為位址為2之位置，第6個縱行之開始寫入之位置設為位址為2之位置，第7個縱行之開始寫入之位置設為位址為2之位置，第8個縱行之開始寫入之位置設為位址為2之位置，第9個縱行之開始寫入之位置設為位址為5之位置，第10個縱行之開始寫入之位置設為位址為5之位置，第11個縱行之開始寫入之位置設為位址為5之位置，第12個縱行之開始寫入之位置設為位址為5之位置，第13個縱行之開始寫入之位置設為位址為5之位置，第14個縱行之開始寫入之位置設為位址為7之位置，第15個縱行之開始寫入之位置設為位址為7之位置，第16個縱行之開始寫入之位置設為位址為7之位置，第17個縱行之開始寫入之位置設為位址為7之位置，第18個縱行之開始寫入之位置設為位址為8之位置，第19個縱行之開始寫入之位置設為位址為8之位置，第20個縱 行之開始寫入之位置設為位址為10之位置。
於倍數b為1，且因採用例如4096 QAM作為調變方式，而1符號之位元數m為12位元之情形時，根據圖26，記憶體31具有沿橫列方向記憶12×1位元之12個縱行，沿縱行方向記憶16200/(12×1)位元。
而且，記憶體31之12個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為0之位置，第3個縱行之開始寫入之位置設為位址為0之位置，第4個縱行之開始寫入之位置設為位址為2之位置，第5個縱行之開始寫入之位置設為位址為2之位置，第6個縱行之開始寫入之位置設為位址為2之位置，第7個縱行之開始寫入之位置設為位址為3之位置，第8個縱行之開始寫入之位置設為位址為3之位置，第9個縱行之開始寫入之位置設為位址為3之位置，第10個縱行之開始寫入之位置設為位址為6之位置，第11個縱行之開始寫入之位置設為位址為7之位置，第12個縱行之開始寫入之位置設為位址為7之位置。
於倍數b為2，且因採用例如4096 QAM作為調變方式，而1符號之位元數m為12位元之情形時，根據圖26，記憶體31具有沿橫列方向記憶12×2位元之24個縱行，沿縱行方向記憶16200/(12×2)位元。
而且，記憶體31之24個縱行中之第1個縱行之開始寫入之位置設為位址為0之位置，第2個縱行之開始寫入之位置設為位址為0之位置，第3個縱行之開始寫入之位置設為位 址為0之位置，第4個縱行之開始寫入之位置設為位址為0之位置，第5個縱行之開始寫入之位置設為位址為0之位置，第6個縱行之開始寫入之位置設為位址為0之位置，第7個縱行之開始寫入之位置設為位址為0之位置，第8個縱行之開始寫入之位置設為位址為1之位置，第9個縱行之開始寫入之位置設為位址為1之位置，第10個縱行之開始寫入之位置設為位址為1之位置，第11個縱行之開始寫入之位置設為位址為2之位置，第12個縱行之開始寫入之位置設為位址為2之位置，第13個縱行之開始寫入之位置設為位址為2之位置，第14個縱行之開始寫入之位置設為位址為3之位置，第15個縱行之開始寫入之位置設為位址為7之位置，第16個縱行之開始寫入之位置設為位址為9之位置，第17個縱行之開始寫入之位置設為位址為9之位置，第18個縱行之開始寫入之位置設為位址為9之位置，第19個縱行之開始寫入之位置設為位址為10之位置，第20個縱行之開始寫入之位置設為位址為10之位置，第21個縱行之開始寫入之位置設為位址為10之位置，第22個縱行之開始寫入之位置設為位址為10之位置，第23個縱行之開始寫入之位置設為位址為10之位置，第24個縱行之開始寫入之位置設為位址為11之位置。
圖27係對由圖8之LDPC編碼器115、位元交錯器116及QAM編碼器117進行之處理進行說明之流程圖。
LDPC編碼器115等待自BCH編碼器114供給LDPC對象資料，於步驟S101中，將LDPC對象資料編碼成LDPC碼，並 將上述LDPC碼供給至位元交錯器116，處理進入步驟S102。
位元交錯器116係於步驟S102中，以來自LDPC編碼器115之LDPC碼為對象，進行位元交錯，將使上述位元交錯後之LDPC碼符號化所得之符號供給至QAM編碼器117，處理進入步驟S103。
即，於步驟S102中，於位元交錯器116(圖9)中，同位交錯器23係以來自LDPC編碼器115之LDPC碼為對象，進行同位交錯，並將上述同位交錯後之LDPC碼供給至縱行扭轉交錯器24。
縱行扭轉交錯器24係以來自同位交錯器23之LDPC碼為對象，進行縱行扭轉交錯，並供給至解多工器25。
解多工器25進行如下之替換處理：其替換利用縱行扭轉交錯器24進行之縱行扭轉交錯後之LDPC碼之碼位元，並將替換後之碼位元設為符號之符號位元(表示符號之位元)。
此處，利用解多工器25進行之替換處理除可依據圖18及圖19所示之第1至第4替換方式進行以外，亦可依據分配規則進行。分配規則係用以將LDPC碼之碼位元分配給表示符號之符號位元之規則，以下對其詳細情形進行敍述。
藉由利用解多工器25進行之替換處理而獲得之符號係自解多工器25供給至QAM編碼器117。
QAM編碼器117係於步驟S103中，將來自解多工器25之符號映射成由QAM編碼器117進行之正交調變之調變方式 中規定之信號點而進行正交調變，並將其結果中所獲得之資料供給至時間交錯器118。
如上所述，藉由進行同位交錯或縱行扭轉交錯，可提高將LDPC碼之複數之碼位元作為1個符號而發送之情形時之對於擦除或叢發錯誤之耐受性。
此處，於圖9中，為了便於說明，而個別地構成作為進行同位交錯之區塊之同位交錯器23與作為進行縱行扭轉交錯之區塊之縱行扭轉交錯器24，但同位交錯器23與縱行扭轉交錯器24可一體地構成。
即，同位交錯與縱行扭轉交錯之任一者均可藉由對於記憶體之碼位元之寫入及讀出而進行，可藉由將進行碼位元之寫入之位址(寫入位址)轉換成進行碼位元之讀出之位址(讀出位址)之矩陣而表示。
因此，若求出將表示同位交錯之矩陣與表示縱行扭轉交錯之矩陣相乘而獲得之矩陣，則可藉由根據上述矩陣轉換碼位元，而進行同位交錯，進而，獲得對上述同位交錯後之LDPC碼進行縱行扭轉交錯所得之結果。
又，除同位交錯器23與縱行扭轉交錯器24以外，解多工器25亦可一體地構成。
即，由解多工器25進行之替換處理亦可藉由將記憶LDPC碼之記憶體31之寫入位址轉換成讀出位址之矩陣而表示。
因此，若求出將表示同位交錯之矩陣、表示縱行扭轉交錯之矩陣及表示替換處理之矩陣相乘而獲得之矩陣，則可 根據上述矩陣，統一進行同位交錯、縱行扭轉交錯及替換處理。
再者，關於同位交錯與縱行扭轉交錯，可僅進行其中任一個，或可不進行任一個。
繼而，參照圖28至圖30，就對圖8之發送裝置11進行之計測錯誤率(Bit Error Rate，位元錯誤率)之模擬進行說明。
模擬係採用存在D/U為0 dB之顫振(flutter)之通信路徑而進行。
圖28表示模擬中採用之通信路徑之模式。
即，圖28A表示模擬中採用之顫振之模式。
又，圖28B表示存在圖28A之模式中所示之顫振之通信路徑之模式。
再者，於圖28B中，H表示圖28A之顫振之模式。又，於圖28B中，N表示ICI(Inter Carrier Interference，載波間干擾)，於模擬中，使上述功率之期望值E[N2 ]近似於AWGN。
圖29及圖30表示模擬中所獲得之錯誤率與顫振之都卜勒頻率fd 之關係。
再者，圖29表示調變方式為16 QAM，編碼率(r)為(3/4)，替換方式為第1替換方式之情形時之錯誤率與都卜勒頻率fd 之關係。又，圖30表示調變方式為64 QAM，編碼率(r)為(5/6)，替換方式為第1替換方式之情形時之錯誤率與都卜勒頻率fd 之關係。
進而，於圖29及圖30中，粗實線表示進行同位交錯、縱行扭轉交錯及替換處理之所有之情形時之錯誤率與都卜勒頻率fd 之關係，細線表示僅進行同位交錯、縱行扭轉交錯及替換處理中之替換處理之情形時之錯誤率與都卜勒頻率fd 之關係。
可知在圖29及圖30之任一者中，進行同位交錯、縱行扭轉交錯及替換處理之所有之情形相較僅進行替換處理之情形，錯誤率提高(變小)。
[LDPC編碼器115之構成例]
圖31係表示圖8之LDPC編碼器115之構成例之區塊圖。
再者，圖8之LDPC編碼器122亦同樣地構成。
如圖12及圖13中已說明般，於DVB-T.2之規格中，規定有64800位元與16200位元之2種碼長N之LDPC碼。
而且，關於碼長N為64800位元之LDPC碼，規定有11個編碼率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9及9/10，關於碼長N為16200位元之LDPC碼，規定有10個編碼率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6及8/9(圖12及圖13)。
LDPC編碼器115係例如可依據針對每一碼長N及每一編碼率所準備之檢查矩陣H而進行如此般之碼長N為64800位元或16200位元之各編碼率之LDPC碼之編碼(錯誤校正編碼)。
LDPC編碼器115包含編碼處理部601與記憶部602。
編碼處理部601包含編碼率設定部611、初始值表讀出部 612、檢查矩陣生成部613、資訊位元讀出部614、編碼同位運算部615及控制部616，進行供給至LDPC編碼器115之LDPC對象資料之LDPC編碼，並將其結果中所獲得之LDPC碼供給至位元交錯器116(圖8)。
即，編碼率設定部611可根據例如操作員之操作等，設定LDPC碼之碼長N與編碼率。
初始值表讀出部612自記憶部602讀出與編碼率設定部611設定之碼長N及編碼率相對應之下述之檢查矩陣初始值表。
檢查矩陣生成部613根據初始值表讀出部612讀出之檢查矩陣初始值表，沿行方向以每360行(巡迴結構之單位之行數P)之週期配置和與編碼率設定部611設定之碼長N及編碼率相對應之資訊長K(=碼長N-同位長M)相對應之資訊矩陣HA 之1要素而生成檢查矩陣H，並儲存於記憶部602。
資訊位元讀出部614自供給至LDPC編碼器115之LDPC對象資料，讀出(抽出)資訊長K部分之資訊位元。
編碼同位運算部615自記憶部602讀出檢查矩陣生成部613生成之檢查矩陣H，使用上述檢查矩陣H，根據特定之式算出對於資訊位元讀出部614讀出之資訊位元之同位位元，藉此生成碼字(LDPC碼)。
控制部616對構成編碼處理部601之各區塊進行控制。
於記憶部602，儲存有例如關於64800位元或16200位元等碼長N各者之與圖12及圖13所示之複數之編碼率等各者相對應之複數之檢查矩陣初始值表等。又，記憶部602暫 時記憶編碼處理部601之處理上所需之資料。
圖32係對圖31之LDPC編碼器115之處理進行說明之流程圖。
於步驟S201中，編碼率設定部611決定(設定)進行LDPC編碼之碼長N及編碼率r。
於步驟S202中，初始值表讀出部612自記憶部602讀出與由編碼率設定部611所決定之碼長N及編碼率r相對應之預先規定之檢查矩陣初始值表。
於步驟S203中，檢查矩陣生成部613使用由初始值表讀出部612自記憶部602讀出之檢查矩陣初始值表，而求出(生成)由編碼率設定部611所決定之碼長N及編碼率r之LDPC碼之檢查矩陣H，供給至記憶部602而進行儲存。
於步驟S204中，資訊位元讀出部614自供給至LDPC編碼器115之LDPC對象資料，讀出與由編碼率設定部611所決定之碼長N及編碼率r相對應之資訊長K(=N×r)之資訊位元，並且自記憶部602讀出由檢查矩陣生成部613所求出之檢查矩陣H，供給至編碼同位運算部615。
於步驟S205中，編碼同位運算部615依次運算滿足式(8)之碼字c之同位位元。
HcT =0………(8)
於式(8)中，c表示作為碼字(LDPC碼)之列向量，cT 表示列向量c之倒置。
此處，於如以上說明般，以列向量A表示作為LDPC碼(1碼字)之列向量c中之資訊位元之部分，並且以列向量T表 示同位位元之部分之情形時，列向量c可藉由作為資訊位元之列向量A與作為同位位元之列向量T，由式c=[A|T]表示。
檢查矩陣H與作為LDPC碼之列向量c=[A|T]必需滿足式HcT =0，作為構成滿足上述式HcT =0之列向量c=[A|T]之同位位元之列向量T係於檢查矩陣H=[HA |HT ]之同位矩陣HT 成為圖11所示之階梯結構之情形時，可藉由自式HcT =0中之行向量HcT 之第1列之要素起依序使各列之要素為0，而依次求出。
編碼同位運算部615係當對資訊位元A求出同位位元T時，將由上述資訊位元A與同位位元T所示之碼字c=[A|T]作為資訊位元A之LDPC編碼結果而輸出。
然後，於步驟S206中，控制部616判定是否結束LDPC編碼。於在步驟S206中，判定未結束LDPC編碼之情形時，即於例如尚存在應進行LDPC編碼之LDPC對象資料之情形時，處理返回至步驟S201(或步驟S204)，以下，重複步驟S201(或步驟S204)至S206之處理。
又，於在步驟S206中，判定結束LDPC編碼之情形時，即於例如不存在應進行LDPC編碼之LDPC對象資料之情形時，LDPC編碼器115結束處理。
如上述般，準備與各碼長N及各編碼率r相對應之檢查矩陣初始值表，LDPC編碼器115使用根據與上述特定碼長N及特定編碼率r相對應之檢查矩陣初始值表而生成之檢查矩陣H進行特定碼長N之特定編碼率r之LDPC編碼。
[檢查矩陣初始值表之例]
檢查矩陣初始值表係每360行(巡迴結構之單位之行數P)地表示檢查矩陣H之與LDPC碼(由檢查矩陣H定義之LDPC碼)之碼長N及編碼率r相對應之資訊長K所對應之資訊矩陣HA (圖10)之1要素之位置的表，係針對每一各碼長N及各編碼率r之檢查矩陣H而預先製成。
圖33係表示檢查矩陣初始值表之例之圖。
即，圖33表示DVB-T.2之規格中所規定之對於碼長N為16200位元且編碼率(DVB-T.2之記載中之編碼率)r為1/4之檢查矩陣H之檢查矩陣初始值表。
檢查矩陣生成部613(圖31)使用檢查矩陣初始值表，如下述般，求出檢查矩陣H。
即，圖34表示根據檢查矩陣初始值表求出檢查矩陣H之方法。
再者，圖34之檢查矩陣初始值表表示DVB-T.2之規格中所規定之對於碼長N為16200位元且編碼率r為2/3之檢查矩陣H之檢查矩陣初始值表。
檢查矩陣初始值表係如以上說明般，每360行(巡迴結構之單位之行數P)地表示與LDPC碼之碼長N及編碼率r相對應之資訊長K所對應之資訊矩陣HA (圖10)之1要素之位置的表，於上述第i列，檢查矩陣H之第1+360×(i-1)行之1要素之列編號(將檢查矩陣H之第1列之列編號設為0之列編號)僅以上述第1+360×(i-1)行之行所具有之行重之數量而排列。
此處，由於檢查矩陣H之與同位長M相對應之同位矩陣HT (圖10)係規定為如圖21所示般，故而根據檢查矩陣初始值表，求得檢查矩陣H之與資訊長K相對應之資訊矩陣HA (圖10)。
檢查矩陣初始值表之列數k+1根據資訊長K而有所不同。
於資訊長K與檢查矩陣初始值表之列數k+1之間，式(9)之關係成立。
K=(k+1)×360………(9)
此處，式(9)之360係圖22中已說明之巡迴結構之單位之行數P。
於圖34之檢查矩陣初始值表中，自第1列直至第3列為止，排列有13個數值，自第4列直至第k+1列(於圖34中，為第30列)為止，排列有3個數值。
因此，根據圖34之檢查矩陣初始值表而求得之檢查矩陣H之行重係自第1行直至第1+360×(3-1)-1行為止為13，自第1+360×(3-1)行直至第K行為止為3。
圖34之檢查矩陣初始值表之第1列成為0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620、2622，其表示於檢查矩陣H之第1行中，列編號為0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620、2622之列之要素為1(且其他要素為0)。
又，圖34之檢查矩陣初始值表之第2列成為1、122、 1516、3448、2880、1407、1847、3799、3529、373、971、4358、3108，其表示於檢查矩陣H之第361(=1+360×(2-1))行中，列編號為1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358、3108之列之要素為1。
如上述般，檢查矩陣初始值表依每360行表示檢查矩陣H之資訊矩陣HA 之1要素之位置。
檢查矩陣H之第1+360×(i-1)行以外之行即自第2+360×(i-1)行直至第360×i行為止之各行成為使由檢查矩陣初始值表規定之第1+360×(i-1)行之1要素沿著同位長M向下方向(行之下方向)週期地循環移位進行配置所得者。
即，例如第2+360×(i-1)行成為使第1+360×(i-1)行向下方向僅循環移位M/360(=q)所得者，接下來之第3+360×(i-1)行成為使第1+360×(i-1)行向下方向僅循環移位2×M/360(=2×q)所得者(使第2+360×(i-1)行向下方向僅循環移位M/360(=q)所得者)。
此時，若將檢查矩陣初始值表之第i列(自上方起第i個)之第j行(自左邊起第j個)之數值表示為hi,j ，並且將檢查矩陣H之第w行之第j個1要素之列編號表示為Hw-j ，則作為檢查矩陣H之第1+360×(i-1)行以外之行之第w行之1要素之列編號Hw-j 可根據式(10)而求得。
Hw-j =mod{hi,j +mod((w-1),P)×q,M)………(10)
此處，mod(x，y)係指將x除以y所得之餘數。
又，P為上述之巡迴結構之單位之行數，例如，於DVB-T.2之規格中，如上述般為360。進而，q係藉由將同位長M除以巡迴結構之單位之行數P(=360)而獲得之值M/360。
檢查矩陣生成部613(圖31)根據檢查矩陣初始值表，特定檢查矩陣H之第1+360×(i-1)行之1要素之列編號。
進而，檢查矩陣生成部613(圖31)根據式(10)求出作為檢查矩陣H之第1+360×(i-1)行以外之行之第w行之1要素之列編號Hw-j ，生成將藉由上述所獲得之列編號之要素設為1之檢查矩陣H。
[適於面向移動終端之LDPC碼]
然而，面向移動終端之數位廣播係若可儘可能不變更依據作為面向固定終端之數位廣播之規格之例如DVB-T.2之發送裝置及接收裝置之規格而進行，則就成本方面而言有利。
此處，於DVB-T.2中，規定有碼長N為64 k位元及16 k位元之2個碼長之LDPC碼。
若假設於面向移動終端之數位廣播中，採用DVB-T.2中所規定之LDPC碼，則相較較長之碼長之LDPC碼，較短之碼長之LDPC碼可使LDPC碼之解碼時等所需之記憶體或延遲變小，因此對於面向移動終端之數位廣播，適於採用DVB-T.2中所規定之2個碼長之LDPC碼中之碼長較短之16 k位元之LDPC碼。
然而，於移動終端中，為了減輕LDPC碼之解碼等處理所需之負載，有例如LDPC碼之解碼之重複次數(重複解碼 次數C)相較固定終端之情形被限制的情形，關於面向移動終端之數位廣播，有於DVB-T.2中所規定之16 k位元之LDPC碼中，對於錯誤之耐受性不充分的情形。
因此，於發送裝置11(圖7)中，可將相較DVB-T.2中所規定之16 k位元之LDPC碼而具有對於錯誤之耐受性之16 k位元之新LDPC碼用作適於面向移動終端之數位廣播之LDPC碼(以下亦稱作為移動用LDPC碼)，進行面向移動終端之數位廣播。
再者，關於移動用LDPC碼，就儘可能維持與DVB-T.2之相容性(compatibility)之觀點而言，與DVB-T.2中所規定之LDPC碼同樣地，檢查矩陣H之同位矩陣HT 成為階梯結構(圖11)。
進而，關於移動用LDPC碼，與DVB-T.2中所規定之LDPC碼同樣地，檢查矩陣H之資訊矩陣HA 設為巡迴結構，巡迴結構之單位之行數P亦設為360。
圖35至圖43係表示如上所述之碼長N為16 k位元之(移動用)LDPC碼之檢查矩陣初始值表之例之圖。
即，圖35表示對於碼長N為16 k位元且編碼率r為1/5之檢查矩陣H之檢查矩陣初始值表。
圖36表示對於碼長N為16 k位元且編碼率r為4/15之檢查矩陣H之檢查矩陣初始值表。
圖37表示對於碼長N為16 k位元且編碼率r為1/3之檢查矩陣H之檢查矩陣初始值表。
圖38表示對於碼長N為16 k位元且編碼率r為2/5之檢查矩 陣H之檢查矩陣初始值表。
圖39表示對於碼長N為16 k位元且編碼率r為4/9之檢查矩陣H之檢查矩陣初始值表。
圖40表示對於碼長N為16 k位元且編碼率r為7/15之檢查矩陣H之檢查矩陣初始值表。
圖41表示對於碼長N為16 k位元且編碼率r為8/15之檢查矩陣H之檢查矩陣初始值表。
圖42表示對於碼長N為16 k位元且編碼率r為3/5之檢查矩陣H之檢查矩陣初始值表。
圖43表示對於碼長N為16 k位元且編碼率r為2/3之檢查矩陣H之檢查矩陣初始值表。
LDPC編碼器115(圖8、圖31)係對於面向移動終端之數位廣播，使用根據圖35至圖43所示之檢查矩陣初始值表而求得之檢查矩陣H，對碼長N為16 k位元且編碼率r為1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5及2/3之9種中之任一個LDPC碼進行編碼。
使用根據圖35至圖43之檢查矩陣初始值表而求得之檢查矩陣H所獲得之LDPC碼成為性能良好之LDPC碼。
此處，性能良好之LDPC碼係指根據恰當之檢查矩陣H而獲得之LDPC碼。
又，恰當之檢查矩陣H係指於以較低之ES /N0 (每一符號之信號功率對雜訊功率比)或Eb /No (每一位元之信號功率對雜訊功率比)發送根據檢查矩陣H而獲得之LDPC碼時，使BER(Bit Error Rate)更小之滿足特定條件的檢查矩陣。
恰當之檢查矩陣H可藉由例如進行計測以較低之ES /No 發送根據滿足特定條件之多種檢查矩陣而獲得之LDPC碼時之BER之模擬而求得。
作為恰當之檢查矩陣H應滿足之特定條件，有利用例如稱作為密度演化(Density Evolution)之碼之性能之解析法而獲得之解析結果良好、不存在稱作為循環4之1要素之迴路等。
此處，已知若於資訊矩陣HA 中，若如循環4般，1要素密集，則LDPC碼之解碼性能劣化，因此，作為恰當之檢查矩陣H應滿足之特定條件，要求不存在循環4。
再者，恰當之檢查矩陣H應滿足之特定條件可根據LDPC碼之解碼性能之提高或LDPC碼之解碼處理之容易化(簡化)等觀點而適當決定。
圖44及圖45係對獲得作為恰當之檢查矩陣H應滿足之特定條件之解析結果之密度演化進行說明之圖。
密度演化係對以下述之價數序列(degree sequence)為特徵之碼長N為∞之LDPC碼整體(集體(ensemble))，計算上述錯誤概率之期望值之碼之解析法。
例如，當於AWGN信道上，使雜訊之方差值自0不斷變大時，雖然某集體之錯誤概率之期望值最初為0，但若雜訊之方差值變為某閾值(threshold)以上，則不變為0。
根據密度演化，對上述錯誤概率之期望值不變為0之雜訊之方差值之閾值(以下亦稱作為性能閾值)進行比較，藉此可決定集體之性能(檢查矩陣之恰當程度)之良差。
再者，若對具體之LDPC碼，決定上述LDPC碼所屬之集體，並對上述集體進行密度演化，則可預想上述LDPC碼之大致之性能。
因此，性能良好之LDPC碼係若發現性能良好之集體，則可自屬於上述集體之LDPC碼中發現。
此處，上述之價數序列表示相對於LDPC碼之碼長N，具有各值之權重之變量節點或校驗節點大約占多少比例。
例如，編碼率為1/2之規則(3,6)LDPC碼屬於具備具有所有變量節點之權重(行重)為3，且所有校驗節點之權重(列重)為6之價數序列之特徵之集體。
圖44表示如上所述之集體之坦納氏圖(Tanner graph)。
於圖44之坦納氏圖中，圖中圓形標記(○標記)所示之變量節點僅存在與碼長N相等之N個，圖中四邊形(□標記)所示之校驗節點僅存在與將碼長N乘以編碼率1/2所得之乘法值相等之N/2個。
於各變量節點，連接有與行重相等之3根枝(edge)，因此，連接於N個變量節點之枝總體上僅存在3N根。
又，於各校驗節點，連接有與列重相等之6根枝，因此，連接於N/2個校驗節點之枝總體上僅存在3N根。
進而，於圖44之坦納氏圖中，存在1個交錯器。
交錯器不規則地重新排列連接於N個變量節點之3N根枝，將上述重新排列後之各枝連接於連接於N/2個校驗節點之3N根枝中之任一個。
利用交錯器之重新排列連接於N個變量節點之3N根枝之 重新排列圖案僅有(3N)！(=(3N)×(3N-1)×...×1)種。因此，具備具有所有變量節點之權重為3，所有校驗節點之權重為6之價數序列之特徵之集體成為(3N)！個LDPC碼之集合。
於求出性能良好之LDPC碼(恰當之檢查矩陣)之模擬中，於密度演化中，使用多邊型(multi-edge type)之集體。
於多邊型中，連接於變量節點之枝與連接於校驗節點之枝經由之交錯器被分割為複數(multi edge)個，藉此，使集體具備特徵係更嚴密地進行。
圖45表示多邊型之集體之坦納氏圖之例。
於圖45之坦納氏圖中，存在第1交錯器與第2交錯器該2個交錯器。
又，於圖45之坦納氏圖中，連接於第1交錯器之枝為1根，且連接於第2交錯器之枝為0根之變量節點僅存在v1個，連接於第1交錯器之枝為1根，且連接於第2交錯器之枝為2根之變量節點僅存在v2個，連接於第1交錯器之枝為0根，且連接於第2交錯器之枝為2根之變量節點僅存在v3個。
進而，於圖45之坦納氏圖中，連接於第1交錯器之枝為2根，且連接於第2交錯器之枝為0根之校驗節點僅存在c1個，連接於第1交錯器之枝為2根，且連接於第2交錯器之枝為2根之校驗節點僅存在c2個，連接於第1交錯器之枝為0根，且連接於第2交錯器之枝為3根之校驗節點僅存在c3個。
此處，關於密度演化與上述安裝，係記載於例如「On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit」，S.Y.Chung,G.D.Forney,T.J.Richardson,R.Urbanke,IEEE Communications Leggers,VOL.5,NO.2,Feb 2001中。
於求出圖35至圖43之移動用LDPC碼(之檢查矩陣初始值表)之模擬中，發現藉由多邊型之密度演化，BER開始降低(變小)之Eb /N0 即性能閾值成為特定值以下之集體，自屬於上述集體之LDPC碼中，選擇使16 QAM或64 QAM等面向移動終端之數位廣播中使用之複數之調變方式中之BER變小之LDPC碼作為性能良好之LDPC碼。
此處，於移動終端中，對於錯誤之耐受性相較固定終端降低，因此為了於面向移動終端之數位廣播中，提高對於錯誤之耐受性，而採用例如QPSK或16 QAM、64 QAM、256 QAM等信號點之數量相對較少之調變方式。
上述之圖35至圖43之檢查矩陣初始值表係藉由如上述般之模擬而求得之碼長N為16 k位元之LDPC碼之檢查矩陣初始值表。
圖46係表示根據圖35至圖43之碼長N為16 k位元且1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5及2/3該9種各自之LDPC碼之檢查矩陣初始值表而求得之檢查矩陣H之最小週期長與性能閾值的圖。
根據圖35至圖43之檢查矩陣初始值表而求得之檢查矩陣H中之編碼率r為1/5、4/15及3/5之檢查矩陣H之最小週期長成為8週期，編碼率r為1/3、2/5、4/9、7/15、8/15及2/3之 檢查矩陣H之最小週期長成為6週期。
因此，對於根據圖35至圖43之檢查矩陣初始值表而求得之檢查矩陣H，不存在週期4。
又，編碼率r越小，LDPC碼之冗餘性越大，因此性能閾值有隨著編碼率r變小而提高(變小)之傾向。
圖47係對圖35至圖43之(根據檢查矩陣初始值表而求得之)檢查矩陣H(以下，亦稱作為移動用LDPC碼之檢查矩陣H)進行說明之圖。
關於自移動用LDPC碼之檢查矩陣H之第1行起之KX行，行重成為X，關於其後之KY1行，行重成為Y1，關於其後之KY2行，行重成為Y2，關於其後之M-1行，行重成為2，關於最後1行，行重成為1。
此處，KX+KY1+KY2+M-1+1與碼長N=16200位元相等。
圖48係表示關於移動用LDPC碼之各編碼率r(=1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5及2/3)之圖47之行數KX、KY1、KY2及M、以及行重X、Y1及Y2的圖。
關於碼長N為16 k之移動用LDPC碼之檢查矩陣H，與圖12及圖13中已說明之DVB-T.2中所規定之檢查矩陣同樣地，有越為前端側(左側)之行，行重越大之傾向，因此，有越為移動用LDPC碼之前端之碼位元，越抗錯誤(有對於錯誤之耐受性)之傾向。
圖49係表示圖35至圖43之移動用LDPC碼之BER之模擬結果的圖。
於模擬中，設想AWGN之通信路徑(信道)，作為調變方 式，係採用BPSK(Binary Phase Shift Keying，二元相移鍵控)，並且作為重複解碼次數C，係採用50次。
於圖49中，橫軸表示ES /N0 (每一符號之信號功率對雜訊功率比)，縱軸表示BER。
此處，關於移動用LDPC碼之編碼率r=1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5及2/3中之1/5、1/3、2/5、4/9、3/5及2/3，於DVB-T.2中，規定有同一編碼率之碼長N為16 k之LDPC碼(以下，亦稱作為規格16 k碼)。
於模擬中，關於編碼率r為1/5、1/3、2/5、4/9、3/5及2/3之移動用LDPC碼，確認到任一編碼率r之移動用LDPC碼之BER相較DVB-T.2中所規定之同一編碼率之規格16 k碼之BER性能均提高，因此，根據移動用LDPC碼，可使對於錯誤之耐受性提高。
此處，與作為移動用LDPC碼之編碼率r之1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5及2/3中之4/15、7/15及8/15相同之編碼率不存在於規格16 k碼中。
反之，換言之，於移動用LDPC碼中存在規格16 k碼中不存在之編碼率r=4/15、7/15、8/15之LDPC碼。
如上述般，於移動用LDPC碼中存在規格16 k碼中不存在之編碼率r=4/15、7/15、8/15之LDPC碼，其結果，關於移動用LDPC碼之各編碼率r(=1/5、4/15、1/3、2/5、4/9、7/15、8/15、3/5及2/3)之BER係如圖49所示般，以ES /N0 之方向之間隔為1 dB左右之特定間隔以下之短間隔，相對等間隔地排列。
另一方面，關於規格16 k碼，由於規格16 k碼之編碼率r中不存在4/15、7/15、8/15，故而於關於編碼率r為1/5(DVB-T.2之記載中為1/4)之BER與關於編碼率r為1/3之BER之間、或關於編碼率r為4/9(DVB-T.2之記載中為1/2)之BER與關於編碼率r為3/5之BER之間之ES /N0 之方向上，空出2 dB左右之相對較大之間隙，由於空出如上所述之較大之間隙，故而規格16 k碼之BER之排列變得不均一。
對於藉由發送裝置11進行節目之廣播之廣播事業者而言，於BER之排列中，存在空出2 dB左右之較大之間隙之部分，而相較BER之排列不均一之規格16 k碼，BER以1 dB左右以下之較小之間隔相對等間隔地排列之移動用LDPC碼有根據信道(通信路徑13)之狀況等，容易選擇用於廣播之編碼率之優點。
[碼長N為16200位元之LDPC碼之替換處理]
於在面向移動終端之數位廣播中，採用如上述般之移動用LDPC碼即碼長N為16200位元之LDPC碼之情形時，與例如DVB-T.2中所規定之碼長N較長之64800位元之LDPC碼相比，對於通信路徑13(圖7)中之錯誤之耐受性降低。
因此，理想的是在面向移動終端之數位廣播中，實施用以提高對於錯誤之耐受性之對策。
作為用以提高對於錯誤之耐受性之對策，有例如由解多工器25(圖9)進行之替換處理。
於替換處理中，作為替換DVB-T.2等規格中所規定之LDPC碼之碼位元之替換方式，有例如上述之第1至第4替 換方式或DVB-T.2等規格中所規定之替換方式。
其中，於藉由上述碼長N為16200位元之移動用LDPC碼進行面向移動終端之數位廣播之情形時，理想的是採用適於上述移動用LDPC碼之替換處理。
即，作為對移動用LDPC碼採用之替換處理，理想的是採用對於錯誤之耐受性進一步提高之方式之替換處理。
因此，於解多工器25(圖9)中，如圖27中已說明般，可依據分配規則，進行替換處理。
以下，對依據分配規則之替換處理進行說明，於此之前，對利用已經提出之替換方式(以下，亦稱作為現行方式)之替換處理進行說明。
參照圖50及圖51，對利用解多工器25，對DVB-T.2等中所規定之LDPC碼(以下亦稱作為規定碼)，利用現行方式進行替換處理之情形時之上述替換處理進行說明。
圖50表示LDPC碼為DVB-T.2中所規定之碼長N為64800位元且編碼率為3/5之LDPC碼之情形時之現行方式之替換處理之一例。
即，圖50A表示LDPC碼為碼長N為64800位元且編碼率為3/5之規定碼，進而，調變方式為16 QAM，倍數b為2之情形時之現行方式之替換處理之一例。
於調變方式為16 QAM之情形時，碼位元之4(=m)位元係作為1個符號，而映射成16 QAM中規定之16個信號點中之任一個。
進而，於碼長N為64800位元，倍數b為2之情形時，解多 工器25之記憶體31(圖18、圖19)具有沿橫列方向記憶4×2(=mb)位元之8個縱行，沿縱行方向記憶64800/(4×2)位元。
於解多工器25中，沿記憶體31之縱行方向寫入LDPC碼之碼位元，當64800位元之碼位元(1碼字)之寫入結束時，沿橫列方向以4×2(=mb)位元為單位讀出寫入於記憶體31之碼位元，並供給至替換部32(圖18、圖19)。
替換部32係例如如圖50A所示，以將自記憶體31讀出之4×2(=mb)位元之碼位元b0 、b1 、b2 、b3 、b4 、b5 、b6 、b7 分配給連續之2(=b)個符號之4×2(=mb)位元之符號位元y0 、y1 、y2 、y3 、y4 、y5 、y6 、y7 之方式，替換4×2(=mb)位元之碼位元b0 至b7 。
即，替換部32進行如下之替換：將碼位元b0 分配給符號位元y7 ，將碼位元b1 分配給符號位元y1 ，將碼位元b2 分配給符號位元y4 ，將碼位元b3 分配給符號位元y2 ，將碼位元b4 分配給符號位元y5 ，將碼位元b5 分配給符號位元y3 ，將碼位元b6 分配給符號位元y6 ，將碼位元b7 分配給符號位元y0 。
圖50B表示LDPC碼為碼長N為64800位元且編碼率為3/5之規定碼，進而，調變方式為64 QAM，倍數b為2之情形時之現行方式之替換處理之一例。
於調變方式為64 QAM之情形時，碼位元之6(=m)位元係作為1個符號，而映射成64 QAM中規定之64個信號點中之任一個。
進而，於碼長N為64800位元，倍數b為2之情形時，解多工器25之記憶體31(圖18、圖19)具有沿橫列方向記憶6×2(=mb)位元之12個縱行，沿縱行方向記憶64800/(6×2)位元。
於解多工器25中，沿記憶體31之縱行方向寫入LDPC碼之碼位元，當64800位元之碼位元(1碼字)之寫入結束時，沿橫列方向以6×2(=mb)位元為單位讀出寫入於記憶體31之碼位元，並供給至替換部32(圖18、圖19)。
替換部32係例如如圖50B所示，以將自記憶體31讀出之6×2(=mb)位元之碼位元b0 、b1 、b2 、b3 、b4 、b5 、b6 、b7 、b8 、b9 、b10 、b11 分配給連續之2(=b)個符號之6×2(=mb)位元之符號位元y0 、y1 、y2 、y3 、y4 、y5 、y6 、y7 、y8 、y9 、y10 、y11 之方式，替換6×2(=mb)位元之碼位元b0 至b11 。
即，替換部32進行如下之替換：將碼位元b0 分配給符號位元y11 ，將碼位元b1 分配給符號位元y7 ，將碼位元b2 分配給符號位元y3 ，將碼位元b3 分配給符號位元y10 ，將碼位元b4 分配給符號位元y6 ，將碼位元b5 分配給符號位元y2 ，將碼位元b6 分配給符號位元y9 ， 將碼位元b7 分配給符號位元y5 ，將碼位元b8 分配給符號位元y1 ，將碼位元b9 分配給符號位元y8 ，將碼位元b10 分配給符號位元y4 ，將碼位元b11 分配給符號位元y0 。
圖50C表示LDPC碼為碼長N為64800位元且編碼率為3/5之規定碼，進而，調變方式為256 QAM，倍數b為2之情形時之現行方式之替換處理之一例。
於調變方式為256 QAM之情形時，碼位元之8(=m)位元係作為1個符號，而映射成256 QAM所規定之256個信號點中之任一個。
進而，於碼長N為64800位元，倍數b為2之情形時，解多工器25之記憶體31(圖18、圖19)具有沿橫列方向記憶8×2(=mb)位元之16個縱行，沿縱行方向記憶64800/(8×2)位元。
於解多工器25中，沿記憶體31之縱行方向寫入LDPC碼之碼位元，當64800位元之碼位元(1碼字)之寫入結束時，沿橫列方向以8×2(=mb)位元為單位讀出寫入於記憶體31之碼位元，並供給至替換部32(圖18、圖19)。
替換部32係例如如圖50C所示，以將自記憶體31讀出之8×2(=mb)位元之碼位元b0 、b1 、b2 、b3 、b4 、b5 、b6 、b7 、b8 、b9 、b10 、b11 、b12 、b13 、b14 、b15 分配給連續之2(=b)個符號之8×2(=mb)位元之符號位元y0 、y1 、y2 、y3 、y4 、y5 、y6 、y7 、y8 、y9 、y10 、y11 、y12 、y13 、y14 、y15 之方 式，替換8×2(=mb)位元之碼位元b0 至b15 。
即，替換部32進行如下之替換：將碼位元b0 分配給符號位元y15 ，將碼位元b1 分配給符號位元y1 ，將碼位元b2 分配給符號位元y13 ，將碼位元b3 分配給符號位元y3 ，將碼位元b4 分配給符號位元y8 ，將碼位元b5 分配給符號位元y11 ，將碼位元b6 分配給符號位元y9 ，將碼位元b7 分配給符號位元y5 ，將碼位元b8 分配給符號位元y10 ，將碼位元b9 分配給符號位元y6 ，將碼位元b10 分配給符號位元y4 ，將碼位元b11 分配給符號位元y7 ，將碼位元b12 分配給符號位元y12 ，將碼位元b13 分配給符號位元y2 ，將碼位元b14 分配給符號位元y14 ，將碼位元b15 分配給符號位元y0 。
圖51表示LDPC碼為碼長N為16200位元且編碼率為3/5之規定碼之情形時之現行方式之替換處理之一例。
即，圖51A表示LDPC碼為碼長N為16200位元且編碼率為3/5之LDPC碼，進而，調變方式為16 QAM，倍數b為2之情形時之現行方式之替換處理之一例。
於調變方式為16 QAM之情形時，碼位元之4(=m)位元係 作為1個符號，而映射成16 QAM中規定之16個信號點中之任一個。
進而，於碼長N為16200位元，倍數b為2之情形時，解多工器25之記憶體31(圖18、圖19)具有沿橫列方向記憶4×2(=mb)位元之8個縱行，沿縱行方向記憶16200/(4×2)位元。
於解多工器25中，沿記憶體31之縱行方向寫入LDPC碼之碼位元，當16200位元之碼位元(1碼字)之寫入結束時，沿橫列方向以4×2(=mb)位元為單位讀出寫入於記憶體31之碼位元，並供給至替換部32(圖18、圖19)。
替換部32係例如如圖51A所示，以將自記憶體31讀出之4×2(=mb)位元之碼位元b0 、b1 、b2 、b3 、b4 、b5 、b6 、b7 分配給連續之2(=b)個符號之4×2(=mb)位元之符號位元y0 、y1 、y2 、y3 、y4 、y5 、y6 、y7 之方式，替換4×2(=mb)位元之碼位元b0 至b7 。
即，替換部32係與上述圖50A之情形同樣地，進行將碼位元b0 至b7 分配給符號位元y0 至y7 之替換。
圖51B表示LDPC碼為碼長N為16200位元且編碼率為3/5之規定碼，進而，調變方式為64 QAM，倍數b為2之情形時之現行方式之替換處理之一例。
於調變方式為64 QAM之情形時，碼位元之6(=m)位元係作為1個符號，而映射成64 QAM中規定之64個信號點中之任一個。
進而，於碼長N為16200位元，倍數b為2之情形時，解多 工器25之記憶體31(圖18、圖19)具有沿橫列方向記憶6×2(=mb)位元之12個縱行，沿縱行方向記憶16200/(6×2)位元。
於解多工器25中，沿記憶體31之縱行方向寫入LDPC碼之碼位元，當16200位元之碼位元(1碼字)之寫入結束時，沿橫列方向以6×2(=mb)位元為單位讀出寫入於記憶體31之碼位元，並供給至替換部32(圖18、圖19)。
替換部32係例如如圖51B所示，以將自記憶體31讀出之6×2(=mb)位元之碼位元b0 、b1 、b2 、b3 、b4 、b5 、b6 、b7 、b8 、b9 、b10 、b11 分配給連續之2(=b)個符號之6×2(=mb)位元之符號位元y0 、y1 、y2 、y3 、y4 、y5 、y6 、y7 、y8 、y9 、y10 、y11 之方式，替換6×2(=mb)位元之碼位元b0 至b11 。
即，替換部32係與上述圖50B之情形同樣地，進行將碼位元b0 至b11 分配給符號位元y0 至y11 之替換。
圖51C表示LDPC碼為碼長N為16200位元且編碼率為3/5之規定碼，進而，調變方式為256 QAM，倍數b為1之情形時之現行方式之替換處理之一例。
於調變方式為256 QAM之情形時，碼位元之8(=m)位元係作為1個符號，而映射成256 QAM所規定之256個信號點中之任一個。
進而，於碼長N為16200位元，倍數b為1之情形時，解多工器25之記憶體31(圖18、圖19)具有沿橫列方向記憶8×1(=mb)位元之8個縱行，沿縱行方向記憶16200/(8×1)位元。
於解多工器25中，沿記憶體31之縱行方向寫入LDPC碼之碼位元，當16200位元之碼位元(1碼字)之寫入結束時，沿橫列方向以8×1(=mb)位元為單位讀出寫入於記憶體31之碼位元，並供給至替換部32(圖18、圖19)。
替換部32係例如如圖51C所示，以將自記憶體31讀出之8×1(=mb)位元之碼位元b0 、b1 、b2 、b3 、b4 、b5 、b6 、b7 分配給1(=b)個符號之8×1(=mb)位元之符號位元y0 、y1 、y2 、y3 、y4 、y5 、y6 、y7 之方式，替換8×1(=mb)位元之碼位元b0 至b7 。
即，替換部32進行如下之替換：將碼位元b0 分配給符號位元y7 ，將碼位元b1 分配給符號位元y3 ，將碼位元b2 分配給符號位元y1 ，將碼位元b3 分配給符號位元y5 ，將碼位元b4 分配給符號位元y2 ，將碼位元b5 分配給符號位元y6 ，將碼位元b6 分配給符號位元y4 ，將碼位元b7 分配給符號位元y0 。
繼而，對依據分配規則之替換處理(以下，亦稱作為利用新替換方式之替換處理)進行說明。
圖52至圖54係對新替換方式進行說明之圖。
於新替換方式中，解多工器25之替換部32依據預先規定之分配規則進行mb位元之碼位元之替換。
分配規則係指用以將LDPC碼之碼位元分配給符號位元 之規則。於分配規則中，規定有碼位元之碼位元群組與分配上述碼位元群組之碼位元之符號位元之符號位元群組之組合即群組集合、與上述群組集合之碼位元群組及符號位元群組各自之碼位元及符號位元之位元數(以下亦稱作為群組位元數)。
此處，對於碼位元，如以上說明般，錯誤概率存在差異，對於符號位元，錯誤概率亦存在差異。碼位元群組係指根據錯誤概率群組區分碼位元之群組，符號位元群組係指根據錯誤概率群組區分符號位元之群組。
圖52表示LDPC碼為碼長N為16200位元且編碼率為4/15之移動用LDPC碼，進而，調變方式為256 QAM(因此，m=8)，倍數b為1之情形時之碼位元群組與符號位元群組。
於此情形時，自記憶體31讀出之8×1(=mb)位元之碼位元可根據錯誤概率之差異，如圖52A所示，群組區分為4個碼位元群組Gb1、Gb2、Gb3、Gb4。
此處，碼位元群組Gb#i係上述尾置#i越小，屬於上述碼位元群組Gb#i之碼位元之錯誤概率越佳(越小)之群組。
又，以下，亦將自記憶體31沿橫列方向讀出之mb位元之碼位元之自最高序位位元起第#i+1位元表示為位元b#i，並且亦將連續之b個符號之mb位元之符號位元之自最高序位位元起第#i+1位元之位元表示為位元y#i。
於圖52A中，碼位元b0屬於碼位元群組Gb1，碼位元b1屬於碼位元群組Gb2，碼位元b2屬於碼位元群組Gb3，碼位元b3、b4、b5、b6、b7屬於碼位元群組Gb4。
於調變方式為256 QAM，倍數b為1之情形時，8×1(=mb)位元之符號位元可根據錯誤概率之差異，如圖52B所示，群組區分為4個符號位元群組Gy1、Gy2、Gy3、Gy4。
此處，符號位元群組Gy#i係與碼位元群組同樣地，為上述尾置#i越小，屬於上述符號位元群組Gy#i之符號位元之錯誤概率越佳之群組。
於圖52B中，符號位元y0、y1屬於符號位元群組Gy1，符號位元y2、y3屬於符號位元群組Gy2，符號位元y4、y5屬於符號位元群組Gy3，符號位元y6、y7屬於符號位元群組Gy4。
圖53表示LDPC碼為碼長N為16200位元且編碼率為4/15之移動用LDPC碼，進而，調變方式為256 QAM，倍數b為1之情形時之分配規則。
於圖53之分配規則中，碼位元群組Gb1與符號位元群組Gy3之組合被規定為1個群組集合。而且，上述群組集合之群組位元數被規定為1位元。
此處，以下，將群組集合與上述群組位元數統稱為群組集合資訊。而且，例如，將碼位元群組Gb1與符號位元群組Gy3之群組集合、及作為上述群組集合之群組位元數之1位元記載為群組集合資訊(Gb1,Gy3,1)。
於圖53之分配規則中，除群組集合資訊(Gb1,Gy3,1)以外，亦規定有群組集合資訊(Gb2,Gy1,1)、(Gb3,Gy4,1)、(Gb4,Gy1,1)、(Gb4,Gy2,2)、(Gb4,Gy4,1)、(Gb4,Gy3,1)。
例如，群組集合資訊(Gb1,Gy3,1)係指將屬於碼位元群組 Gb1之碼位元之1位元分配給屬於符號位元群組Gy3之符號位元之1位元。
因此，於圖53之分配規則中，規定如下：根據群組集合資訊(Gb1,Gy3,1)，將錯誤概率為最佳之碼位元群組Gb1之碼位元之1位元分配給錯誤概率為第3個較佳之符號位元群組Gy3之符號位元之1位元、根據群組集合資訊(Gb2,Gy1,1)，將錯誤概率為第2個較佳之碼位元群組Gb2之碼位元之1位元分配給錯誤概率為第1個較佳之符號位元群組Gy1之符號位元之1位元、根據群組集合資訊(Gb3,Gy4,1)，將錯誤概率為第3個較佳之碼位元群組Gb3之碼位元之1位元分配給錯誤概率為第4個較佳之符號位元群組Gy4之符號位元之1位元、根據群組集合資訊(Gb4,Gy1,1)，將錯誤概率為第4個較佳之碼位元群組Gb4之碼位元之1位元分配給錯誤概率為第1個較佳之符號位元群組Gy1之符號位元之1位元、根據群組集合資訊(Gb4,Gy2,2)，將錯誤概率為第4個較佳之碼位元群組Gb4之碼位元之2位元分配給錯誤概率為第2個較佳之符號位元群組Gy2之符號位元之2位元、根據群組集合資訊(Gb4,Gy4,1)，將錯誤概率為第4個較佳之碼位元群組Gb4之碼位元之1位元分配給錯誤概率為第4個較佳之符號位元群組Gy4之符號位元之1位元、及根據群組集合資訊(Gb4,Gy3,1)，將錯誤概率為第4個較佳之碼位元群組Gb4之碼位元之1位元分配給錯誤概率為第3個較佳之符號位元群組Gy3之符號位元之1位元。
如以上說明般，碼位元群組係根據錯誤概率群組區分碼位元之群組，符號位元群組係根據錯誤概率群組區分符號位元之群組。因此，亦可稱分配規則係規定碼位元之錯誤概率與分配上述碼位元之符號位元之錯誤概率之組合。
如此般，規定碼位元之錯誤概率與分配上述碼位元之符號位元之錯誤概率之組合之分配規則係藉由例如計測BER之模擬等，以使對於錯誤之耐受性(對於雜訊之耐受性)更佳之方式決定。
再者，即便於相同之符號位元群組之位元中變更某碼位元群組之碼位元之分配目標，亦(幾乎)不會影響對於錯誤之耐受性。
因此，為了提高對於錯誤之耐受性，將使BER(Bit Error Rate)最小之群組集合資訊即碼位元之碼位元群組與分配上述碼位元群組之碼位元之符號位元之符號位元群組之組合(群組集合)、及上述群組集合之碼位元群組及符號位元群組各自之碼位元及符號位元之位元數(群組位元數)作為分配規則而加以規定，依據上述分配規則，以將碼位元分配給符號位元之方式，進行碼位元之替換即可。
其中，依據分配規則，將哪一碼位元分配給哪一符號位元之具體之分配方式必需於發送裝置11及接收裝置12(圖7)之間，預先決定。
圖54表示依據圖53之分配規則之碼位元之替換之例。
即，圖54A表示LDPC碼為碼長N為16200位元且編碼率為4/15之移動用LDPC碼，進而，調變方式為256 QAM，倍 數b為1之情形時的依據圖53之分配規則之碼位元之替換之第1例。
於LDPC碼為碼長N為16200位元且編碼率為4/15之移動用LDPC碼，進而，調變方式為256 QAM，倍數b為1之情形時，於解多工器25中，沿橫列方向以8×1(=mb)位元為單位讀出寫入於縱行方向×橫列方向為(16200/(8×1))×(8×1)位元之記憶體31之碼位元，並供給至替換部32(圖18、圖19)。
替換部32依據圖53之分配規則，例如如圖54A所示，以將自記憶體31讀出之8×1(=mb)位元之碼位元b0至b7分配給1(=b)個符號之8×1(=mb)位元之符號位元y0至y7之方式，替換8×1(=mb)位元之碼位元b0至b7。
即，替換部32進行如下之替換：將碼位元b0分配給符號位元y4，將碼位元b1分配給符號位元y0，將碼位元b2分配給符號位元y6，將碼位元b3分配給符號位元y1，將碼位元b4分配給符號位元y3，將碼位元b5分配給符號位元y7，將碼位元b6分配給符號位元y5，將碼位元b7分配給符號位元y2。
圖54B表示LDPC碼為碼長N為16200位元且編碼率為4/15之移動用LDPC碼，進而，調變方式為256 QAM，倍數b為1之情形時的依據圖53之分配規則之碼位元之替換之第2 例。
根據圖54B，替換部32依據圖53之分配規則，對自記憶體31讀出之8×1(=mb)位元之碼位元b0至b7，進行如下之替換：將碼位元b0分配給符號位元y4，將碼位元b1分配給符號位元y1，將碼位元b2分配給符號位元y7，將碼位元b3分配給符號位元y0，將碼位元b4分配給符號位元y2，將碼位元b5分配給符號位元y5，將碼位元b6分配給符號位元y6，將碼位元b7分配給符號位元y3。
此處，圖54A及圖54B所示之碼位元b#i對於符號位元y#i之分配方式之任一個均依據圖53之分配規則(遵守分配規則)。
圖55表示LDPC碼為碼長N為16200位元且編碼率為7/15之移動用LDPC碼，進而，調變方式為256 QAM，倍數b為1之情形時的碼位元群組與符號位元群組。
於此情形時，自記憶體31讀出之8×1(=mb)位元之碼位元可根據錯誤概率之差異，如圖55A所示，群組區分為5個碼位元群組Gb1、Gb2、Gb3、Gb4、Gb5。
於圖55A中，碼位元b0屬於碼位元群組Gb1，碼位元b1屬於碼位元群組Gb2，碼位元b2屬於碼位元群組Gb3，碼位元b3屬於碼位元群組Gb4，碼位元b4至b7屬於碼位元群 組Gb5。
於調變方式為256 QAM，倍數b為1之情形時，8×1(=mb)位元之符號位元可根據錯誤概率之差異，如圖55B所示，群組區分為4個符號位元群組Gy1、Gy2、Gy3、Gy4。
於圖55B中，符號位元y0、y1屬於符號位元群組Gy1，符號位元y2、y3屬於符號位元群組Gy2，符號位元y4、y5屬於符號位元群組Gy3，符號位元y6、y7屬於符號位元群組Gy4。
圖56表示LDPC碼為碼長N為16200位元且編碼率為7/15之移動用LDPC碼，進而，調變方式為256 QAM，倍數b為1之情形時之分配規則。
於圖56之分配規則中，規定有群組集合資訊(Gb1,Gy2,1)、(Gb2,Gy4,1)、(Gb3,Gy3,1)、(Gb4,Gy1,1)、(Gb5,Gy3,1)、(Gb5,Gy1,1)、(Gb5,Gy4,1)、(Gb5,Gy2,1)。
即，於圖56之分配規則中，規定如下：根據群組集合資訊(Gb1,Gy2,1)，將錯誤概率為最佳之碼位元群組Gb1之碼位元之1位元分配給錯誤概率為第2個較佳之符號位元群組Gy2之符號位元之1位元、根據群組集合資訊(Gb2,Gy4,1)，將錯誤概率為第2個較佳之碼位元群組Gb2之碼位元之1位元分配給錯誤概率為第4個較佳之符號位元群組Gy4之符號位元之1位元、根據群組集合資訊(Gb3,Gy3,1)，將錯誤概率為第3個較佳之碼位元群組Gb3之碼位元之1位元分配給錯誤概率為第3個較佳之符號位元群組Gy3之符號位元之1位元、 根據群組集合資訊(Gb4,Gy1,1)，將錯誤概率為第4個較佳之碼位元群組Gb4之碼位元之1位元分配給錯誤概率為最佳之符號位元群組Gy1之符號位元之1位元、根據群組集合資訊(Gb5,Gy3,1)，將錯誤概率為第5個較佳之碼位元群組Gb5之碼位元之1位元分配給錯誤概率為第3個較佳之符號位元群組Gy3之符號位元之1位元、根據群組集合資訊(Gb5,Gy1,1)，將錯誤概率為第5個較佳之碼位元群組Gb5之碼位元之1位元分配給錯誤概率為最佳之符號位元群組Gy1之符號位元之1位元、根據群組集合資訊(Gb5,Gy4,1)，將錯誤概率為第5個較佳之碼位元群組Gb5之碼位元之1位元分配給錯誤概率為第4個較佳之符號位元群組Gy4之符號位元之1位元、及根據群組集合資訊(Gb5,Gy2,1)，將錯誤概率為第5個較佳之碼位元群組Gb5之碼位元之1位元分配給錯誤概率為第2個較佳之符號位元群組Gy2之符號位元之1位元。
圖57表示依據圖56之分配規則之碼位元之替換之例。
即，圖57A表示LDPC碼為碼長N為16200位元且編碼率為7/15之移動用LDPC碼，進而，調變方式為256 QAM，倍數b為1之情形時的依據圖56之分配規則之碼位元之替換之第1例。
於LDPC碼為碼長N為16200位元且編碼率為7/15之移動用LDPC碼，進而，調變方式為256 QAM，倍數b為1之情形時，於解多工器25中，沿列方向以8×1(=mb)位元為單位讀出寫入於縱行方向×橫列方向為(16200/(8×1))×(8×1)位元 之記憶體31之碼位元，並供給至替換部32(圖18、圖19)。
替換部32係依據圖56之分配規則，例如如圖57A所示，以將自記憶體31讀出之8×1(=mb)位元之碼位元b0至b7分配給1(=b)個符號之8×1(=mb)位元之符號位元y0至y7之方式，替換8×1(=mb)位元之碼位元b0至b7。
即，替換部32進行如下之替換：將碼位元b0分配給符號位元y2，將碼位元b1分配給符號位元y6，將碼位元b2分配給符號位元y4，將碼位元b3分配給符號位元y1，將碼位元b4分配給符號位元y5，將碼位元b5分配給符號位元y0，將碼位元b6分配給符號位元y7，將碼位元b7分配給符號位元y3。
圖57B表示LDPC碼為碼長N為16200位元且編碼率為7/15之移動用LDPC碼，進而，調變方式為256 QAM，倍數b為1之情形時的依據圖56之分配規則之碼位元之替換之第2例。
根據圖57B，替換部32係依據圖56之分配規則，對自記憶體31讀出之8×1(=mb)位元之碼位元b0至b7，進行如下之替換：將碼位元b0分配給符號位元y3，將碼位元b1分配給符號位元y6，將碼位元b2分配給符號位元y5， 將碼位元b3分配給符號位元y0，將碼位元b4分配給符號位元y4，將碼位元b5分配給符號位元y1，將碼位元b6分配給符號位元y2，將碼位元b7分配給符號位元y7。
圖58表示LDPC碼為碼長N為16200位元且編碼率為8/15之移動用LDPC碼，進而，調變方式為256 QAM，倍數b為1之情形時的碼位元群組與符號位元群組。
於此情形時，自記憶體31讀出之8×1(=mb)位元之碼位元可根據錯誤概率之差異，如圖58A所示，群組區分為5個碼位元群組Gb1、Gb2、Gb3、Gb4、Gb5。
於圖58A中，碼位元b0屬於碼位元群組Gb1，碼位元b1屬於碼位元群組Gb2，碼位元b2及b3屬於碼位元群組Gb3，碼位元b4屬於碼位元群組Gb4，碼位元b5至b7屬於碼位元群組Gb5。
於調變方式為256 QAM，倍數b為1之情形時，8×1(=mb)位元之符號位元可根據錯誤概率之差異，如圖58B所示，群組區分為4個符號位元群組Gy1、Gy2、Gy3、Gy4。
於圖58B中，符號位元y0、y1屬於符號位元群組Gy1，符號位元y2、y3屬於符號位元群組Gy2，符號位元y4、y5屬於符號位元群組Gy3，符號位元y6、y7屬於符號位元群組Gy4。
圖59表示LDPC碼為碼長N為16200位元且編碼率為8/15之移動用LDPC碼，進而，調變方式為256 QAM，倍數b為 1之情形時的分配規則。
於圖59之分配規則中，規定有群組集合資訊(Gb1,Gy2,1)、(Gb2,Gy4,1)、(Gb3,Gy1,2)、(Gb4,Gy4,1)、(Gb5,Gy3,2)、(Gb5,Gy2,1)。
即，於圖59之分配規則中，規定如下：根據群組集合資訊(Gb1,Gy2,1)，將錯誤概率為最佳之碼位元群組Gb1之碼位元之1位元分配給錯誤概率為第2個較佳之符號位元群組Gy2之符號位元之1位元、根據群組集合資訊(Gb2,Gy4,1)，將錯誤概率為第2個較佳之碼位元群組Gb2之碼位元之1位元分配給錯誤概率為第4個較佳之符號位元群組Gy4之符號位元之1位元、根據群組集合資訊(Gb3,Gy1,2)，將錯誤概率為第3個較佳之碼位元群組Gb3之碼位元之2位元分配給錯誤概率為最佳之符號位元群組Gy1之符號位元之2位元、根據群組集合資訊(Gb4,Gy4,1)，將錯誤概率為第4個較佳之碼位元群組Gb4之碼位元之1位元分配給錯誤概率為第4個較佳之符號位元群組Gy4之符號位元之1位元、根據群組集合資訊(Gb5,Gy3,2)，將錯誤概率為第5個較佳之碼位元群組Gb5之碼位元之2位元分配給錯誤概率為第3個較佳之符號位元群組Gy3之符號位元之2位元、及根據群組集合資訊(Gb5,Gy2,1)，將錯誤概率為第5個較佳之碼位元群組Gb5之碼位元之1位元分配給錯誤概率為第2個較佳之符號位元群組Gy2之符號位元之1位元。
圖60表示依據圖59之分配規則之碼位元之替換之例。
即，圖60A表示LDPC碼為碼長N為16200位元且編碼率為8/15之移動用LDPC碼，進而，調變方式為256 QAM，倍數b為1之情形時的依據圖59之分配規則之碼位元之替換之第1例。
於LDPC碼為碼長N為16200位元且編碼率為8/15之移動用LDPC碼，進而，調變方式為256 QAM，倍數b為1之情形時，於解多工器25中，沿列方向以8×1(=mb)位元為單位讀出寫入於縱行方向×橫列方向為(16200/(8×1))×(8×1)位元之記憶體31之碼位元，並供給至替換部32(圖18、圖19)。
替換部32係依據圖59之分配規則，例如如圖60A所示，以將自記憶體31讀出之8×1(=mb)位元之碼位元b0至b7分配給1(=b)個符號之8×1(=mb)位元之符號位元y0至y7之方式，替換8×1(=mb)位元之碼位元b0至b7。
即，替換部32進行如下之替換：將碼位元b0分配給符號位元y2，將碼位元b1分配給符號位元y6，將碼位元b2分配給符號位元y1，將碼位元b3分配給符號位元y0，將碼位元b4分配給符號位元y7，將碼位元b5分配給符號位元y5，將碼位元b6分配給符號位元y3，將碼位元b7分配給符號位元y4。
圖60B表示LDPC碼為碼長N為16200位元且編碼率為8/15之移動用LDPC碼，進而，調變方式為256 OAM，倍數b為 1之情形時的依據圖59之分配規則之碼位元之替換之第2例。
根據圖60B，替換部32係依據圖59之分配規則，對自記憶體31讀出之8×1(=mb)位元之碼位元b0至b7，進行如下之替換：將碼位元b0分配給符號位元y3，將碼位元b1分配給符號位元y7，將碼位元b2分配給符號位元y0，將碼位元b3分配給符號位元y1，將碼位元b4分配給符號位元y6，將碼位元b5分配給符號位元y4，將碼位元b6分配給符號位元y2，將碼位元b7分配給符號位元y5。
根據本件發明者進行之模擬，確認到於進行新替換方式之替換處理之情形時，與不進行替換處理之情形相比，BER提高，因此，根據新替換方式之替換處理，可提高對於錯誤之耐受性。
再者，於本實施形態中，為了便於說明，於解多工器25中，替換部32以自記憶體31讀出之碼位元為對象，進行替換處理，但替換處理可藉由控制碼位元相對於記憶體31之寫入或讀出而進行。
即，替換處理可藉由例如以依據替換後之碼位元之順序進行自記憶體31之碼位元之讀出之方式，控制讀出碼位元之位址(讀出位址)而進行。
[接收裝置12之構成例]
圖61係表示圖7之接收裝置12之構成例之區塊圖。
OFDM處理部(OFDM operation)151接收來自發送裝置11(圖7)之OFDM信號，進行上述OFDM信號之信號處理。藉由OFDM處理部151進行信號處理而獲得之資料(符號)係供給至訊框管理部(Frame Management)152。
訊框管理部152進行由自OFDM處理部151供給之符號構成之訊框之處理(訊框解釋)，並將其結果中所獲得之對象資料之符號與控制資料之符號分別供給至頻率解交錯器(Frequency Deinterleaver)161與153。
頻率解交錯器153係對來自訊框管理部152之符號，進行以符號為單位之頻率解交錯，並供給至QAM解碼器(QAM decoder)154。
QAM解碼器154對來自頻率解交錯器153之符號(配置於信號點之符號)進行解映射(信號點配置解碼)而正交解調，並將其結果中所獲得之資料(LDPC碼)供給至LDPC解碼器(LDPC decoder)155。
LDPC解碼器155進行來自QAM解碼器154之LDPC碼之LDPC解碼，並將其結果中所獲得之LDPC對象資料(此處為BCH碼)供給至BCH解碼器(BCH decoder)156。
BCH解碼器156進行來自LDPC解碼器155之LDPC對象資料之BCH解碼，並輸出其結果中所獲得之控制資料(信號)。
另一方面，頻率解交錯器161對來自訊框管理部152之符 號，進行以符號為單位之頻率解交錯，並供給至MISO/MIMO解碼器(MISO/MIMO decoder)162。
MISO/MIMO解碼器162進行來自頻率解交錯器161之資料(符號)之空時解碼，並供給至時間解交錯器(Time Deinterleaver)163。
時間解交錯器163對來自MISO/MIMO解碼器162之資料(符號)，進行以符號為單位之時間解交錯，並供給至QAM解碼器(QAM decoder)164。
QAM解碼器164對來自時間解交錯器163之符號(配置於信號點之符號)進行解映射(信號點配置解碼)而正交解調，並將其結果中所獲得之資料(符號)供給至位元解交錯器(Bit Deinterleaver)165。
位元解交錯器165進行來自QAM解碼器164之資料(符號)之位元解交錯，並將其結果中所獲得之LDPC碼供給至LDPC解碼器166。
LDPC解碼器166進行來自位元解交錯器165之LDPC碼之LDPC解碼，並將其結果中所獲得之LDPC對象資料(此處為BCH碼)供給至BCH解碼器167。
BCH解碼器167進行來自LDPC解碼器155之LDPC對象資料之BCH解碼，並將其結果中所獲得之資料供給至BB解擾器(BB DeScrambler)168。
BB解擾器168對來自BCH解碼器167之資料，實施能量逆擴散(energy back diffusion)處理，並將其結果中所獲得之資料供給至零值刪除部(Null Deletion)169。
零值刪除部169自來自BB解擾器168之資料，刪除由圖8之微調電容器112插入之零值，並供給至解多工器(Demultiplexer)170。
解多工器170係使來自零值刪除部169之資料中經多工化之1以上之串流(對象資料)各自分離，作為輸出串流(Output stream)而輸出。
圖62係表示圖61之位元解交錯器165之構成例之區塊圖。
位元解交錯器165包含多工器(MUX)54及縱行扭轉解交錯器55，其進行來自QAM解碼器164(圖61)之符號之符號位元之(位元)解交錯。
即，多工器54係以來自QAM解碼器164之符號之符號位元為對象，進行與圖9之解多工器25進行之替換處理相對應之逆替換處理(與替換處理相反之處理)，即進行使藉由替換處理而替換之LDPC碼之碼位元(符號位元)之位置返回至原先之位置之逆替換處理，並將其結果中所獲得之LDPC碼供給至縱行扭轉解交錯器55。
縱行扭轉解交錯器55係以來自多工器54之LDPC碼為對象，進行與作為圖9之縱行扭轉交錯器24進行之重新排列處理之縱行扭轉交錯相對應之縱行扭轉解交錯(與縱行扭轉交錯相反之處理)，即進行作為使藉由作為重新排列處理之縱行扭轉交錯而排列變更之LDPC碼之碼位元返回至原先之排列之逆重新排列處理之例如縱行扭轉解交錯。
具體而言，縱行扭轉解交錯器55係藉由對與圖24等所示 之記憶體31同樣地構成之解交錯用之記憶體，寫入LDPC碼之碼位元，進而讀出，而進行縱行扭轉解交錯。
其中，於縱行扭轉解交錯器55中，碼位元之寫入係將自記憶體31讀出碼位元時之讀出位址用作寫入位址，沿解交錯用之記憶體之橫列方向進行。又，碼位元之讀出係將對記憶體31寫入碼位元時之寫入位址用作讀出位址，沿解交錯用之記憶體之縱行方向進行。
縱行扭轉解交錯之結果中所獲得之LDPC碼係自縱行扭轉解交錯器55供給至LDPC解碼器166。
此處，對自QAM解碼器164供給至位元解交錯器165之LDPC碼，依序實施同位交錯、縱行扭轉交錯及替換處理，於位元解交錯器165中，僅進行與替換處理相對應之逆替換處理及與縱行扭轉交錯相對應之縱行扭轉解交錯，因此，不進行與同位交錯相對應之同位解交錯(與同位交錯相反之處理)，即不進行使藉由同位交錯而排列變更之LDPC碼之碼位元返回至原先之排列之同位解交錯。
因此，自位元解交錯器165(之縱行扭轉解交錯器55)，對LDPC解碼器166供給進行逆替換處理及縱行扭轉解交錯，且未進行同位解交錯之LDPC碼。
LDPC解碼器166使用轉換檢查矩陣進行來自位元解交錯器165之LDPC碼之LDPC解碼，並將其結果中所獲得之資料作為LDPC對象資料之解碼結果而輸出，上述轉換檢查矩陣係對圖8之LDPC編碼器115於LDPC編碼中使用之檢查矩陣H，至少進行相當於同位交錯之行置換而獲得。
圖63係對圖62之QAM解碼器164、位元解交錯器165及LDPC解碼器166進行之處理進行說明之流程圖。
於步驟S111中，QAM解碼器164對來自時間解交錯器163之符號(映射成信號點之符號)進行解映射而正交解調，並供給至位元解交錯器165，處理進入步驟S112。
於步驟S112中，位元解交錯器165進行來自QAM解碼器164之符號之符號位元之解交錯(位元解交錯)，處理進入步驟S113。
即，於步驟S112中，於位元解交錯器165中，多工器54以來自QAM解碼器164之符號之符號位元為對象，進行逆替換處理，並將其結果中所獲得之LDPC碼之碼位元供給至縱行扭轉解交錯器55。
縱行扭轉解交錯器55以來自多工器54之LDPC碼為對象，進行縱行扭轉解交錯，並將其結果中所獲得之LDPC碼供給至LDPC解碼器166。
於步驟S113中，LDPC解碼器166使用轉換檢查矩陣進行來自縱行扭轉解交錯器55之LDPC碼之LDPC解碼，並將其結果中所獲得之資料作為LDPC對象資料之解碼結果，輸出至BCH解碼器167，上述轉換檢查矩陣係對圖8之LDPC編碼器115於LDPC編碼中使用之檢查矩陣H，至少進行相當於同位交錯之行置換而獲得。
再者，於圖62中，亦與圖9之情形同樣地，為了便於說明，個別地構成進行逆替換處理之多工器54與進行縱行扭轉解交錯之縱行扭轉解交錯器55，但多工器54與縱行扭轉 解交錯器55可一體地構成。
又，於在圖9之位元交錯器116中，不進行縱行扭轉交錯之情形時，無需在圖62之位元解交錯器165中，設置縱行扭轉解交錯器55。
繼而，進一步對由圖61之LDPC解碼器166進行之LDPC解碼進行說明。
於圖61之LDPC解碼器166中，如以上說明般，來自縱行扭轉解交錯器55之進行逆替換處理及縱行扭轉解交錯且未進行同位解交錯之LDPC碼之LDPC解碼係使用對圖8之LDPC編碼器115於LDPC編碼中使用之檢查矩陣H至少進行相當於同位交錯之行置換而獲得之轉換檢查矩陣而進行。
此處，先前提出如下之LDPC解碼：藉由使用轉換檢查矩陣進行LDPC解碼，可抑制電路規模，並且可將動作頻率控制於可充分實現之範圍(例如參照專利第4224777號)。
因此，首先，參照圖64至圖67，對先前提出之使用轉換檢查矩陣之LDPC解碼進行說明。
圖64表示碼長N為90且編碼率為2/3之LDPC碼之檢查矩陣H之例。
再者，於圖64中(於下述之圖65及圖66中亦相同)，利用句點(.)表現0。
於圖64之檢查矩陣H中，同位矩陣成為階梯結構。
圖65表示對圖64之檢查矩陣H，實施式(11)之列置換與式(12)之行置換而獲得之檢查矩陣H'。
列置換：第6s+t+1列→第5t+s+1列 ………(11)
行置換：第6x+y+61行→第5y+x+61行………(12)其中，於式(11)及(12)中，s、t、x、y分別為0≦s<5、0≦t<6、0≦x<5、0≦t<6之範圍之整數。
根據式(11)之列置換，依據如下情形進行置換：將除以6所得之餘數成為1之第1、7、13、19、25列分別置換成第1、2、3、4、5列，將除以6所得之餘數成為2之第2、8、14、20、26列分別置換成第6、7、8、9、10列。
又，根據式(12)之行置換，對第61行以後(同位矩陣)，依據如下情形進行置換：將除以6所得之餘數成為1之第61、67、73、79、85行分別置換成第61、62、63、64、65行，將除以6所得之餘數成為2之第62、68、74、80、86行分別置換成第66、67、68、69、70行。
如此般，對圖64之檢查矩陣H，進行列與行之置換所獲得之矩陣(matrix)為圖65之檢查矩陣H'。
此處，即便進行檢查矩陣H之列置換，亦不會影響LDPC碼之碼位元之排列。
又，式(12)之行置換係相當於上述之將第K+qx+y+1個碼位元交錯為第K+Py+x+1個碼位元之位置之同位交錯將資訊長K設為60、將巡迴結構之單位之行數P設為5、將同位長M(此處為30)之約數q(=M/P)設為6時之同位交錯。
若將圖65之檢查矩陣(以下，適當地稱作為轉換檢查矩陣)H'，乘以對圖64之檢查矩陣(以下，適當地稱作為原先 之檢查矩陣)H之LDPC碼進行與式(12)相同之置換所得者，則輸出0向量。即，若將對作為原先之檢查矩陣H之LDPC碼(1碼字)之列向量c實施式(12)之行置換所獲得之列向量表示為c'，則根據檢查矩陣之性質，HcT 成為0向量，因此H'c 'T 勿庸置疑亦成為0向量。
根據上述說明，圖65之轉換檢查矩陣H'成為對原先之檢查矩陣H之LDPC碼c進行式(12)之行置換所獲得之LDPC碼c'之檢查矩陣。
因此，對原先之檢查矩陣H之LDPC碼c進行式(12)之行置換，使用圖65之轉換檢查矩陣H'對上述行置換後之LDPC碼c'進行解碼(LDPC解碼)，對上述解碼結果實施式(12)之行置換之逆置換，藉此可獲得與使用上述檢查矩陣H對原先之檢查矩陣H之LDPC碼進行解碼之情形相同之解碼結果。
圖66表示以5×5之矩陣為單位空出間隔之圖65之轉換檢查矩陣H'。
於圖66中，轉換檢查矩陣H'係由5×5之單位矩陣、上述單位矩陣之1中1個以上成為0之矩陣(以下，適當地稱作為準單位矩陣)、使單位矩陣或準單位矩陣循環移位(cyclic shift)所得之矩陣(以下，適當地稱作為移位矩陣)、單位矩陣、準單位矩陣或移位矩陣中之2個以上之和(以下，適當地稱作為和矩陣)、5×5之0矩陣之組合所示。
可以說圖66之轉換檢查矩陣H'由5×5之單位矩陣、準單位矩陣、移位矩陣、和矩陣、0矩陣構成。因此，以下， 適當地將構成轉換檢查矩陣H'之該等5×5之矩陣稱作為構成矩陣。
對於由P×P之構成矩陣所示之檢查矩陣之LDPC碼之解碼，可使用同時進行P個校驗節點運算及變量節點運算之架構(architecture)。
圖67係表示進行如上所述之解碼之解碼裝置之構成例之區塊圖。
即，圖67表示使用對圖64之元之檢查矩陣H至少進行式(12)之行置換而獲得之圖66之轉換檢查矩陣H'，進行LDPC碼之解碼的解碼裝置之構成例。
圖67之解碼裝置包括：枝資料儲存用記憶體300，其包含6個FIFO(First Input First Output，先進先出)3001 至3006 ；選擇器301，其選擇FIFO3001 至3006 ；校驗節點計算部302；2個循環移位電路303及308；枝資料儲存用記憶體304，其包含18個FIFO 3041 至30418 ；選擇器305，其選擇FIFO 3041 至30418 ；接收資料用記憶體306，其儲存接收資料；變量節點計算部307；解碼文字計算部309；接收資料重新排列部310；解碼資料重新排列部311。
首先，就對於枝資料儲存用記憶體300與304之資料之儲存方法進行說明。
枝資料儲存用記憶體300包含將圖66之轉換檢查矩陣H'之列數30除以構成矩陣之列數5所得之數即6個FIFO 3001 至3006 。FIFO 300y (y=1、2、...、6)包含複數段記憶區域，可對各段記憶區域，同時讀出及寫入與構成矩陣之列 數及行數即5個枝相對應之訊息。又，FIFO 300y 之記憶區域之段數成為圖66之轉換檢查矩陣之列方向之1之數量(漢明權重)之最大數即9。
於FIFO 3001 中，以各列均橫向插入之格式(以忽視0之格式)儲存有與圖66之轉換檢查矩陣H'之第1列至第5列為止之1之位置相對應之資料(來自變量節點之訊息vi )。即，若將第j列第i行表示為(j,i)，則於FIFO 3001 之第1段記憶區域，儲存有與轉換檢查矩陣H'之(1,1)至(5,5)之5×5之單位矩陣之1之位置相對應之資料。於第2段記憶區域，儲存有與轉換檢查矩陣H'之(1,21)至(5,25)之移位矩陣(使5×5之單位矩陣向右方向僅循環移位3個所得之移位矩陣)之1之位置相對應之資料。第3至第8段記憶區域亦同樣地，與轉換檢查矩陣H'建立對應而儲存資料。而且，於第9段記憶區域，儲存有轉換檢查矩陣H'之(1,86)至(5,90)之移位矩陣(使5×5之單位矩陣中之第1列之1置換成0並向左僅循環移位1個所得之移位矩陣)之1之位置相對應之資料。
於FIFO 3002 ，儲存有與圖66之轉換檢查矩陣H'之第6列至第10列為止之1之位置相對應之資料。即，於FIFO 3002 之第1段記憶區域，儲存有與構成轉換檢查矩陣H'之(6,1)至(10,5)之和矩陣(作為使5×5之單位矩陣向右僅循環移位1個所得之第1移位矩陣與向右僅循環移位2個所得之第2移位矩陣之和之和矩陣)之第1移位矩陣之1之位置相對應之資料。又，於第2段記憶區域，儲存有與構成轉換檢查矩陣H'之(6,1)至(10,5)之和矩陣之第2移位矩陣之1之位置相 對應之資料。
即，關於權重為2以上之構成矩陣，以權重為1之P×P之單位矩陣、單位矩陣之要素1中1個以上成為0之準單位矩陣、或使單位矩陣或準單位矩陣循環移位所得之移位矩陣中之複數之和之格式表現上述構成矩陣時之、與上述權重為1之單位矩陣、準單位矩陣、或移位矩陣之1之位置相對應之資料(與屬於單位矩陣、準單位矩陣、或移位矩陣之枝相對應之訊息)係儲存於同一位址(FIFO 3001 至3006 中之同一FIFO)。
以下，關於第3至第9段記憶區域，亦與轉換檢查矩陣H'建立對應而儲存資料。
FIFO 3003 至3006 亦同樣地與轉換檢查矩陣H'建立對應而儲存資料。
枝資料儲存用記憶體304包含將轉換檢查矩陣H'之行數90除以構成矩陣之行數即5所得之18個FIFO 3041 至30418 。FIFO 304x(x=1、2、…、18)包含複數段記憶區域，可對各段記憶區域，同時讀出及寫入與轉換構成矩陣H'之列數及行數即5個枝相對應之訊息。
於FIFO 3041 ，以各行均縱向插入之格式(以忽視0之格式)儲存有與圖66之轉換檢查矩陣H'之第1行至第5行為止之1之位置相對應之資料(來自校驗節點之訊息uj )。即，於FIFO 3041 之第1段記憶區域，儲存有與轉換檢查矩陣H'之(1,1)至(5,5)之5×5之單位矩陣之1之位置相對應之資料。於第2段記憶區域，儲存有與構成轉換檢查矩陣H'之(6,1)至 (10,5)之和矩陣(作為使5×5之單位矩陣向右僅循環移位1個所得之第1移位矩陣與向右僅循環移位2個所得之第2移位矩陣之和之和矩陣)之第1移位矩陣之1之位置相對應之資料。又，於第3段記憶區域，儲存有與構成轉換檢查矩陣H'之(6,1)至(10,5)之和矩陣之第2移位矩陣之1之位置相對應之資料。
即，關於權重為2以上之構成矩陣，以權重為1之P×P之單位矩陣、單位矩陣之要素1中1個以上成為0之準單位矩陣、或使單位矩陣或準單位矩陣循環移位所得之移位矩陣中之複數之和之格式表現上述構成矩陣時之、與上述權重為1之單位矩陣、準單位矩陣、或移位矩陣之1之位置相對應之資料(與屬於單位矩陣、準單位矩陣、或移位矩陣之枝相對應之訊息)係儲存於同一位址(FIFO 3041 至30418 中之同一FIFO)。
以下，關於第4及第5段記憶區域，亦與轉換檢查矩陣H'建立對應，而儲存資料。該FIFO 3041 之記憶區域之段數成為轉換檢查矩陣H'之第1行至第5行中之列方向之1之數量(漢明權重)之最大數即5。
FIFO 3042 與3043 亦同樣地與轉換檢查矩陣H'建立對應而儲存資料，各自之長度(段數)為5。FIFO 3044 至30412 亦同樣地，與轉換檢查矩陣H'建立對應而儲存資料，各自之長度為3。FIFO 30413 至30418 亦同樣地，與轉換檢查矩陣H'建立對應而儲存資料，各自之長度為2。
繼而，對圖67之解碼裝置之動作進行說明。
枝資料儲存用記憶體300包含6個FIFO 3001 至3006 ，依據自前段之循環移位電路308供給之5個訊息D311屬於轉換檢查矩陣H'之哪一列之資訊(矩陣資料)D312，自FIFO 3001 至3006 中選擇儲存資料之FIFO，綜合5個訊息D311而依序儲存於所選擇之FIFO。又，枝資料儲存用記憶體300係於讀出資料時，自FIFO 3001 依序讀出5個訊息D3001 ，並供給至下一段之選擇器301。枝資料儲存用記憶體300係於結束自FIFO 3001 讀出訊息後，亦自FIFO 3002 至3006 依序讀出訊息，並供給至選擇器301。
選擇器301係依據選擇信號D301，選擇來自FIFO 3001 至3006 中之目前讀出有資料之FIFO之5個訊息，作為訊息D302，而供給至校驗節點計算部302。
校驗節點計算部302包含5個校驗節點計算器3021 至3025 ，使用通過選擇器301而供給之訊息D302(D3021 至D3025 )(式(7)之訊息vi )，依據式(7)進行校驗節點運算，並將上述校驗節點運算之結果中所獲得之5個訊息D303(D3031 至D3035 )(式(7)之訊息uj )供給至循環移位電路303。
循環移位電路303係根據相對應之枝為使轉換檢查矩陣H'中成為基礎之單位矩陣循環移位幾個所得者之資訊(Matrix資料)D305使由校驗節點計算部302所求得之5個訊息D3031 至D3035 循環移位，並將上述結果作為訊息D304，供給至枝資料儲存用記憶體304。
枝資料儲存用記憶體304包含18個FIFO 3041 至30418 ，依據自前段之循環移位電路303供給之5個訊息D304屬於轉換 檢查矩陣H'之哪一列之資訊D305，自FIFO 3041 至30418 中選擇儲存資料之FIFO，綜合5個訊息D304而依序儲存於所選擇之FIFO。又，枝資料儲存用記憶體304係於讀出資料時，自FIFO 3041 依序讀出5個訊息D3061 ，並供給至下一段之選擇器305。枝資料儲存用記憶體304係於結束自FIFO 3041 讀出資料後，亦自FIFO 3042 至30418 依序讀出訊息，並供給至選擇器305。
選擇器305依據選擇信號D307，選擇來自FIFO 3041 至30418 中之目前讀出有資料之FIFO之5個訊息，作為訊息D308，而供給至變量節點計算部307與解碼文字計算部309。
另一方面，接收資料重新排列部310係藉由進行式(12)之行置換而重新排列通過通信路徑13而接收到之LDPC碼D313，並作為接收資料D314供給至接收資料用記憶體306。接收資料用記憶體306根據自接收資料重新排列部310供給之接收資料D314，計算接收LLR(對數似然比)並記憶，每5個便綜合上述接收LLR而作為接收值D309，供給至變量節點計算部307與解碼文字計算部309。
變量節點計算部307包含5個變量節點計算器3071 至3075 ，使用通過選擇器305而供給之訊息D308(D3081 至D3085 )(式(1)之訊息uj )與自接收資料用記憶體306供給之5個接收值D309(式(1)之接收值u0i )，依據式(1)進行變量節點運算，並將上述運算之結果中所獲得之訊息D310(D3101 至D3105 )(式(1)之訊息vi )供給至循環移位電路308。
循環移位電路308根據相對應之枝為使轉換檢查矩陣H'中成為基礎之單位矩陣循環移位幾個所得者之資訊使由變量節點計算部307計算之訊息D3101 至D3105 循環移位，並將上述結果作為訊息D311，供給至枝資料儲存用記憶體300。
可藉由循環以上之動作1次，而進行LDPC碼之1次解碼。圖67之解碼裝置係於僅以特定次數對LDPC碼進行解碼後，於解碼文字計算部309及解碼資料重新排列部311中，求出最終之解碼結果並輸出。
即，解碼文字計算部309包含5個解碼文字計算器3091 至3095 ，使用選擇器305輸出之5個訊息D308(D3081 至D3085 )(式(5)之訊息uj )與自接收資料用記憶體306供給之5個接收值D309(式(5)之接收值u0i )，作為複數次解碼之最終段，根據式(5)，計算解碼結果(解碼文字)，並將其結果中所獲得之解碼資料D315供給至解碼資料重新排列部311。
解碼資料重新排列部311係藉由以自解碼文字計算部309供給之解碼資料D315為對象，進行式(12)之行置換之逆置換，而重新排列上述順序，並作為最終之解碼結果D316而輸出。
如以上說明般，對檢查矩陣(原先之檢查矩陣)，實施列置換與行置換中之一者或兩者，轉換成可由P×P之單位矩陣、上述要素1中1個以上成為0之準單位矩陣、使單位矩陣或準單位矩陣循環移位所得之移位矩陣、作為單位矩陣、準單位矩陣或移位矩陣之複數之和之矩陣、P×P之0矩 陣之組合即構成矩陣之組合表示之檢查矩陣(轉換檢查矩陣)，藉此對於將LDPC碼之解碼，可採用同時進行P個校驗節點運算與變量節點運算之架構(architecture)，藉此，可藉由同時進行P個節點運算而將動作頻率控制於可實現之範圍，而進行多數之重複解碼。
構成圖61之接收裝置12之LDPC解碼器166係與圖67之解碼裝置同樣地，藉由同時進行P個校驗節點運算與變量節點運算，而進行LDPC解碼。
即，此時，為了簡化說明，若假設構成圖8之發送裝置11之LDPC編碼器115輸出之LDPC碼之檢查矩陣為例如圖64所示之同位矩陣成為階梯結構之檢查矩陣H，則於發送裝置11之同位交錯器23中，將第K+qx+y+1個碼位元交錯為第K+Py+x+1個碼位元之位置之同位交錯係將資訊長K設為60、將巡迴結構之單位之行數P設為5、將同位長M之約數q(=M/P)設為6而進行。
該同位交錯係如以上說明般，相當於式(12)之行置換，因此，無需於LDPC解碼器166中，進行式(12)之行置換。
因此，於圖61之接收裝置12中，如以上說明般，自縱行扭轉解交錯器55對LDPC解碼器166供給未進行同位解交錯之LDPC碼即已進行式(12)之行置換之狀態之LDPC碼，於LDPC解碼器166中，除不進行式(12)之行置換以外，進行與圖67之解碼裝置相同之處理。
即，圖68表示圖61之LDPC解碼器166之構成例。
於圖68中，LDPC解碼器166係除未設置圖67之接收資料 重新排列部310以外，與圖67之解碼裝置同樣地構成，除不進行式(12)之行置換以外，進行與圖67之解碼裝置相同之處理，因此省略其說明。
如上述般，LDPC解碼器166可不設置接收資料重新排列部310而構成，因此相較圖67之解碼裝置，可削減規模。
再者，於圖64至圖68中，為了簡化說明，將LDPC碼之碼長N設為90，將資訊長K設為60，將巡迴結構之單位之行數(構成矩陣之列數及行數)P設為5，將同位長M之約數q(=M/P)設為6，但碼長N、資訊長K、巡迴結構之單位之行數P及約數q(=M/P)之各者並不限定於上述值。
即，於圖8之發送裝置11中，LDPC編碼器115所輸出者為例如將碼長N設為64800或16200等、將資訊長K設為N-Pq(=N-M)、將巡迴結構之單位之行數P設為360、將約數q設為M/P之LDPC碼，圖68之LDPC解碼器166係於藉由以如上所述之LDPC碼為對象，同時進行P個校驗節點運算與變量節點運算，而進行LDPC解碼之情形時亦可應用。
圖69係對構成圖62之位元解交錯器165之多工器54之處理進行說明之圖。
即，圖69A表示多工器54之功能性之構成例。
多工器54包含逆替換部1001及記憶體1002。
多工器54係以自前段之QAM解碼器164供給之符號之符號位元為對象，進行與發送裝置11之解多工器25進行之替換處理相對應之逆替換處理(與替換處理相反之處理)，即進行使藉由替換處理而替換之LDPC碼之碼位元(符號位元) 之位置返回至原先之位置之逆替換處理，並將其結果中所獲得之LDPC碼供給至後段之縱行扭轉解交錯器55。
即，於多工器54中，對逆替換部1001，以(連續之)b個符號為單位，供給上述b個符號之mb位元之符號位元y0 、y1 、…、ymb-1 。
逆替換部1001進行使mb位元之符號位元y0 至ymb-1 返回至原先之mb位元之碼位元b0 、b1 、…、bmb-1 之排列(利用構成發送裝置11側之解多工器25之替換部32進行替換之前之碼位元b0 至bmb-1 之排列)之逆替換，並輸出其結果中所獲得之mb位元之碼位元b0 至bmb-1 。
記憶體1002係與構成發送裝置11側之解多工器25之記憶體31同樣地，具有沿橫列(row)(橫)方向記憶mb位元，並且沿縱行(column)(縱)方向記憶N/(mb)位元之記憶容量。即，記憶體1002由記憶N/(mb)位元之mb個縱行構成。
其中，於記憶體1002中，沿自發送裝置11之解多工器25之記憶體31讀出碼位元之方向，進行逆替換部1001輸出之LDPC碼之碼位元之寫入，沿對記憶體31寫入碼位元之方向，進行寫入於記憶體1002之碼位元之讀出。
即，於接收裝置12之多工器54中，如圖69A所示，以mb位元為單位，沿橫列方向寫入逆替換部1001輸出之LDPC碼之碼位元係自記憶體1002之第1列朝向下一列而依次進行。
繼而，當1碼長部分之碼位元之寫入結束時，於多工器54中，自記憶體1002，沿縱行方向讀出碼位元，並供給至 後段之縱行扭轉解交錯器55。
此處，圖69B係表示自記憶體1002讀出碼位元之圖。
於多工器54中，自構成記憶體1002之縱行之上方向朝向下方向(縱行方向)讀出LDPC碼之碼位元係自左方向朝向右方向之縱行而進行。
圖70係對構成圖62之位元解交錯器165之縱行扭轉解交錯器55之處理進行說明之圖。
即，圖70表示多工器54之記憶體1002之構成例。
記憶體1002具有沿縱行(縱)方向記憶mb位元，並且沿橫列(橫)方向記憶N/(mb)位元之記憶容量，由mb個縱行構成。
縱行扭轉解交錯器55係對記憶體1002，沿橫列方向寫入LDPC碼之碼位元，藉由控制沿縱行方向讀出時之開始讀出之位置，而進行縱行扭轉解交錯。
即，於縱行扭轉解交錯器55中，藉由對複數之縱行各者，適當地變更開始碼位元之讀出之開始讀出之位置，而進行使利用縱行扭轉交錯而重新排列之碼位元之排列返回至原先之排列之逆重新排列處理。
此處，圖70表示圖24中已說明之調變方式為16 QAM，且倍數b為1之情形時之記憶體1002之構成例。因此，1符號之位元數m為4位元，又，記憶體1002由4(=mb)個縱行構成。
縱行扭轉解交錯器55係自記憶體1002之第1列朝向下一列而依次進行代替多工器54，而由替換部1001輸出之 LDPC碼之碼位元向橫列方向之寫入。
繼而，當1碼長部分之碼位元之寫入結束時，縱行扭轉解交錯器55係自左方向朝向右方向之縱行進行自記憶體1002之上方向朝向下方向(縱行方向)讀出碼位元之動作。
其中，縱行扭轉解交錯器55係將發送裝置11側之縱行扭轉交錯器24寫入碼位元之開始寫入之位置作為碼位元之開始讀出之位置，而自記憶體1002讀出碼位元。
即，若將各縱行之前端(最上方)之位置之位址設為0，以從低到高之順序之整數表示縱行方向之各位置之位址，則於調變方式為16 QAM，且倍數b為1之情形時，於縱行扭轉解交錯器55中，關於最左邊之縱行，將開始讀出之位置設為位址為0之位置，關於(自左邊起)第2個縱行，將開始讀出之位置設為位址為2之位置，關於第3個縱行，將開始讀出之位置設為位址為4之位置，關於第4個縱行，將開始讀出之位置設為位址為7之位置。
再者，關於開始讀出之位置為位址為0之位置以外之位置之縱行，進行碼位元之讀出直至最下方之位置為止之後，返回至前端(位址為0之位置)，進行直至開始讀出之位置之前一位置為止之讀出。繼而，然後，進行自下一(右邊)縱行起之讀出。
藉由進行如上述般之縱行扭轉解交錯，使利用縱行扭轉交錯而重新排列之碼位元之排列返回至原先之排列。
圖71係表示圖61之位元解交錯器165之其他構成例之區塊圖。
再者，圖中，對與圖62之情形相對應之部分標註相同之符號，以下，適當省略其說明。
即，圖71之位元解交錯器165係除新設置有同位解交錯器1011以外，以與圖62之情形相同之方式構成。
於圖71中，位元解交錯器165包含多工器(MUX)54、縱行扭轉解交錯器55及同位解交錯器1011，其進行來自QAM解碼器164之LDPC碼之碼位元之位元解交錯。
即，多工器54以來自QAM解碼器164之LDPC碼為對象，進行與發送裝置11之解多工器25進行之替換處理相對應之逆替換處理(與替換處理相反之處理)，即，進行使藉由替換處理而替換之碼位元之位置返回至原先之位置之逆替換處理，並將其結果中所獲得之LDPC碼供給至縱行扭轉解交錯器55。
縱行扭轉解交錯器55以來自多工器54之LDPC碼為對象，進行與作為發送裝置11之縱行扭轉交錯器24進行之重新排列處理之縱行扭轉交錯相對應之縱行扭轉解交錯。
縱行扭轉解交錯之結果中所獲得之LDPC碼係自縱行扭轉解交錯器55供給至同位解交錯器1011。
同位解交錯器1011係以利用縱行扭轉解交錯器55進行縱行扭轉解交錯後之碼位元為對象，進行與發送裝置11之同位交錯器23進行之同位交錯相對應之同位解交錯(與同位交錯相反之處理)，即，進行使藉由同位交錯而排列變更之LDPC碼之碼位元返回至原先之排列之同位解交錯。
同位解交錯之結果中所獲得之LDPC碼係自同位解交錯 器1011供給至LDPC解碼器166。
因此，於圖71之位元解交錯器165中，對LDPC解碼器166供給已進行逆替換處理、縱行扭轉解交錯及同位解交錯之LDPC碼，即供給藉由依據檢查矩陣H之LDPC編碼而獲得之LDPC碼。
LDPC解碼器166係使用發送裝置11之LDPC編碼器115於LDPC編碼中使用之檢查矩陣H本身、或對上述檢查矩陣H至少進行相當於同位交錯之行置換而獲得之轉換檢查矩陣而進行來自位元解交錯器165之LDPC碼之LDPC解碼，並將其結果中所獲得之資料作為LDPC對象資料之解碼結果而輸出。
此處，於圖71中，由於自位元解交錯器165(之同位解交錯器1011)對LDPC解碼器166，供給藉由依據檢查矩陣H之LDPC編碼而獲得之LDPC碼，故而於使用發送裝置11之LDPC編碼器115於LDPC編碼中使用之檢查矩陣H本身進行上述LDPC碼之LDPC解碼之情形時，LDPC解碼器166可包含例如利用逐個節點依次進行訊息(校驗節點訊息、可變節點訊息)之運算之全串行解碼(full serial decoding)方式進行LDPC解碼之解碼裝置、或利用對所有節點同時(並列)進行訊息之運算之全並行解碼(full parallel decoding)方式進行LDPC解碼之解碼裝置。
又，於在LDPC解碼器166中，使用對發送裝置11之LDPC編碼器115於LDPC編碼中使用之檢查矩陣H至少進行相當於同位交錯之行置換所獲得之轉換檢查矩陣而進行 LDPC碼之LDPC解碼之情形時，LDPC解碼器166可包含如下之解碼裝置(圖67)：其為同時進行P(或P之1以外之約數)個校驗節點運算及變量節點運算之架構(architecture)，且包含藉由對LDPC碼實施與用以獲得轉換檢查矩陣之行置換相同之行置換，而重新排列上述LDPC碼之碼位元之接收資料重新排列部310。
再者，於圖71中，為了便於說明，個別地構成進行逆替換處理之多工器54、進行縱行扭轉解交錯之縱行扭轉解交錯器55及進行同位解交錯之同位解交錯器1011各者，但多工器54、縱行扭轉解交錯器55及同位解交錯器1011之2個以上可與發送裝置11之同位交錯器23、縱行扭轉交錯器24及解多工器25同樣地，一體地構成。
[接收系統之構成例]
圖72係表示可應用接收裝置12之接收系統之第1構成例之區塊圖。
於圖72中，接收系統包含獲取部1101、傳送路徑解碼處理部1102及資訊源解碼處理部1103。
獲取部1101係經由例如數位地面廣播、衛星數位廣播、CATV網、網際網路及其他網路等未圖示之傳送路徑(通信路徑)獲取包含藉由對節目之圖像資料或音頻資料等LDPC對象資料至少進行LDPC編碼而獲得之LDPC碼之信號，並供給至傳送路徑解碼處理部1102。
此處，於獲取部1101獲取之信號係自例如廣播局經由地波或衛星波、CATV(Cable Television)網等而廣播之情形 時，獲取部1101包含調諧器或STB(Set Top Box，機上盒)等。又，於獲取部1101獲取之信號係自例如網站伺服器，如IPTV(Internet Protocol Television，網路協定電視)般利用多播而發送之情形時，獲取部1101包含例如NIC(Network Interface Card，網路介面卡)等網路I/F(Inter face，介面)。
傳送路徑解碼處理部1102相當於接收裝置12。傳送路徑解碼處理部1102對獲取部1101經由傳送路徑所獲取之信號，實施至少包含校正在傳送路徑中產生之錯誤之處理之傳送路徑解碼處理，並將其結果中所獲得之信號供給至資訊源解碼處理部1103。
即，獲取部1101經由傳送路徑所獲取之信號係藉由至少進行用以校正在傳送路徑中產生之錯誤之錯誤校正編碼而獲得之信號，傳送路徑解碼處理部1102對如上所述之信號，實施例如錯誤校正處理等傳送路徑解碼處理。
此處，作為錯誤校正編碼，存在例如LDPC編碼或BCH編碼等。此處，作為錯誤校正編碼，至少進行LDPC編碼。
又，有傳送路徑解碼處理中包含調變信號之解調等之情形。
資訊源解碼處理部1103對被實施傳送路徑解碼處理之信號，實施至少包含將被壓縮之資訊擴展為原先之資訊之處理之資訊源解碼處理。
即，有對獲取部1101經由傳送路徑所獲取之信號，實施 有為了使作為資訊之圖像或音頻等之資料量變少，而壓縮資訊之壓縮編碼的情形，於上述情形時，資訊源解碼處理部1103對被實施傳送路徑解碼處理之信號，實施將被壓縮之資訊擴展為原先之資訊之處理(擴展處理)等資訊源解碼處理。
再者，於未對獲取部1101經由傳送路徑所獲取之信號，實施壓縮編碼之情形時，於資訊源解碼處理部1103中，不進行將被壓縮之資訊擴展為原先之資訊之處理。
此處，作為擴展處理，存在例如MPEG(Moving Picture Experts Group，動畫專業團體)解碼等。又，有傳送路徑解碼處理中除包含擴展處理以外，亦包含解擾等之情形。
於以上述之方式構成之接收系統中，於獲取部1101中，對例如圖像或音頻等資料，實施MPEG編碼等壓縮編碼，進而，經由傳送路徑獲取被實施LDPC編碼等錯誤校正編碼之信號，並供給至傳送路徑解碼處理部1102。
於傳送路徑解碼處理部1102中，對來自獲取部1101之信號，實施例如與接收裝置12進行之處理相同之處理等作為傳送路徑解碼處理，並將其結果中所獲得之信號供給至資訊源解碼處理部1103。
於資訊源解碼處理部1103中，對來自傳送路徑解碼處理部1102之信號，實施MPEG解碼等資訊源解碼處理，並輸出其結果中所獲得之圖像或音頻。
如上述般之圖72之接收系統可應用於例如接收作為數位廣播之電視廣播之電視調諧器等。
再者，獲取部1101、傳送路徑解碼處理部1102及資訊源解碼處理部1103可分別作為1個獨立之裝置(硬體(IC(Integrated Circuit，積體電路)等))、或軟體模組)而構成。
又，關於獲取部1101、傳送路徑解碼處理部1102及資訊源解碼處理部1103，可將獲取部1101與傳送路徑解碼處理部1102之組、或傳送路徑解碼處理部1102與資訊源解碼處理部1103之組、獲取部1101、傳送路徑解碼處理部1102及資訊源解碼處理部1103之組作為1個獨立之裝置而構成。
圖73係表示可應用接收裝置12之接收系統之第2構成例之區塊圖。
再者，圖中，對與圖72之情形相對應之部分，標註相同之符號，以下，適當省略其說明。
圖73之接收系統係就包含獲取部1101、傳送路徑解碼處理部1102及資訊源解碼處理部1103之方面而言，與圖72之情形共通，就新設置有輸出部1111之方面而言，與圖72之情形不同。
輸出部1111例如為顯示圖像之顯示裝置或輸出音頻之揚聲器，其輸出作為自資訊源解碼處理部1103輸出之信號之圖像或音頻等。即，輸出部1111顯示圖像，或輸出音頻。
如上述般之圖73之接收系統可應用於例如接收作為數位廣播之電視廣播之TV(電視接收器)或接收無線電廣播之無線電接收機等。
再者，於未對獲取部1101中所獲取之信號，實施壓縮編 碼之情形時，將傳送路徑解碼處理部1102輸出之信號供給至輸出部1111。
圖74係表示可應用接收裝置12之接收系統之第3構成例之區塊圖。
再者，圖中，對與圖72之情形相對應之部分，標註相同之符號，以下，適當省略其說明。
圖74之接收系統係就包含獲取部1101及傳送路徑解碼處理部1102之方面而言，與圖72之情形共通。
其中，圖74之接收系統未設置資訊源解碼處理部1103，就新設置有記錄部1121之方面而言，與圖72之情形不同。
記錄部1121將傳送路徑解碼處理部1102輸出之信號(例如MPEG之TS之TS封包)記錄(記憶)於光碟或硬碟(磁碟)、快閃記憶體等記錄(記憶)媒體。
如上述般之圖74之接收系統可應用於錄影電視廣播之錄影機等。
再者，於圖74中，接收系統係設置資訊源解碼處理部1103而構成，其可利用記錄部1121記錄由資訊源解碼處理部1103實施資訊源解碼處理後之信號即藉由解碼而獲得之圖像或音頻。
[電腦之一實施形態]
繼而，上述一連串之處理既可藉由硬體而進行，亦可藉由軟體而進行。於藉由軟體進行一連串之處理之情形時，構成上述軟體之程式係安裝於通用之電腦等。
因此，圖75表示安裝有執行上述一連串之處理之程式之 電腦之一實施形態之構成例。
程式可預先記錄於作為內置於電腦之記錄媒體之硬碟705或ROM(Read Only Memory，唯讀記憶體)703。
或者，又，程式可暫時或持久地儲存(記錄)於軟性磁碟、CD-ROM(Compact Disc Read Only Memory，光碟唯讀記憶體)、MO(Magneto Optical，磁光)碟、DVD(Digital Versatile Disc，數位多功能光碟)、磁碟、半導體記憶體等可移動記錄媒體711。如此般之可移動記錄媒體711可作為所謂之套裝軟體而提供。
再者，程式係除自如上述般之可移動記錄媒體711安裝於電腦以外，亦可自下載站點，經由數位衛星廣播用之人工衛星，通過無線而傳輸於電腦，或者經由LAN(Local Area Network，區域網路)、網際網路等網路，通過有線而傳輸於電腦，於電腦中，利用通信部708接收以上述之方式傳輸之程式，而安裝於內置之硬碟705。
電腦內置有CPU(Central Processing Unit，中央處理單元)702。於CPU702，經由匯流排701，而連接有輸入輸出介面710，CPU702係當使用者操作包含鍵盤或滑鼠、麥克風等之輸入部707等，藉此經由輸入輸出介面710而輸入指令時，相伴於此，執行儲存於ROM(Read Only Memory)703之程式。或者，又，CPU702將儲存於硬碟705之程式、自衛星或網路傳輸且由通信部708接收而安裝於硬碟705之程式、或自裝著於驅動器709之可移動記錄媒體711讀出而安裝於硬碟705之程式載入於RAM(Random Access Memory，隨機存取記憶體)704而執行。藉此，CPU702進行依據上述之流程圖之處理或根據上述區塊圖之構成而進行之處理。繼而，CPU702視需要，例如經由輸入輸出介面710，自包含LCD(Liquid Crystal Display，液晶顯示器)或揚聲器等之輸出部706輸出上述處理結果，或自通信部708發送上述處理結果，進而，將上述處理結果記錄於硬碟705等。
此處，於本說明書中，記述用以使電腦進行各種處理之程式之處理步驟並非必需沿著作為流程圖而記載之順序按照時間序列進行處理，亦包含並列或個別地執行之處理(例如並列處理或目標處理)。
又，程式既可為由1個電腦進行處理者，亦可為由複數之電腦進行分散處理者。進而，程式亦可為傳輸於遠程之電腦而執行者。
再者，本技術之實施形態並不限定於上述實施形態，可在不脫離本技術之主旨之範圍內進行多種變更。
即，上述之面向移動終端之數位廣播等中採用之LDPC碼(之檢查矩陣初始值表)等可於面向固定終端之數位廣播等中進行使用。
再者，本技術可採用如下所述之構成。
[1]一種資料處理裝置，其包括：編碼部，其根據LDPC碼之檢查矩陣，進行碼長為16200位元且編碼率為8/15之LDPC編碼；及 替換部，其將上述經編碼之LDPC碼之碼位元替換成與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元；上述經編碼之LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464；上述替換部係於將記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元b0替換成位元y2，將位元b1替換成位元y6，將位元b2替換成位元y1， 將位元b3替換成位元y0，將位元b4替換成位元y7，將位元b5替換成位元y5，將位元b6替換成位元y3，將位元b7替換成位元y4。
[2]一種資料處理方法，其包含如下步驟：編碼步驟，其係根據LDPC碼之檢查矩陣，進行碼長為16200位元且編碼率為8/15之LDPC編碼；及替換步驟，其係將上述經編碼之LDPC碼之碼位元替換成與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元；上述經編碼之LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464；上述替換步驟係 於將記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元b0替換成位元y2，將位元b1替換成位元y6，將位元b2替換成位元y1，將位元b3替換成位元y0，將位元b4替換成位元y7，將位元b5替換成位元y5，將位元b6替換成位元y3，將位元b7替換成位元y4。
[3]一種資料處理裝置，其包括：逆替換部，其將與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元替換成碼長為16200位元且編碼率為8/15之LDPC碼之碼位元；及解碼部，其根據LDPC碼之檢查矩陣，對藉由上述逆替換部而替換之LDPC碼進行解碼；上述逆替換部係於記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元被分 配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元y2替換成位元b0，將位元y6替換成位元b1，將位元y1替換成位元b2，將位元y0替換成位元b3，將位元y7替換成位元b4，將位元y5替換成位元b5，將位元y3替換成位元b6，將位元y4替換成位元b7；上述LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464。
[4] 一種資料處理方法，其包含如下步驟：逆替換步驟，其係將與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元替換成碼長為16200位元且編碼率為8/15之LDPC碼之碼位元；及解碼步驟，其係根據LDPC碼之檢查矩陣，對藉由上述逆替換步驟而替換之LDPC碼進行解碼；上述逆替換步驟係於記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元被分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元y2替換成位元b0，將位元y6替換成位元b1，將位元y1替換成位元b2，將位元y0替換成位元b3，將位元y7替換成位元b4，將位元y5替換成位元b5，將位元y3替換成位元b6，將位元y4替換成位元b7；上述LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部， 上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464。
[5]一種資料處理裝置，其包括：編碼部，其根據LDPC碼之檢查矩陣，進行碼長為16200位元且編碼率為4/15之LDPC編碼；及替換部，其將上述經編碼之LDPC碼之碼位元替換成與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元；上述經編碼之LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598 483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879 1956 7572 9020 9971 13 1578 7445 8373 6805 6857 8615 11179 7983 8022 10017 11748 4939 8861 10444 11661 2278 3733 6265 10009 4494 7974 10649 8909 11030 11696 3131 9964 10480；上述替換部係於將記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元b0替換成位元y4，將位元b1替換成位元y0， 將位元b2替換成位元y6，將位元b3替換成位元y1，將位元b4替換成位元y3，將位元b5替換成位元y7，將位元b6替換成位元y5，將位元b7替換成位元y2。
[6]一種資料處理方法，其包含如下步驟：編碼步驟，其係根據LDPC碼之檢查矩陣，進行碼長為16200位元且編碼率為4/15之LDPC編碼；及替換步驟，其係將上述經編碼之LDPC碼之碼位元替換成與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元；上述經編碼之LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598 483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879 1956 7572 9020 9971 13 1578 7445 8373 6805 6857 8615 11179 7983 8022 10017 11748 4939 8861 10444 11661 2278 3733 6265 10009 4494 7974 10649 8909 11030 11696 3131 9964 10480；上述替換步驟係於將記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元b0替換成位元y4，將位元b1替換成位元y0，將位元b2替換成位元y6，將位元b3替換成位元y1， 將位元b4替換成位元y3，將位元b5替換成位元y7，將位元b6替換成位元y5，將位元b7替換成位元y2。
[7]一種資料處理裝置，其包括：逆替換部，其將與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元替換成碼長為16200位元且編碼率為4/15之LDPC碼之碼位元；及解碼部，其根據LDPC碼之檢查矩陣，對藉由上述逆替換部而替換之LDPC碼進行解碼；上述逆替換部係於記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元被分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元y4替換成位元b0，將位元y0替換成位元b1，將位元y6替換成位元b2，將位元y1替換成位元b3，將位元y3替換成位元b4，將位元y7替換成位元b5， 將位元y5替換成位元b6，將位元y2替換成位元b7；上述LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598 483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879 1956 7572 9020 9971 13 1578 7445 8373 6805 6857 8615 11179 7983 8022 10017 11748 4939 8861 10444 11661 2278 3733 6265 10009 4494 7974 10649 8909 11030 11696 3131 9964 10480。
[8]一種資料處理方法，其包含如下步驟：逆替換步驟，其係將與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元替換成碼長為16200位元且編碼率為4/15之LDPC碼之碼位元；及解碼步驟，其係根據LDPC碼之檢查矩陣，對藉由上述逆替換步驟而替換之LDPC碼進行解碼；上述逆替換步驟係於記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元被分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元y4替換成位元b0，將位元y0替換成位元b1，將位元y6替換成位元b2，將位元y1替換成位元b3，將位元y3替換成位元b4，將位元y7替換成位元b5，將位元y5替換成位元b6，將位元y2替換成位元b7； 上述LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為1953 2331 2545 2623 4653 5012 5700 6458 6875 7605 7694 7881 8416 8758 9181 9555 9578 9932 10068 11479 11699 514 784 2059 2129 2386 2454 3396 5184 6624 6825 7533 7861 9116 9473 9601 10432 11011 11159 11378 11528 11598 483 1303 1735 2291 3302 3648 4222 4522 5511 6626 6804 7404 7752 7982 8108 8930 9151 9793 9876 10786 11879 1956 7572 9020 9971 13 1578 7445 8373 6805 6857 8615 11179 7983 8022 10017 11748 4939 8861 10444 11661 2278 3733 6265 10009 4494 7974 10649 8909 11030 11696 3131 9964 10480。
[9]一種資料處理裝置，其包括：編碼部，其根據LDPC碼之檢查矩陣，進行碼長為16200位元且編碼率為7/15之LDPC編碼；及替換部，其將上述經編碼之LDPC碼之碼位元替換成與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元；上述經編碼之LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623 56 1955 3000 8242 1809 4094 7991 8489 2220 6455 7849 8548 1006 2576 3247 6976 2177 6048 7795 8295 1413 2595 7446 8594 2101 3714 7541 8531 10 5961 7484 3144 4636 5282 5708 5875 8390 3322 5223 7975 197 4653 8283 598 5393 8624 906 7249 7542 1223 2148 8195 976 2001 5005；上述替換部係於將記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為 位元y#i，將位元b0替換成位元y2，將位元b1替換成位元y6，將位元b2替換成位元y4，將位元b3替換成位元y1，將位元b4替換成位元y5，將位元b5替換成位元y0，將位元b6替換成位元y7，將位元b7替換成位元y3。
[10]一種資料處理方法，其包含如下步驟：編碼步驟，其係根據LDPC碼之檢查矩陣，進行碼長為16200位元且編碼率為7/15之LDPC編碼；及替換步驟，其係將上述經編碼之LDPC碼之碼位元替換成與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元；上述經編碼之LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623 56 1955 3000 8242 1809 4094 7991 8489 2220 6455 7849 8548 1006 2576 3247 6976 2177 6048 7795 8295 1413 2595 7446 8594 2101 3714 7541 8531 10 5961 7484 3144 4636 5282 5708 5875 8390 3322 5223 7975 197 4653 8283 598 5393 8624 906 7249 7542 1223 2148 8195 976 2001 5005；上述替換步驟係於將記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元b0替換成位元y2，將位元b1替換成位元y6，將位元b2替換成位元y4，將位元b3替換成位元y1，將位元b4替換成位元y5，將位元b5替換成位元y0，將位元b6替換成位元y7，將位元b7替換成位元y3。
[11]一種資料處理裝置，其包括：逆替換部，其將與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元替換成碼長為16200位元且編碼率為7/15之LDPC碼之碼位元；及解碼部，其根據LDPC碼之檢查矩陣，對藉由上述逆替 換部而替換之LDPC碼進行解碼；上述逆替換部係於記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元被分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元y2替換成位元b0，將位元y6替換成位元b1，將位元y4替換成位元b2，將位元y1替換成位元b3，將位元y5替換成位元b4，將位元y0替換成位元b5，將位元y7替換成位元b6，將位元y3替換成位元b7；上述LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623 56 1955 3000 8242 1809 4094 7991 8489 2220 6455 7849 8548 1006 2576 3247 6976 2177 6048 7795 8295 1413 2595 7446 8594 2101 3714 7541 8531 10 5961 7484 3144 4636 5282 5708 5875 8390 3322 5223 7975 197 4653 8283 598 5393 8624 906 7249 7542 1223 2148 8195 976 2001 5005。
[12]一種資料處理方法，其包含如下步驟：逆替換步驟，其係將與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元替換成碼長為16200位元且編碼率為7/15之LDPC碼之碼位元；及解碼步驟，其係根據LDPC碼之檢查矩陣，對藉由上述逆替換步驟而替換之LDPC碼進行解碼；上述逆替換步驟係於記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元被分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元y2替換成位元b0，將位元y6替換成位元b1，將位元y4替換成位元b2，將位元y1替換成位元b3，將位元y5替換成位元b4，將位元y0替換成位元b5，將位元y7替換成位元b6， 將位元y3替換成位元b7；上述LDPC碼包含資訊位元與同位位元，上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部，上述資訊矩陣部係由檢查矩陣初始值表表示，上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638 356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602 18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582 714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559 3452 7935 8092 8623 56 1955 3000 8242 1809 4094 7991 8489 2220 6455 7849 8548 1006 2576 3247 6976 2177 6048 7795 8295 1413 2595 7446 8594 2101 3714 7541 8531 10 5961 7484 3144 4636 5282 5708 5875 8390 3322 5223 7975 197 4653 8283 598 5393 8624 906 7249 7542 1223 2148 8195 976 2001 5005。
11‧‧‧發送裝置
12‧‧‧接收裝置
23‧‧‧同位交錯器
24‧‧‧縱行扭轉交錯器
25‧‧‧解多工器
31‧‧‧記憶體
32‧‧‧替換部
54‧‧‧多工器
55‧‧‧縱行扭轉交錯器
111‧‧‧模式適配/多工器
112‧‧‧微調電容器
113‧‧‧BB擾頻器
114‧‧‧BCH編碼器
115‧‧‧LDPC編碼器
116‧‧‧位元交錯器
117‧‧‧QAM編碼器
118‧‧‧時間交錯器
119‧‧‧MISO/MIMO編碼器
120‧‧‧頻率交錯器
121‧‧‧BCH編碼器
122‧‧‧LDPC編碼器
123‧‧‧QAM編碼器
124‧‧‧頻率交錯器
131‧‧‧訊框建立器/資源分配部
132‧‧‧OFDM生成部
151‧‧‧OFDM處理部
152‧‧‧訊框管理部
153‧‧‧頻率解交錯器
154‧‧‧QAM解碼器
155‧‧‧LDPC解碼器
156‧‧‧BCH解碼器
161‧‧‧頻率解交錯器
162‧‧‧MISO/MIMO解碼器
163‧‧‧時間解交錯器
164‧‧‧QAM解碼器
165‧‧‧位元解交錯器
166‧‧‧LDPC解碼器
167‧‧‧BCH解碼器
168‧‧‧BB解擾器
169‧‧‧零值刪除部
170‧‧‧解多工器
300‧‧‧枝資料儲存用記憶體
301‧‧‧選擇器
302‧‧‧校驗節點計算部
303‧‧‧循環移位電路
304‧‧‧枝資料儲存用記憶體
305‧‧‧選擇器
306‧‧‧接收資料用記憶體
307‧‧‧變量節點計算部
308‧‧‧循環移位電路
309‧‧‧解碼文字計算部
310‧‧‧接收資料重新排列部
311‧‧‧解碼資料重新排列部
601‧‧‧編碼處理部
602‧‧‧記憶部
611‧‧‧編碼率設定部
612‧‧‧初始值表讀出部
613‧‧‧檢查矩陣生成部
614‧‧‧資訊位元讀出部
615‧‧‧編碼同位運算部
616‧‧‧控制部
701‧‧‧匯流排
702‧‧‧CPU
703‧‧‧ROM
704‧‧‧RAM
705‧‧‧硬碟
706‧‧‧輸出部
707‧‧‧輸入部
708‧‧‧通信部
709‧‧‧驅動器
710‧‧‧輸入輸出介面
711‧‧‧可移動記錄媒體
1001‧‧‧逆替換部
1002‧‧‧記憶體
1011‧‧‧同位解交錯器
1101‧‧‧獲取部
1101‧‧‧傳送路徑解碼處理部
1103‧‧‧資訊源解碼處理部
1111‧‧‧輸出部
1121‧‧‧記錄部
圖1係對LDPC碼之檢查矩陣H進行說明之圖。
圖2係對LDPC碼之解碼順序進行說明之流程圖。
圖3係表示LDPC碼之檢查矩陣之例之圖。
圖4係表示檢查矩陣之坦納氏圖之圖。
圖5係表示變量節點之圖。
圖6係表示校驗節點之圖。
圖7係表示應用本技術之傳送系統之一實施形態之構成例之圖。
圖8係表示發送裝置11之構成例之區塊圖。
圖9係表示位元交錯器116之構成例之區塊圖。
圖10係表示檢查矩陣之圖。
圖11係表示同位矩陣之圖。
圖12係對DVB-S.2之規格中規定之LDPC碼之檢查矩陣進行說明之圖。
圖13係對DVB-S.2之規格中規定之LDPC碼之檢查矩陣進行說明之圖。
圖14A、B係表示16 QAM之信號點配置之圖。
圖15係表示64 QAM之信號點配置之圖。
圖16係表示64 QAM之信號點配置之圖。
圖17係表示64 QAM之信號點配置之圖。
圖18A-D係對解多工器25之處理進行說明之圖。
圖19A、B係對解多工器25之處理進行說明之圖。
圖20係表示關於LDPC碼之解碼之坦納氏圖之圖。
圖21A、B係表示成為階梯結構之同位矩陣HT 及與上述同位矩陣HT 相對應之坦納氏圖之圖。
圖22係表示與同位交錯後之LDPC碼相對應之檢查矩陣H之同位矩陣HT 之圖。
圖23A、B係表示轉換檢查矩陣之圖。
圖24係對縱行扭轉交錯器24之處理進行說明之圖。
圖25係表示縱行扭轉交錯所需之記憶體31之縱行數與開始寫入之位置之位址的圖。
圖26係表示縱行扭轉交錯所需之記憶體31之縱行數與開始寫入之位置之位址的圖。
圖27係對由位元交錯器116及QAM編碼器117進行之處理進行說明之流程圖。
圖28A、B係表示於模擬中採用之通信路徑之模式之圖。
圖29係表示於模擬中所獲得之錯誤率與顫振之都卜勒頻率fd 之關係的圖。
圖30係表示於模擬中所獲得之錯誤率與顫振之都卜勒頻率fd 之關係的圖。
圖31係表示LDPC編碼器115之構成例之區塊圖。
圖32係對LDPC編碼器115之處理進行說明之流程圖。
圖33係表示編碼率為1/4、碼長為16200之檢查矩陣初始值表之例的圖。
圖34係對根據檢查矩陣初始值表求出檢查矩陣H之方法進行說明之圖。
圖35係表示編碼率為1/5、碼長為16200之檢查矩陣初始值表之例的圖。
圖36係表示編碼率為4/15、碼長為16200之檢查矩陣初始值表之例的圖。
圖37係表示編碼率為1/3、碼長為16200之檢查矩陣初始值表之例的圖。
圖38係表示編碼率為2/5、碼長為16200之檢查矩陣初始值表之例的圖。
圖39係表示編碼率為4/9、碼長為16200之檢查矩陣初始值表之例的圖。
圖40係表示編碼率為7/15、碼長為16200之檢查矩陣初始值表之例的圖。
圖41係表示編碼率為8/15、碼長為16200之檢查矩陣初始值表之例的圖。
圖42係表示編碼率為3/5、碼長為16200之檢查矩陣初始值表之例的圖。
圖43係表示編碼率為2/3、碼長為16200之檢查矩陣初始值表之例的圖。
圖44係表示行重為3且列重為6等價數序列之集體之坦納氏圖之例的圖。
圖45係表示多邊型之集體之坦納氏圖之例之圖。
圖46係表示碼長為16200之LDPC碼之檢查矩陣之最小週期長與性能閾值的圖。
圖47係對碼長為16200之LDPC碼之檢查矩陣進行說明之圖。
圖48係對碼長為16200之LDPC碼之檢查矩陣進行說明之圖。
圖49係表示碼長為16200之LDPC碼之BER之模擬結果的圖。
圖50A-C係對現行方式之替換處理進行說明之圖。
圖51A-C係對現行方式之替換處理進行說明之圖。
圖52A、B係表示以256 QAM對碼長為16200、編碼率為4/15之LDPC碼進行調變，倍數b為1之情形時之碼位元群組與符號位元群組的圖。
圖53係表示以256 QAM對碼長為16200、編碼率為4/15之LDPC碼進行調變，倍數b為1之情形時之分配規則的 圖。
圖54A、B係表示以256 QAM對碼長為16200、編碼率為4/15之LDPC碼進行調變，倍數b為1之情形時之依據分配規則之碼位元之替換的圖。
圖55A、B係表示以256 QAM對碼長為16200、編碼率為7/15之LDPC碼進行調變，倍數b為1之情形時之碼位元群組與符號位元群組的圖。
圖56係表示以256 QAM對碼長為16200、編碼率為7/15之LDPC碼進行調變，倍數b為1之情形時之分配規則的圖。
圖57A、B係表示以256 QAM對碼長為16200、編碼率為7/15之LDPC碼進行調變，倍數b為1之情形時之依據分配規則之碼位元之替換的圖。
圖58A、B係表示以256 QAM對碼長為16200、編碼率為8/15之LDPC碼進行調變，倍數b為1之情形時之碼位元群組與符號位元群組的圖。
圖59係表示以256 QAM對碼長為16200、編碼率為8/15之LDPC碼進行調變，倍數b為1之情形時之分配規則的圖。
圖60A、B係表示以256 QAM對碼長為16200、編碼率為8/15之LDPC碼進行調變，倍數b為1之情形時之依據分配規則之碼位元之替換的圖。
圖61係表示接收裝置12之構成例之區塊圖。
圖62係表示位元解交錯器165之構成例之區塊圖。
圖63係對QAM解碼器164、位元解交錯器165及LDPC解碼器166進行之處理進行說明之流程圖。
圖64係表示LDPC碼之檢查矩陣之例之圖。
圖65係表示對檢查矩陣實施列置換與行置換所得之矩陣(轉換檢查矩陣)之圖。
圖66係表示分割為5×5單位所得之轉換檢查矩陣之圖。
圖67係表示綜合進行P個節點運算之解碼裝置之構成例之區塊圖。
圖68係表示LDPC解碼器166之構成例之區塊圖。
圖69A、B係對構成位元解交錯器165之多工器54之處理進行說明之圖。
圖70係對縱行扭轉解交錯器55之處理進行說明之圖。
圖71係表示位元解交錯器165之其他構成例之區塊圖。
圖72係表示可應用接收裝置12之接收系統之第1構成例之區塊圖。
圖73係表示可應用接收裝置12之接收系統之第2構成例之區塊圖。
圖74係表示可應用接收裝置12之接收系統之第3構成例之區塊圖。
圖75係表示應用本技術之電腦之一實施形態之構成例之區塊圖。
11‧‧‧發送裝置
111‧‧‧模式適配/多工器
112‧‧‧微調電容器
113‧‧‧BB擾頻器
114‧‧‧BCH編碼器
115‧‧‧LDPC編碼器
116‧‧‧位元交錯器
117‧‧‧QAM編碼器
118‧‧‧時間交錯器
119‧‧‧MISO/MIMO編碼器
120‧‧‧頻率交錯器
121‧‧‧BCH編碼器
122‧‧‧LDPC編碼器
123‧‧‧QAM編碼器
124‧‧‧頻率交錯器
131‧‧‧訊框建立器/資源分配部
132‧‧‧OFDM生成部

Claims (4)

  1. 一種資料處理裝置，其包括：編碼部，其根據LDPC碼之檢查矩陣，進行碼長為16200位元且編碼率為8/15之LDPC編碼；及替換部，其將上述經編碼之LDPC碼之碼位元替換成與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元；上述經編碼之LDPC碼包含資訊位元與同位位元；上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部；上述資訊矩陣部係由檢查矩陣初始值表表示；上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464；上述替換部係於將記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位 元分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元b0替換成位元y2，將位元b1替換成位元y6，將位元b2替換成位元y1，將位元b3替換成位元y0，將位元b4替換成位元y7，將位元b5替換成位元y5，將位元b6替換成位元y3，將位元b7替換成位元y4。
  2. 一種資料處理方法，其包括：編碼步驟，其係根據LDPC碼之檢查矩陣，進行碼長為16200位元且編碼率為8/15之LDPC編碼；及替換步驟，其係將上述經編碼之LDPC碼之碼位元替換成與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元；上述經編碼之LDPC碼包含資訊位元與同位位元；上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部；上述資訊矩陣部係由檢查矩陣初始值表表示；上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為 32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464；上述替換步驟係於將記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元b0替換成位元y2，將位元b1替換成位元y6，將位元b2替換成位元y1，將位元b3替換成位元y0，將位元b4替換成位元y7，將位元b5替換成位元y5，將位元b6替換成位元y3，將位元b7替換成位元y4。
  3. 一種資料處理裝置，其包括： 逆替換部，其將與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元替換成碼長為16200位元且編碼率為8/15之LDPC碼之碼位元；及解碼部，其根據LDPC碼之檢查矩陣，對藉由上述逆替換部而替換之LDPC碼進行解碼；上述逆替換部係於記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元被分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元y2替換成位元b0，將位元y6替換成位元b1，將位元y1替換成位元b2，將位元y0替換成位元b3，將位元y7替換成位元b4，將位元y5替換成位元b5，將位元y3替換成位元b6，將位元y4替換成位元b7；上述LDPC碼包含資訊位元與同位位元；上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部；上述資訊矩陣部係由檢查矩陣初始值表表示； 上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464。
  4. 一種資料處理方法，其包括：逆替換步驟，其係將與256 QAM所規定之256個信號點中之任一個相對應之符號之符號位元替換成碼長為16200位元且編碼率為8/15之LDPC碼之碼位元；及解碼步驟，其係根據LDPC碼之檢查矩陣，對藉由上述逆替換步驟而替換之LDPC碼進行解碼；上述逆替換步驟係於記憶於8個具有16200/8位元之記憶容量之記憶單位，而自各個上述記憶單位各讀出1位元之8位元之碼位元被分配給1個符號之情形時，將自上述8位元之碼位元之最高序位位元起第#i+1位元設為位元b#i，並且將自上述1個符號之8位元之符號位元之最高序位位元起第#i+1位元設為位元y#i，將位元y2替換成位元b0， 將位元y6替換成位元b1，將位元y1替換成位元b2，將位元y0替換成位元b3，將位元y7替換成位元b4，將位元y5替換成位元b5，將位元y3替換成位元b6，將位元y4替換成位元b7；上述LDPC碼包含資訊位元與同位位元；上述檢查矩陣包含與上述資訊位元相對應之資訊矩陣部及與上述同位位元相對應之同位矩陣部；上述資訊矩陣部係由檢查矩陣初始值表表示；上述檢查矩陣初始值表係依每360行表示上述資訊矩陣部之1要素之位置之表，且為32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189 1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537 2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534 574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554 14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462 4075 4188 7313 7553 5145 6018 7148 7507 3198 4858 6983 7033 3170 5126 5625 6901 2839 6093 7071 7450 11 3735 5413 2497 5400 7238 2067 5172 5714 1889 7173 7329 1795 2773 3499 2695 2944 6735 3221 4625 5897 1690 6122 6816 5013 6839 7358 1601 6849 7415 2180 7389 7543 2121 6838 7054 1948 3109 5046 272 1015 7464。
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