TWI475694B - 半導體元件與其製法 - Google Patents

Description

半導體元件與其製法

本發明係有關於半導體元件與製法，且特別是有關於一種降低軟錯誤率之半導體元件。

半導體積體電路(integrated circuit,IC)已經歷快速的發展。隨著IC材料與設計上的發展，使得IC每一個世代擁有比前一個世代小且複雜的電路。然而，這些發展也提高了IC製程的複雜度，IC發展的過程中，當IC幾何尺寸(geometry size)逐漸縮小的同時，功能元件之密度(functional density)隨之逐漸增加。尺寸縮小之好處在於增加生產效率(production efficiency)與降低相關製程成本。

隨著半導體元件逐漸縮小的同時，軟錯誤率(soft error rate,SER)會導致問題的產生。軟錯誤是由元件中錯誤或不正確的訊號所造成(例如元件中的雜訊)，因而造成元件不正確的操作，雖然元件本身可能並非有缺陷的。軟錯誤率是元件遭遇軟錯誤之頻率。當半導體技術節點(node)朝向新世代時，特別是元件小於或遠小於65奈米節點時，元件的軟錯誤率變得更為明顯。目前的半導體製程技術針對新的技術節點，尚未提出一種有效可降低軟錯誤率的方法。

雖然既有降低軟錯誤率的方法已經適用於特定半導體元件的需求，然而這些既有方法尚無法完全滿足每一方面的需求。

本發明提供一種半導體元件之製法，包括以下步驟：提供一基板；於該基板之上形成一接觸孔；以及使用一富含¹¹ B之硼材料，於該接觸孔中形成一導電接觸。

本發明另提供一種半導體元件之製法，包括以下步驟：提供一基板；形成一部份的內連線結構於該基板之上，其中該部份的內連線結構具有一開口；取得一大體上不含¹⁰ B同位素的含硼氣體；以及用一導電材料填充該開口，以形成一導電接觸，該填充係藉由使用一含硼氣體而進行。

本發明亦提供一種半導體元件，包括：一基板；一內連線結構形成於該基板之上；以及一導電接觸形成於該內連線結構之中，該導電接觸具有一包括鎢與硼之材料組合物，其中該硼是富含¹¹ B之硼材料。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

以下特舉出本發明之實施例，並配合所附圖式作詳細說明。以下實施例的元件和設計係為了簡化所揭露之發明，並非用以限定本發明。舉例而言，說明書中提及形成第一結構特徵位於第二結構特徵之上，其包括第一結構特徵與第二結構特徵是直接接觸的實施例，另外也包括於第一結構特徵與第二結構特徵之間另外有其他結構特徵的實施例，亦即，第一結構特徵與第二結構特徵並非直接接觸。須注意的是，下述圖形並非依據尺寸繪製，該些圖式僅為了幫助說明。

依據本發明所揭露實施例，第1圖為一流程圖，用以說明合成出純化的B-11同位素氣體的方法10。於後續的討論中，B-11與¹¹ B可交替使用，用以代表硼-11同位素。同樣的，B-10與¹⁰ B可交替使用，用以代表硼-10同位素。B-10和B-11為不同的同位素且各自具有五個質子。然而，同位素B-10具有5個中子，但是同位素B-11具有6個中子。於自然界中，B-10和B-11約以20%/80%的比例存在(約20% B-10與80% B-11)。

請參見第1圖，方法10牽涉到多階段的交換蒸餾方法。方法10包括方塊20，方塊20為合成¹¹ BF₃ 氣體。於一實施例中，下述的化學反應用於產生¹¹ BF₃ 氣體：

¹¹ BF₃ ^‧ O(CH₃ )₂ +¹⁰ BF₃ <=>¹⁰ BF₃ ^‧ O(CH₃ )₂ +¹¹ BF₃ 　(第一化學反應)

其中¹¹ BF₃ ^‧ O(CH₃ )₂ 與¹⁰ BF₃ ^‧ O(CH₃ )₂ 為液體，且⁰ BF₃ 與¹¹ BF₃ 為氣體。

上述列出的第一化學反應為雙向的化學反應。反應的方向可藉由調整化學反應之氣體而改變。舉例而言，低壓可使第一化學反應的方向從左邊朝向右邊，因此產生¹⁰ BF₃ ^‧ O(CH₃ )₂ 液體與¹¹ BF₃ 氣體。由於¹¹ BF₃ 為氣體狀態，其可與¹⁰ BF₃ ^‧ O(CH₃ )₂ 液體分離且可被收集以作為後續使用。

方法10接著進行方塊30，其中利用¹¹ BF₃ 氣體合成¹¹ B₂ H₆ 氣體。於一實施例中，下述的化學反應用於產生¹¹ B₂ H₆ 氣體：

2*¹¹ BF₃ +6*NaH=>¹¹ B₂ H₆ +6*NaF　(第二化學反應)

¹¹ B₂ H₆ 可從NaF中分離出來並被收集。¹¹ B₂ H₆ 被視為含有純化的B-11同位素氣體(或富含¹¹ B的氣體)，其大體上不含B-10同位素。純化的¹¹ B₂ H₆ 氣體中的B-11含量大體上大於80%，例如95%。於一實施例中，於純化的硼氣體中B-11含量大約為99.7%，表示B-10的含量小於0.3%。如果想要得到更高純度的B-11含量，可進行額外的純化步驟，以提高B-11含量的比例。¹¹ B₂ H₆ 中的B-11同位素是非常穩定的。由於¹¹ B₂ H₆ 具有上述特性，因此，使用¹¹ B₂ H₆ 於下述的半導體製法。

依據本發明所揭露之實施例，第2圖為一流程圖，用以說明方法50使用¹¹ B₂ H₆ 於下述的半導體製法。請參見第2圖，方法50包括方塊60，其中於基板(亦可指晶圓)中形成開口。於一實施例中，基板可以是半導體基板，例如摻雜P型或N型摻雜質之矽基板。各種半導體元件可形成於基板中。這些半導體元件可包括場效電晶體元件(field-effect transistor,FET)或雙極性電晶體元件(bipolar transistor)。基板亦可包括內連線結構，此內連線結構具有包含金屬線的多個內連線層(金屬層)，用於連接基板中的各種半導體元件。各種不同的內連線層可藉由導電接觸/導通孔(contacts/vias)彼此電性連接。

於方塊60中，開口可形成於內連線結構中，且開口可填充導電材料(例如鎢)，以形成後續的導電接觸。因此，開口亦可稱為接觸孔(contact hole)。

方法50繼續進行方塊70，使用純化的B-11同位素氣體填充部份的接觸孔，以進行原子層沉積製程(atomic layer deposition process,ALD process)。於原子層沉積腔體中進行原子層沉積製程。於一實施例中，於原子層沉積製程中，使用由第1圖方法10所收集到的¹¹ B₂ H₆ 氣體作為前驅物(precursor)。於此實施例中，原子層沉積製程具有多次的循環。每一次的循環包括浸漬(soaking)製程與成核(nucleation)製程。於溫度250℃的條件下進行浸漬製程。於浸漬製程期間，會進行下述的化學反應：

¹¹ B₂ H₆ =>2*¹¹ B+3*H₂ 　(第三化學反應)

另言之，純化的¹¹ B₂ H₆ 氣體用於在接觸孔中沉積B-11的薄層(原子等級)。化學反應中的其他產物，如3*H₂ 氣體，將會散逸或是未被收集。

每一次循環的原子層沉積製程亦包括一成核製程。於壓力為約2~15 Torr的條件下進行成核製程。於成核製程期間，會進行下述化學反應：

WF₆ +¹¹ B₂ H₆ =>W+3*¹¹ BF₃ +3*H₂ (第四化學反應)

WF₆ 作為另一種前驅物。因此，純化的¹¹ B₂ H₆ 氣體用於在接觸孔中沉積鎢(W)的薄層(原子等級)。由於浸漬製程先於成核製程，因此，形成於接觸孔中的鎢薄層可能含有B-11同位素。化學反應中的其他產物，如¹¹ BF₃ 、3*H₂ 氣體，將會散逸或是未被收集。

經過進行上述多次循環之後(每一個循環包括浸漬與後續的成核製程)，可形成一鎢層以部份地填充接觸孔。此鎢層含有穩定的B-11。

方法50接著進行方塊80，進行化學氣相沉積製程(chemical vapor deposition process,CVD process)，以形成鎢插塞填充接觸孔。化學氣相沉積製程利用上述方塊70中藉由原子層沉積製程所形成之鎢層作為晶種層(seed layer)，以沉積更多的鎢材料於接觸孔中。可於溫度約350-500℃、壓力為約200-400 Torr的條件下進行化學氣相沉積製程。可於化學氣相沉積腔體中進行化學氣相沉積製程。於化學氣相沉積製程期間，會進行下述化學反應：

WF₆ +3*H₂ =>W+6*HF　(第五化學反應)

化學反應中的6*HF產物為氣體，其將會散逸或是未被收集。化學反應中的鎢產物為鎢的塊材(bulk)，其填充於接觸孔中，且可被稱為鎢插塞。因此，形成鎢插塞的整個製程中，並未使用B-10同位素。相反的，穩定的B-11同位素用於幫助形成鎢插塞，且可存在於最後形成的鎢插塞中。

此外，使用兩階段製程(多次循環的原子層沉積(ALD)製程搭配後續的化學氣相沉積(CVD)製程)以形成鎢插塞之原因之一在於原子層沉積(ALD)製程可改善溝槽填充效能(gap filling performance)。隨著科技節點逐漸變小，元件尺寸的降低，接觸孔同樣隨之變小。若同樣使用傳統的填充沉積製程，很難填充如此小的接觸孔而不留下縫隙(gaps)於其中。這些縫隙會降低元件的性能表現且造成元件的缺陷。在此，由於原子層沉積(ALD)製程能非常精準地形成很小的結構特徵，因此，利用原子層沉積製程能夠填充接觸孔的底部而不產生縫隙。之後，化學氣相沉積(CVD)製程能形成鎢插塞塊材，以填充接觸孔剩餘的部份且同樣不留下縫隙。

第3-4圖顯示半導體元件100之部份剖面圖，其幫助說明本發明所揭露實施例之優點。請參見第3圖，半導體元件100包括摻雜矽基板110。半導體元件100包括場效電晶體(FET)元件，場效電晶體元件具有源極區域120、汲極區域121與閘極結構122。源極/汲極區域各自摻雜P型摻雜質，例如硼，或N型摻雜質，例如砷或磷。雖然圖中未顯示，但是各自的源極/汲極區域120、121可包括輕摻雜源極/汲極區與重摻雜源極/汲極區。於一實施例中，半導體元件100屬於技術節點或技術世代小於90奈米(nm)之半導體元件。舉例而言，半導體元件100可以是65 nm技術節點電晶體、40 nm技術節點電晶體、28 nm技術節點電晶體或20 nm技術節點電晶體。於一些實施例中，半導體元件100可包括鰭式場效電晶體(FINFET)或垂直電晶體。

閘極結構122設置於基板100之上且位於源極/汲極區域120與121之間。閘極結構122包括一閘極介電層以及一閘極電極層形成於閘極介電層之上。於一實施例中，閘極介電層包括氧化物材料，且閘極電極層包括多晶矽材料。於另一實施例中，閘極介電層包括高介電常數(high-k)材料，且閘極電極層包括金屬材料。當合適的電壓施加於源極/汲極區域120/121與閘極結構122時，於基板110中形成導電通道區域125位於閘極結構122底下。

接著，層間介電層126形成於基板110之上且位於閘極結構122之上。層間介電層126為後續將會形成之內連線結構(interconnect structure)(尚未顯示)的一部份。內連線結構將具有複數個內連線金屬層，且其將會提供半導體元件100與外部元件之間的電性連接。層間介電層126可包含低介電常數材料。開口128形成於層間介電層126之中。於一實施例中，開口128形成於源極/汲極區域120與121其中之一的上方。於一實施例中，開口128可形成於閘極結構122之上。

請參見第4圖，鎢插塞130形成於開口128之中。如上所述，內連線結構可具有複數個內連線層。於此，鎢插塞130用以與源極/汲極區域121建立電性連接。同樣的，其他類似於鎢插塞130的鎢插塞可形成於閘極結構122之上或其他源極/汲極區域120之上。為了簡化說明，其他鎢插塞結構並未顯示於此。

藉由上述第1圖與第2圖討論之方法10與50形成鎢插塞130。不同之處在於，形成之鎢插塞130不使用B-10同位素，而是使用穩定的B-11同位素。於一實施例中，使用上述第1圖所討論的第一化學反應之方法(方塊20)形成¹¹ BF₃ 氣體。接著，使用上述第1圖所討論的第二化學反應之方法(方塊30)形成¹¹ B₂ H₆ 氣體。¹¹ B₂ H₆ 氣體中的B-11含量是豐富的，因此大體上不含B-10。於一實施例中，¹¹ B₂ H₆ 氣體中的B-11含量大體上大於約95%，例如大於或等於約99.7%。另言之，¹¹ B₂ H₆ 氣體中的B-10含量大體上小於約5%，例如小於或等於約0.3%。因此，富含B-11的¹¹ B₂ H₆ 氣體作為原子層沉積(ALD)製程中的前驅物(precursor)，以形成鎢晶種層於接觸孔中。原子層沉積(ALD)製程包括複數次浸漬與成核製程。鎢晶種層包括硼，於此例中為富含B-11的硼。鎢晶種層大體上不含B-10。接著進行化學氣相沉積(CVD)製程，以大體上利用鎢填充接觸孔，以形成鎢插塞130。

熱中子140可能存在於圍繞鎢插塞130的空氣中。熱中子140可能快速移動且可能碰撞到鎢插塞130，例如鎢插塞130的側壁。若B-10同位素用於形成鎢插塞時，此鎢插塞可能含有B-10同位素材料。如此一來，在一α-分裂過程中，熱中子140可能會被位於鎢插塞中的B-10同位素所吸收，結果形成不穩定的B-11同位素。不穩定的B-11同位素可能會轉變成鋰(Li)與α粒子。當鎢插塞的位置非常靠近電晶體元件時(例如距離通道區域125小於0.5 μm)，α粒子會對電晶體元件造成電子干擾，而使電晶體元件在軟錯誤率方面的性能降低。

依據本發明所揭露於此之實施例，由於鎢插塞130包含穩定的B-11同位素而非B-10同位素，熱中子140可能碰撞鎢插塞130而不會形成不穩定的B-11同位素。因此，將不會發生α-分裂過程，且不會形成α-粒子。如此一來，可藉由實施上述討論之製法而大幅改善軟錯誤率。即使鎢插塞130非常靠近(例如距離通道區域125小於0.5 μm)通道區域125或源極/汲極區域120-121，軟錯誤率亦可被改善。

相較之下，65 nm或65 nm以下的技術節點的傳統半導體製程尚未承認這些關於熱中子140和存在於鎢插塞中之B-10結合的問題。

舉例而言，這些傳統的方法可能並未發現，使用B-10作為原子層沉積(ALD)製程之前驅物會導致於鎢插塞中產生不可忽視的(non-negligible) B-10材料含量。於另一實施例中，傳統方法亦未發現這些無可避免的B-10材料會對軟錯誤率造成影響。再者，對於舊技術世代而言，由於元件幾何尺寸較大，因而所形成之鎢插塞的位置與對於干擾靈敏之半導體元件的距離夠遠。此外，B-10材料並未應用於此製程中。基於上述討論之理由，過去形成鎢插塞時，並未避免使用B-10氣體。如此一來，利用傳統製法製作的半導體元件通常會導致不可接受的高軟錯誤率，特別是當技術節點變得越來越小時(隨著幾何尺寸減少的同時)。

相較而言，本發明發現，在原子層沉積製程中，若僅使用硼作為前驅物，於鎢插塞中會留下不可忽視的B-10含量。本發明亦發現，對於日益縮小的半導體元件而言，B-10材料會造成有害的影響。因此，本發明利用精密的方法純化硼氣體，以取得富含B-11的硼氣體，其大體上不含B-10同位素。於此方法中，所形成之鎢插塞130大體上不含B-10，因此，大幅地改善軟錯誤的問題。

此外，此處所揭露之方法亦可使用於其他製程中。例如，於40 nm或遠小於40 nm技術節點的矽鍺(SiGe)磊晶製程中可能使用硼。儘管矽赭製程中B-10同位素的濃度約低於鎢插塞中B-10同位素的兩倍。因此，於矽鍺磊晶製程中，由B-10同位素所引起的軟錯誤率並不會如同鎢插塞製程中的軟錯誤率一樣明顯。不過，基於上述討論之理由，如果軟錯誤率仍需要改善，於矽赭製程中可使用B-11同位素取代B-10同位素。

雖然圖中並未顯示，但應能了解的是，亦可執行其他製程，以完成半導體元件100之製程。舉例而言，可形成包含鎢插塞130之內連線結構的其他部份。包含半導體元件100的晶圓可經過保護處理、測試、晶圓切割/薄化，與包裝製程。

第4圖為模擬的結果圖200，其顯示軟錯誤率與鎢插塞中的B-10含量之關係圖。圖200的Y軸顯示模擬的軟錯誤率，用%表示。圖200的X軸顯示技術節點：N90(90-nm節點)、N65(65-nm節點)、N40(40-nm節點)、N28(28-nm節點)與N20(20-nm節點)。條狀物210-214顯示各自的技術節點。條狀物210-214顯示於鎢插塞中，既定含量的B-10同位素濃度與軟錯誤率之模擬結果。條狀物2220-223分別顯示N65、N40、N28與N20技術節點。條狀物220-223顯示於鎢插塞中，1/2的既定含量的B-10同位素濃度與軟錯誤率之模擬結果。

如第5圖所示，對於N90技術節點而言，於鎢插塞中由B-10所引起的軟錯誤率可忽略的低，因此，不需要進一步的分析。對於N65技術節點或遠低於N65(較小的節點)，於鎢插塞中由B-10所引起的軟錯誤率變得太大而無法忽略。然而，可明顯的觀察到當B-10濃度降低時，軟錯誤率對應地降低。於鎢插塞中的B-10濃度與軟錯誤率可具有1：1的反比關係。另言之，軟錯誤率可直接且反比於鎢插塞中的B-10濃度。因此，藉由免除鎢插塞中的B-10，本發明可明顯地改善軟錯誤率。

依據本發明第1圖與第2圖所述之製法，第6圖顯示製作半導體元件的流程圖。方法300起始於方塊310，提供基板。方法300接著進行方塊320，形成內連線結構於基板之上。內連線結構的一部份具有開口。方法300繼續進行方塊330，取得含硼的氣體。含硼之氣體大體上不含B-10同位素。方法300技術進行方塊340，填充導電材料於開口中以形成導電接觸。使用含硼之氣體進行填充。

本發明之實施例提供優於既有製法之優點。然而，需注意的是，其他實施例可提供不同的優點，且沒有特定的優點適用於所有的實施例。優點之一在於，使用純的硼氣體(富含B-11)，形成大體上不含B-10同位素的鎢插塞。因此，可避免跟B-10同位素相關的軟錯誤率問題。本發明製法的另一個優點在於，本發明之製法可與既有的製程流程相容，因此，不會造成額外的製程費用。

本發明提供一種方法。此方法包括提供基板。此方法亦包括形成接觸孔(contact hole)於基板之上。此方法亦包括使用富含¹¹ B的硼材料形成導電接觸於接觸孔之中。

本發明另提供一種方法。此方法包括提供一基板。此方法尚包括形成一部份內連線結構於基板之上，其中部份的內連線結構具有一開口。此方法尚包括取得大體上不含¹⁰ B同位素的含硼氣體。此方法尚包括用導電材料填充該開口，以形成導電接觸，此填充係藉由使用含硼氣體而進行。

本發明另提供一種半導體元件。此半導體元件包括基板。半導體元件包括內連線結構形成於基板之上。半導體元件尚包括導電接觸形成於內連線結構之中，導電接觸具有包括鎢與硼之材料組合物，其中硼是富含¹¹ B之硼材料。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．方法

20．．．合成¹¹ BF₃ 氣體

30．．．利用¹¹ BF₃ 氣體合成¹¹ B₂ H₆ 氣體

50．．．方法

60．．．於基板中形成開口

70．．．使用純的B-11同位素氣體進行原子層沉積製程，以形成鎢晶種層於開口中

80．．．使用鎢晶種層進行化學氣相沉積製程，以形成鎢插塞填充開口

100．．．半導體元件

110．．．摻雜矽基板

120．．．源極區域

121．．．汲極區域

122．．．閘極結構

125．．．導電通道區域

126．．．層間介電層

128．．．開口

130．．．鎢插塞

140．．．熱中子

200．．．圖

300．．．方法

310．．．提供基板

320．．．形成內連線結構於基板之上，內連線結構的一部份具有開口

330．．．取得大體上不含B-10同位素之含硼氣體

340．．．用導電材料填充開口，以形成導電接觸，此填充係藉由使用含硼氣體而進行

第1圖為一流程圖，用以說明本發明合成純的硼氣體之方法。

第2圖為一流程圖，用以說明本發明利用純的硼氣體於半導體製程步驟中。

第3-4圖為一系列剖面圖，用以說明本發明半導體元件於製程階段之剖面圖。

第5圖為模擬的結果圖，其顯示軟錯誤率與鎢插塞中的B-10含量之關係。

第6圖為一流程圖，用以說明本發明第1圖與第2圖之製法。

100．．．半導體元件

110．．．摻雜矽基板

120．．．源極區域

121．．．汲極區域

122．．．閘極結構

125．．．導電通道區域

130．．．鎢插塞

140．．．熱中子

Claims (10)

1. 一種半導體元件之製法，包括以下步驟：提供一基板；於該基板之上形成一接觸孔；以及使用一富含¹¹ B之硼材料，於該接觸孔中形成一導電接觸。
2. 如申請專利範圍第1項所述之半導體元件之製法，其中形成該導電接觸包括：使用一富含¹¹ B之硼材料，以形成一含有鎢之晶種層。
3. 如申請專利範圍第1項所述之半導體元件之製法，其中形成該導電接觸包括：藉由一原子層沉積製程(atomic layer deposition,ALD)，形成一含有鎢之晶種層於該接觸孔中；其中該富含¹¹ B之硼材料作為原子層沉積製程(atomic layer deposition,ALD)中的前驅物(precursor)。
4. 如申請專利範圍第3項所述之半導體元件之製法，其中形成該導電接觸尚包括：於原子層沉積製程(atomic layer deposition,ALD)之後進行一化學氣相沉積法(CVD)，以形成鎢材料於該含有鎢之晶種層之上。
5. 如申請專利範圍第1項所述之半導體元件之製法，尚包括：於形成該接觸孔之前，形成一電晶體至少部份地位於該基板之中，其中該電晶體具有一通道區域；其中進行形成該導電接觸之方法，以使該導電接觸距離該通道區域小於約0.5微米。
6. 一種半導體元件，包括：一基板；一內連線結構形成於該基板之上；以及一導電接觸形成於該內連線結構之中，該導電接觸具有一包括鎢與硼之材料組合物，其中該硼是富含¹¹ B之硼材料。
7. 如申請專利範圍第6項所述之半導體元件，其中該富含¹¹ B之硼材料具有¹¹ B之含量高於自然界中硼材料中的¹¹ B。
8. 如申請專利範圍第6項所述之半導體元件，其中該富含¹¹ B之硼材料之¹¹ B之含量高於95%。
9. 如申請專利範圍第6項所述之半導體元件，尚包括一電晶體形成於該基板中，其中該電晶體之一通道區域離該導電接觸小於0.5微米。
10. 如申請專利範圍第6項所述之半導體元件，其中該半導體元件屬於技術節點(technology node)低於90 nm之技術。