CN110349949A - 双自对准栅极端盖（sage）架构 - Google Patents

双自对准栅极端盖（sage）架构 Download PDF

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Abstract

描述了双自对准栅极端盖(SAGE)架构以及制造双自对准栅极端盖(SAGE)架构的方法。在示例中，一种集成电路结构包括第一半导体鳍状物，所述第一半导体鳍状物具有沿第一半导体鳍状物的长度的切口。第二半导体鳍状物与第一半导体鳍状物平行。第一栅极端盖隔离结构在第一半导体鳍状物和第二半导体鳍状物之间。第二栅极端盖隔离结构在沿第一半导体鳍状物的长度的切口的位置中。

Description

双自对准栅极端盖（SAGE）架构
技术领域
本公开的实施例处于半导体器件和处理的领域中，并且尤其处于双自对准栅极端盖(SAGE)架构以及制造双自对准栅极端盖(SAGE)架构的方法领域中。
背景技术
过去几十年来，集成电路中特征的缩放已经成为不断发展的半导体产业背后的驱动力。缩放到越来越小的特征使得半导体芯片的有限占用面积上的功能单元的密度增大。例如，缩小晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑器件，从而为产品制造带来增大的容量。不过，对越来越大容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
在集成电路器件的制造中，随着器件尺寸继续缩小，诸如三栅极晶体管的多栅极晶体管已经变得更加普及。在常规工艺中，三栅极晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些实例中，体硅衬底是优选的，因为它们的成本更低，并且因为它们启用较不复杂的三栅极制造工艺。
不过，缩放多栅极晶体管并非没有后果。随着微电子电路的这些功能构建块的尺寸减小并且随着给定区域中制造的功能构建块的绝对数量增大，对用于使这些构建块图案化的光刻工艺的约束已经变得难以应对。具体而言，在半导体堆叠体中图案化的特征的最小尺寸(临界尺寸)和这种特征之间的间隔之间可能存在权衡。
附图说明
图1示出了根据本公开的实施例的用于具有相对宽间隔的常规架构的相邻集成电路结构的平面图(左侧)与用于具有相对紧密间隔的自对准栅极端盖(SAGE)架构的相邻集成电路结构的平面图(右侧)的对比。
图2示出了包括适应端到端间隔的基于鳍状物的半导体器件的常规布局的平面图。
图3示出了根据本公开的实施例的穿过用于常规架构的鳍状物所截取的截面图(左侧)与穿过用于自对准栅极端盖(SAGE)架构的鳍状物所截取的截面图(右侧)的对比。
图4A-4D示出了常规finFET或三栅极工艺制造方案中的重要工艺操作的截面图。
图5A-5D示出了根据本公开的实施例的在用于finFET或三栅极器件的自对准栅极端盖工艺制造方案中的重要工艺操作的截面图。
图6A示出了根据本公开的实施例制造的集成电路结构的截面图和对应平面图，其中(a)没有SAGE隔离结构，并且(b)具有仅在鳍状物切割工艺之后制造的SAGE隔离结构。
图6B示出了根据本公开的实施例制造的集成电路结构的截面图和对应平面图，其中(c)具有仅在鳍状物切割工艺之前制造的SAGE隔离结构，并且(d)具有在鳍状物切割工艺之前制造的SAGE隔离结构和在鳍状物切割工艺之后制造的SAGE隔离结构两者。
图7A-7F示出了根据本公开的实施例的表示用于制造双自对准栅极端盖(SAGE)结构的过程中的各种操作的截面图。
图8A示出了根据本公开的实施例的具有多自对准栅极端盖隔离结构架构的非平面半导体器件的截面图。
图8B示出了根据本公开的实施例的沿图8A的半导体器件的a-a’轴截取的平面图。
图9A-9C示出了根据本公开的实施例的在用于finFET或三栅极器件的另一自对准栅极端盖工艺制造方案中的重要工艺操作的截面图。
图10示出了根据本公开的实施例的一种实施方式的计算装置。
图11示出了包括本公开的一个或多个实施例的内插器。
具体实施方式
描述了双自对准栅极端盖(SAGE)架构以及制造双自对准栅极端盖(SAGE)架构的方法。在下面的描述中，示出了许多具体细节，诸如具体集成及材料体系，以提供对本公开的实施例的深入了解。对本领域的技术人员将显而易见的是可以在没有这些具体细节的情况下实践本公开的实施例。在其它实例中，没有详细地描述诸如集成电路设计布局的公知特征，以避免不必要地使本公开的实施例难以理解。此外，应当认识到，在图中示出的各种实施例是示例性表示并且未必是按比例绘制的。
以下描述中还仅为了参考的目的而使用了某些术语，并且因此这些术语并非旨在进行限制。例如，诸如“上部”、“下部”、“上方”或“下方”等术语是指附图中进行参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等术语描述部件的部分在一致但任意的参照系内的取向和/或位置，通过参考描述所讨论部件的文字和相关联的附图可以清楚地了解这些取向和/ 或位置。这种术语可以包括上面具体提及的词语、它们的衍生词语以及类似重要性的词语。
本文描述的实施例可以涉及前段制程(FEOL)半导体处理和结构。 FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中对个体器件(例如，晶体管、电容器、电阻器等)进行图案化。FEOL通常覆盖直到(但不包括)金属互连层的沉积的每项内容。在FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何线路)的晶片。
本文描述的实施例可以涉及后段制程(BEOL)半导体处理和结构。 BEOL是IC制造的第二部分，其中利用晶片上的布线(例如一个或多个金属化层)将个体器件(例如，晶体管、电容器、电阻器等)互连。BEOL 包括接触部、绝缘层(电介质)、金属层级和用于芯片到封装连接的接合部位。在制造阶段的BEOL部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺而言，可以在BEOL中添加超过10个金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构两者。具体而言，尽管可以使用FEOL处理情形示出示例性处理方案，但这种方式也可以适用于BEOL处理。同样，尽管可以使用BEOL处理情形示出示例性处理方案，但这种方式也可以适用于FEOL处理。
本公开的一个或多个实施例涉及半导体结构或器件，其具有半导体结构或器件的栅极电极的一个或多个栅极端盖结构(例如，作为栅极隔离区域)。一个或多个实施例涉及用于这种栅极电极结构的本地互连的制造。此外，还描述了以自对准方式制造栅极端盖隔离结构的方法。在一个或多个实施例中，在鳍状物切割工艺之前和之后都制造单向自对准栅极端盖 (SAGE)结构，以提供在至少一些上下文中被称为双SAGE结构架构的集成电路结构。本文描述的实施例可以解决与超级缩放工艺技术中的缩放扩散端到端间隔相关联的问题。
为了提供上下文，现有技术方案依赖于栅极端到端的光刻缩放(多次切割)以限定扩散的最小技术栅极交叠。扩散的最小技术栅极交叠是扩散端到端空间中的关键分量。相关联的栅极线(多次切割)工艺典型地受到光刻、配准和蚀刻偏置考虑的限制，并且最终设置最小扩散端到端距离。诸如有源栅极之上的接触部(COAG)架构的其它方式已经努力改善这种扩散间隔能力。不过，该技术领域中的改善在今后仍然有很高需求。
根据本公开的实施例，在工艺流程的两个不同操作处制造隔离SAGE 壁结构。第一组隔离SAGE壁结构被形成为平行于多个鳍状物并具有产生于原生鳍状物间距间隔的定位或位置。然后在存在第一组隔离SAGE壁结构的情况下执行鳍状物切割或修剪工艺。在执行鳍状物修剪切割之后形成第二组隔离SAGE壁结构。二次壁制造考虑了鳍状物端到端尺寸的配准能力和间距约束。
为了提供进一步的上下文，当前的SAGE壁架构涉及在x和y方向上都未真正自对准的SAGE壁的制造。鳍状物到壁的端到端间隔受到光刻配准的支配，其使得现有技术的SAGE架构易于接触到栅极短路。相反，根据本文描述的一个或多个实施例，双壁形成工艺提供了一个或多个SAGE 壁，该壁是在鳍状物切割之后制造的并且相对于在鳍状物切割之前制造的第一组SAGE壁具有不同的端盖间隔。在实施例中，这种架构减轻了现有技术SAGE架构可能会出现的配准引发的短路。具体而言，在实施例中，执行鳍状物修剪之后的二次壁制造以提供经调整的鳍状物到壁间隔，以确保用于鳍状物端部和在垂直于鳍状物方向的方向上形成的SAGE壁之间的端盖空间的鲁棒的工艺窗口。在一个实施例中，排除具有最小鳍状物间距的位置，不在其中制造SAGE壁。
为了提供依据以突出本公开的实施例的优点，首先要认识到，自对准栅极端盖(SAGE)架构相对于非SAGE方式的优点可以包括实现了更高的布局密度，并且尤其是实现了扩散到扩散间隔的缩放。例如，图1示出了根据本公开的实施例的用于具有相对宽间隔的常规架构的相邻集成电路结构的平面图(左侧)与用于具有相对紧密间隔的SAGE架构的相邻集成电路结构的平面图(右侧)的对比。
参考图1的左侧，布局100包括分别基于半导体鳍状物106和108的第一102和第二104集成电路结构。每个器件102和104分别具有栅极电极110或112。此外，每个器件102和104分别在鳍状物106和108的源极区和漏极区处分别具有沟槽接触部(TCN)114或116。还示出了栅极过孔 118和120以及沟槽接触过孔119和121。
再次参考图1的左侧，栅极电极110和112具有相对宽的端盖区域122，其被定位为分别离开对应的鳍状物106和108。TCN 114和116均具有相对大的端到端间隔124，端到端间隔124也被定位为分别离开对应的鳍状物 106和108。
相反，参考图1的右侧，布局150包括分别基于半导体鳍状物156和 158的第一152和第二154集成电路结构。每个器件152和154分别具有栅极电极160或162。此外，每个器件152和154分别在鳍状物156和158的源极区和漏极区处分别具有沟槽接触部(TCN)164或166。还示出了栅极过孔168和170以及沟槽接触过孔169和171。
再次参考图1的右侧，栅极电极160和162具有相对紧密的端盖区域，其被定位为分别离开对应的鳍状物156和158。TCN 164和166均具有相对紧密的端到端间隔174，其也被定位为分别离开对应的鳍状物156和158。
为了提供进一步的上下文，缩放栅极端盖和沟槽接触部(TCN)端盖区域是改善晶体管布局面积和密度的重要贡献因素。栅极和TCN端盖区域是指半导体器件的扩散区域/鳍状物的栅极和TCN交叠。例如，图2示出了包括适应端到端间隔的基于鳍状物的半导体器件的常规布局200的平面图。
参考图2，第一202和第二204半导体器件分别基于半导体鳍状物206 和208。每个器件202和204分别具有栅极电极210或212。此外，每个器件202和204分别在鳍状物206和208的源极区和漏极区处分别具有沟槽接触部(TCN)214或216。栅极电极210和212以及TCN214和216均具有端盖区域，其被定位为分别离开对应的鳍状物206和208。
再次参考图2，典型地，栅极和TCN端盖尺寸必须包括对掩模配准误差的容限，以确保针对最坏情况掩模未配准的鲁棒晶体管操作，从而留下端到端间隔218。于是，对于改善晶体管布局密度很关键的另一重要设计规则是彼此面对的两个相邻端盖之间的间隔。不过，参数“2*Endcap+ End-to-End Spacing(2*端盖+端到端间隔)”变得越来越难以使用光刻图案化来缩放以满足新技术的缩放要求。具体而言，允许掩模配准误差所需的附加端盖长度也由于TCN和栅极电极之间的较长的交叠长度而增大了栅极电容值，由此增大了产品动态能量消耗并劣化了性能。先前的方案一直关注于改善配准预算和图案化或分辨率改进，以使得能够缩小端盖尺寸和端盖到端盖间隔两者。
根据本公开的实施例，描述了提供半导体鳍状物的自对准栅极端盖和 TCN交叠的方式，而无需允许掩模配准。在一个这种实施例中，在半导体鳍状物侧壁上制造一次性间隔体，其确定了栅极端盖和接触部交叠尺寸。间隔体限定的端盖工艺使得栅极和TCN端盖区域能够自对准到半导体鳍状物，并且因此，不需要额外的端盖长度来补偿掩模未配准。此外，本文描述的方式不一定需要先前所需阶段处的光刻图案化，因为栅极和TCN端盖 /交叠尺寸保持固定，从而带来电气参数中的器件到器件变化的改进(即减小)。
根据本公开的一个或多个实施例，通过构造SAGE壁而减小栅极端盖与扩散的交叠，从而实现了缩放。例如，图3示出了根据本公开的实施例的穿过用于常规架构的鳍状物所截取的截面图(左侧)与穿过用于自对准栅极端盖(SAGE)架构的鳍状物所截取的截面图(右侧)的对比。
参考图3的左侧，集成电路结构300包括衬底302，该衬底具有从其突出的鳍状物304。鳍状物304的有源部分的高度(HSi)306由横向包围鳍状物304的下部的隔离结构302设定。可以在集成电路结构300之上形成栅极结构以制造器件。不过，通过增大鳍状物304之间的间隔来适应这种栅极结构中的断裂。
相反，参考图3的右侧，集成电路结构350包括衬底352，该衬底具有从其突出的鳍状物354。鳍状物354的有源部分的高度(HSi)356由横向包围鳍状物354的下部的隔离结构352设定。隔离SAGE壁360(其可以包括其上的硬掩模，如所示)包括在隔离结构352内并在相邻鳍状物354之间。隔离SAGE壁360和最近的鳍状物354之间的距离限定栅极端盖间隔362。栅极结构可以形成在集成电路结构300之上、隔离SAGE壁之间，以制造器件。可以由隔离SAGE壁施加这种栅极结构中的断裂。由于隔离SAGE 壁360是自对准的，所以可以使来自常规方式的约束最小化，以使得能够更积极地扩散到扩散间隔。此外，由于栅极结构在所有位置处包括断裂，所以个体栅极结构部分可以是由隔离SAGE壁360之上形成的局部互连连接的层。
为了提供并排比较，图4A-4D示出了常规finFET或三栅极工艺制造方案中的重要工艺操作的截面图，而图5A-5D示出了根据本公开的实施例的在用于finFET或三栅极器件的自对准栅极端盖工艺制造方案中的重要工艺操作的截面图。
参考图4A和图5A，提供体半导体衬底400或500，例如，体单晶硅衬底，其中分别具有蚀刻于其中的鳍状物402或502。在实施例中，鳍状物直接形成在体衬底400或500中，并且因而形成为与体衬底400或500连续。应当认识到，在衬底400或500内，浅沟槽隔离结构可以形成在鳍状物之间。参考图5A，在图案化以形成鳍状物502之后，诸如氮化硅硬掩模层的硬掩模层504和诸如二氧化硅层的焊盘氧化物层506保留在鳍状物502 顶部。相反，参考图4A，这种硬掩模层和焊盘氧化物层已经被去除。
参考图4B，虚设栅极电介质层或永久栅极电介质层410形成在半导体鳍状物402的暴露表面上，并且虚设栅极层412形成在所得结构之上。相反，参考图5B，虚设栅极电介质层或永久栅极电介质层510形成在半导体鳍状物502的暴露表面上，并且虚设间隔体512形成为与所得结构相邻。
参考图4C，执行栅极端盖切割图案化，并且隔离区414形成在所得的图案化的虚设栅极端部416处。在常规工艺方案中，必须要制造大的栅极端盖以允许栅极掩模未配准，如箭头区域418所示。相反，参考图5C，通过在图5B的结构之上通过例如沉积和平面化来提供隔离层，形成了自对准隔离区514。在一个这种实施例中，自对准栅极端盖工艺不需要额外空间以进行掩模配准，如在图4C和图5C中比较的那样。
参考图4D，利用永久栅极电极替换图4C的虚设栅极电极412。在使用虚设栅极电介质层的情况下，也可以在该工艺中用永久栅极电介质层替换这种虚设栅极电介质层。在图示的具体示例中，执行双金属栅极替换工艺以在第一半导体鳍状物402A之上提供N型栅极电极420并在第二半导体鳍状物402B之上提供P型栅极电极422。N型栅极电极420和P型栅极电极422形成在隔离区414之间，但在它们交接的地方形成P/N结424。如箭头区域426所示，P/N结424的确切位置可以变化，取决于未配准。
相反，参考图5D，硬掩模层504和焊盘氧化物层506被去除，并利用永久栅极电极替换图5C的虚设间隔体514。在使用虚设栅极电介质层的情况下，也可以在该工艺中用永久栅极电介质层替换这种虚设栅极电介质层。在图示的具体示例中，执行双金属栅极替换工艺以在第一半导体鳍状物 502A之上提供N型栅极电极520并在第二半导体鳍状物502B之上提供P 型栅极电极522。N型栅极电极520和P型栅极电极522形成在栅极端盖隔离结构514之间，并且还由栅极端盖隔离结构514分开。
再次参考图4D，可以制造局部互连440以接触N型栅极电极420和P 型栅极电极422，以在P/N结424周围提供导电路径。类似地，参考图5D，可以制造局部互连540以接触N型栅极电极520和P型栅极电极522，以在其间的居间隔离结构514之上提供导电路径。参考图4D和图5D两者，硬掩模442或542可以分别形成在局部互连440或540上。具体参考图5D，在实施例中，在需要中断沿栅极线的电接触的情况下，局部互连540的连续性被电介质插塞550中断。
根据本公开的一个或多个实施例，自对准栅极端盖(SAGE)处理方案涉及形成自对准到鳍状物的栅极/沟槽接触端盖，而无需额外的长度来应对掩模未配准。于是，实施例可以被实施以使得能够缩小晶体管布局面积。本文描述的实施例可以涉及栅极端盖隔离结构的制造，其也可以被称为栅极壁、隔离栅极壁或自对准栅极端盖(SAGE)壁。
可以实施本公开的实施例以改善SAGE壁形成方法和位置。本文描述的实施例可以解决因引入鳍状物切割而导致的形成双向SAGE壁的困难。为了提供上下文，可以通过在切割鳍状物以去除选定位置中的鳍状物部分的过程之后制造SAGE隔离结构来实施SAGE架构。相反，在实施例中，下文描述的过程涉及在完成鳍状物几何形状之前在过程方案中重新定位至少一些SAGE壁形成。结果，与仅在鳍状物切割后实施的SAGE过程相比，涉及在鳍状物切割之前进行至少一些SAGE结构的形成的过程防止壁形成正交于鳍状物方向。在实施例中，在鳍状物切割前SAGE结构形成和相关联的后续鳍状物切割处理之后，在鳍状物切割过程之后执行第二SAGE结构的形成以提供双SAGE结构架构。
应当认识到，可以在尺寸上逐渐缩放逻辑器件，从而针对栅极和接触端盖图案化产生了制造和良率挑战。现有技术自对准栅极端盖(SAGE)架构为栅极或接触插塞提供了潜在的着陆点。SAGE壁形成在x方向上自对准，但在y方向上仅部分对准，因为SAGE架构可能由于在各种光刻图案化层处的配准约束而易于接触到栅极短路。
在实施例中，在鳍状物切割操作之前和之后都制造SAGE壁提供了第一组SAGE壁，其具有产生于原生鳍状物间距间隔的位置和尺寸。在鳍状物切割或修剪之后制造的第二组SAGE壁考虑了配准能力和针对鳍状物端到端尺寸的间距约束。第二组SAGE壁相对于第一组SAGE壁具有不同的端盖间隔，并且可以减少或完全消除配准引发的短路。
出于对比的目的，图6A示出了根据本公开的实施例制造的集成电路结构的截面图和对应平面图，其中(a)没有SAGE隔离结构，并且(b)具有仅在鳍状物切割工艺之后制造的SAGE隔离结构。图6B示出了根据本公开的实施例制造的集成电路结构的截面图和对应平面图，其中(c)具有仅在鳍状物切割工艺之前制造的SAGE隔离结构，并且(d)具有在鳍状物切割工艺之前制造的SAGE隔离结构和在鳍状物切割工艺之后制造的SAGE 隔离结构两者。
参考图6A的(a)部分，在没有SAGE隔离结构的情况下制造的集成电路结构600包括衬底602，该衬底602具有从其突出的多个鳍状物604。隔离结构606横向包围鳍状物604的下部。位置608指示已经通过例如掩蔽和蚀刻工艺去除了鳍状物或鳍状物的部分的区域。用于制造集成电路结构600的工艺序列可以包括(i)提供硅衬底，(ii)硬掩模形成以及硅衬底上的图案化，(iii)在存在硬掩模的情况下通过蚀刻硅衬底进行的硅鳍状物图案化，(iv)通过另一掩模和蚀刻处理进行的鳍状物切割，以及(v)浅沟槽隔离(STI)填充、抛光和凹陷，以形成隔离结构606。
参考图6A的(b)部分，通过仅在鳍状物切割工艺之后形成SAGE隔离结构(其在本文中被称为双向SAGE架构)而制造的集成电路结构620 包括衬底622，该衬底622具有从其突出的多个鳍状物624。隔离结构626 横向包围鳍状物624的下部。位置628指示例如通过掩蔽和蚀刻工艺去除了鳍状物或鳍状物的部分的区域。SAGE壁630(可以包括如水平线所指示的硬掩模)形成在位置628中并具有从SAGE壁630延伸的延长部分632。用于制造集成电路结构620的工艺序列可以包括(i)提供硅衬底，(ii)SAGE 堆叠体形成，(iii)硅鳍状物图案化，(iv)通过另一掩模和蚀刻处理进行的鳍状物切割，(v)SAGE端盖/壁制造，以及(vi)浅沟槽隔离(STI)填充、抛光和凹陷，以形成隔离结构626。
参考图6B的(c)部分，通过仅在鳍状物切割工艺之前形成SAGE隔离结构(其在本文中被称为单向SAGE架构)而制造的集成电路结构640 包括衬底642，该衬底642具有从其突出的多个鳍状物644。隔离结构646 横向包围鳍状物644的下部。位置648指示去除了或未形成鳍状物或鳍状物的部分的区域。SAGE壁650(可以包括如水平线所指示的硬掩模)形成在位置648的窄区域中。与图6A的(b)部分的SAGE壁630相反，SAGE 壁650与未切割鳍状物部分645相邻的宽度和与鳍状物切割部分648相邻的宽度相同。用于制造集成电路结构640的工艺序列可以包括(i)提供硅衬底，(ii)SAGE堆叠体形成，(iii)硅鳍状物图案化，(iv)SAGE端盖/ 壁制造，(v)通过另一掩模和蚀刻处理进行的鳍状物切割，以及(vi)浅沟槽隔离(STI)填充、抛光和凹陷，以形成隔离结构646。
再次参考集成电路结构640，与集成电路结构620相比，通过在鳍状物切割之前重新定位壁形成，可以将SAGE壁限制于仅沿鳍状物方向延伸。参考图6B的(c)部分的平面图(下部)，根据本公开的实施例，集成电路结构包括第一半导体鳍状物(鳍状物645到650的中左部分)，第一半导体鳍状物具有沿第一半导体鳍状物的长度的切口648。第二半导体鳍状物(鳍状物645到650的中右方)具有沿第二半导体鳍状物的长度的切口648。栅极端盖隔离结构650在第一半导体鳍状物和第二半导体鳍状物之间。栅极端盖隔离结构650沿第一和第二半导体鳍状物的长度具有基本均匀的宽度。
参考图6B的(d)部分，通过既在鳍状物切割工艺之前又在鳍状物切割工艺之后形成SAGE隔离结构(其在本文中被称为双SAGE架构)而制造的集成电路结构660包括衬底662，该衬底662具有从其突出的多个鳍状物664。隔离结构666横向包围鳍状物664的下部。位置668指示去除了或未形成鳍状物或鳍状物的部分的区域。第一SAGE壁670(可以包括如水平线所指示的硬掩模)形成在位置668的窄区域中。第一SAGE壁670可以如针对图6B的(c)部分的SAGE壁650所描述的那样，并且可以在鳍状物切割工艺之前制造。在一个实施例中，第一SAGE壁670与未切割鳍状物部分665相邻的宽度和与鳍状物切割部分668相邻的宽度相同。
再次参考图6B的(d)部分，一个或多个第二SAGE壁672(可以包括如水平线所指示的硬掩模)形成在位置668中，其中，已经在制造第一 SAGE壁670之后执行了鳍状物切割处理。用于制造集成电路结构660的工艺序列可以包括(i)提供硅衬底，(ii)SAGE堆叠体形成，(iii)硅鳍状物图案化，(iv)第一轮SAGE端盖/壁制造，(v)通过另一掩模和蚀刻处理进行的鳍状物切割，(vi)第二轮的SAGE端盖/壁制造，以及(vii)浅沟槽隔离(STI)填充、抛光和凹陷，以形成隔离结构666。
参考图6B的(d)部分，根据本公开的实施例，集成电路结构660包括第一半导体鳍状物(例如，665到670的左侧)，第一半导体鳍状物具有沿第一半导体鳍状物665的长度的切口668。第二半导体鳍状物(例如，鳍状物到670的右侧)与第一半导体鳍状物平行。第一栅极端盖隔离结构670 在第一半导体鳍状物和第二半导体鳍状物之间。第二栅极端盖隔离结构(例如，672到670的左侧)处于沿第一半导体鳍状物665的长度的切口648的位置中。
在一个实施例中，第二端盖隔离结构672与第一端盖隔离结构670平行并且与其分开，在第一670和第二672端盖隔离结构之间没有居间半导体鳍状物。在一个实施例中，第一栅极端盖隔离结构670具有沿第一和第二半导体鳍状物的长度的第一基本均匀的宽度。第二栅极端盖隔离结构672 也具有沿第一和第二半导体鳍状物的长度的第二基本均匀的宽度。在具体实施例中，第二基本均匀的宽度大于第一基本均匀的宽度。在另一具体实施例中，第二基本均匀的宽度小于第一基本均匀的宽度。在又一具体实施例中，第二基本均匀的宽度与第一基本均匀的宽度相同。
在示例性处理方案中，图7A-7F示出了根据本公开的实施例的表示用于制造双自对准栅极端盖(SAGE)结构的过程中的各种操作的截面图。
参考图7A，对衬底702进行图案化以具有形成于其上的多个鳍状物704。鳍状物704上可以具有硬掩模部分706，如图7A所示。在实施例中，硬掩模部分706被称为SAGE硬掩模部分，因为它们使得能够形成SAGE壁。
参考图7B，在鳍状物704之间制造SAGE壁708。在实施例中，通过形成SAGE端盖间隔体而制造SAGE壁708，SAGE壁隔离材料然后形成到 SAGE端盖间隔体上。去除SAGE端盖间隔体，不过，SAGE端盖间隔体的部分709可以保留在SAGE壁708下方。在实施例中，SAGE壁708的宽度改变，如图所示。
参考图7C，然后可以在图7B的结构上执行鳍状物修剪光刻工艺。在实施例中，硬掩模层750上具有图案化的光致抗蚀剂或光刻材料堆叠体752。
参考图7D，然后可以在图7C的结构上执行鳍状物修剪蚀刻工艺。在实施例中，蚀刻通过光致抗蚀剂或光刻材料堆叠体752的开口所暴露的硬掩模层750和下方鳍状物704的部分，以提供切割鳍状物部分710。然后去除硬掩模层750和光致抗蚀剂或光刻材料堆叠体752的剩余部分，如所示。这样一来，在SAGE壁708形成之后制造了鳍状物切口。在一个实施例中，这种工艺流程使得能够制造即使在具有鳍状物切口的位置处也具有沿鳍状物的均匀的宽度(在本文中也被称为单向)的SAGE壁708。
参考图7E，在切割鳍状物部分710的位置之上制造SAGE壁718。在实施例中，通过形成第二SAGE端盖间隔体而制造一个或多个SAGE壁718， SAGE壁隔离材料然后形成到第二SAGE端盖间隔体上。去除第二SAGE 端盖间隔体，不过，第二SAGE端盖间隔体的部分719可以保留在SAGE 壁718下方。在实施例中，在具有两个或更多相邻鳍状物切割部分710的位置中形成SAGE壁718，但不在仅有一个鳍状物切割部分710的位置中形成SAGE壁718，如所示。
参考图7F，在下部鳍状物区域处形成隔离结构712(也被称为浅沟槽隔离或STI)。在实施例中，通过在图7E的结构之上沉积隔离材料并且然后对隔离材料进行平面化并使其凹陷，从而形成隔离结构712。
应当认识到，后续处理可以涉及制造形成于图7F的结构之上的栅极线。这种栅极线可以是虚设栅极线。然后，使用例如替换栅极工艺利用永久栅极结构替换虚设栅极线。在实施例中，最终将永久栅极线形成为具有处于 SAGE壁708和718下方的上表面，并且可以通过形成于SAGE壁708和 718之上的局部互连而被互连，如上所述。
在实施例中，再次参考图7F，集成电路结构包括第一半导体鳍状物704 (A)，其具有沿第一半导体鳍状物704(A)的长度的切口710。第二半导体鳍状物704(B)与第一半导体鳍状物704(A)平行。第一栅极端盖隔离结构708(C)在第一半导体鳍状物704(A)和第二半导体鳍状物704(B) 之间。第二栅极端盖隔离结构718(D)在沿第一半导体鳍状物704(A) 的长度的切口710的位置中。第二端盖隔离结构718(D)与第一端盖隔离结构708(C)平行并与其分开，而在第一708(C)和第二718(D)端盖隔离结构之间没有居间半导体鳍状物。
在一个实施例中，第二栅极端盖隔离结构718(D)具有处于第一栅极端盖隔离结构708(C)的底表面上方的底表面，如所示。在一个实施例中，第三半导体鳍状物704(E)与第一704(A)和第二704(B)半导体鳍状物平行。第三半导体鳍状物704(E)在第二栅极端盖隔离结构718(D)的与第一栅极端盖隔离结构708(C)相对的一侧上与第二栅极端盖隔离结构 718(D)间隔开第一间隔(S1)。第二半导体鳍状物704(B)与第一栅极端盖隔离结构708(C)间隔开小于第一间隔(S1)的第二间隔(S2)，如所示。
在一个实施例中，第一栅极端盖隔离结构708(C)具有沿第一和第二半导体鳍状物的长度(即，进出页面)的第一基本均匀的宽度。在一个这种实施例中，第二栅极端盖隔离结构718(D)具有沿第一和第二半导体鳍状物的长度(即，进出页面)的第二基本均匀的宽度。在一个这种实施例中，第二基本均匀的宽度小于第一基本均匀的宽度，如所示。在另一个这种实施例中，第二基本均匀的宽度大于第一基本均匀的宽度。在又一个这种实施例中，第二基本均匀的宽度与第一基本均匀的宽度相同。
在另一方面中，片上系统(SoC)工艺技术典型需要支持标准逻辑(例如，低电压薄氧化物)和I/O(例如，高电压厚氧化物)晶体管。标准逻辑和高电压(HVI/O)器件之间的区分可以通过多氧化物工艺序列来实现，其中逻辑晶体管接收薄的高性能氧化物，并且I/O器件接收能够维持较高电压的厚氧化物。随着工艺技术缩放，逻辑器件在尺寸上逐渐缩放，带来了双氧化物形成方面的制造挑战。根据本公开的一个或多个实施例，将高电压端盖工艺与双超级缩放finFET晶体管架构组合，以提供多自对准端盖工艺。
为了提供上下文，随着技术节点缩放得更小，在窄端盖逻辑器件中越来越缺少几何空间来适应无缺陷双氧化物工艺，这对于高电压晶体管制造而言可能是必需的。当前的方式依赖于单一未缩放端盖空间来适应单一逻辑氧化物工艺。不过，这种工艺可能与支持双氧化物高电压SoC技术的高度缩放的几何形状不兼容，因为端盖空间可能不足以适应两种氧化物(栅极电介质)。
根据本公开的实施例，解决了由利用高电压氧化物和逻辑氧化物两者填充高电压栅极的要求所施加的缩放限制。具体而言，随着逻辑尺寸减小，高电压(HV)器件中的端盖空间变得窄到不足以填充两种氧化物。在实施例中，逻辑晶体管和高电压晶体管之间的不同端盖空间在鳍状物切割工艺之前分别制造在SAGE架构中。利用自对准端盖架构对逻辑晶体管端盖进行超级缩放，而高电压晶体管具有较宽的端盖以适应较厚的栅极电介质。两种端盖都是单向端盖，因为它们都是在鳍状物切割处理之前形成的。在实施例中，在鳍状物切割处理之后形成附加的端盖，以形成多SAGE架构。
本文描述的一个或多个实施例涉及、或者可以被称为用于超级缩放的逻辑端盖的多单向端盖工艺流程。为了提供上下文，在典型的SAGE流程中，沉积单个端盖间隔体以形成将鳍状物与SAGE壁分开的自对准端盖。本文描述的实施例可以涉及在逻辑和HV栅极之间形成不同牺牲间隔体厚度。随后，形成自对准端盖壁。不同的间隔体宽度被选择为在高电压区域中更厚，并且在逻辑区域中使用标准厚度。不同间隔体宽度可以使得能够成功沉积高电压氧化物，而不会牺牲逻辑区域中的密度。在实施例中，不同间隔体的厚度取决于预期HV氧化物的厚度。在实施例中，在形成以上端盖结构之后执行鳍状物切割工艺，并且然后在鳍状物切割工艺之后制造附加的端盖结构。
作为完成的器件的示例，图8A示出了根据本公开的实施例的具有多自对准栅极端盖隔离结构架构的非平面半导体器件的截面图。图8B示出了根据本公开的实施例的沿图8A的结构的a-a’轴截取的平面图。
参考图8A，半导体结构800包括从衬底802形成并且处于沟槽隔离层 806内的非平面有源区域(例如，均包括突出鳍状物部分804和子鳍状物区域805的鳍状物结构)。在实施例中，鳍状物结构是形成栅格结构(例如紧密间距栅格结构)的多条鳍状物线。在一个这种实施例中，紧密间距不能通过常规光刻直接实现。例如，可以首先形成基于常规光刻的图案，但可以利用间隔体掩模图案化使间距减半，如本领域中已知的。此外，可以通过第二轮的间隔体掩模图案化对原始间距进行四分。因此，栅格状鳍状物图案可以具有以恒定间距间隔开并具有恒定宽度的线。可以通过间距减半或间距四分或其它间距划分方式来制造图案。所描绘的个体鳍状物804中的每个可以表示对应的个体鳍状物，或者可以表示给定位置的多个鳍状物。
栅极结构808在非平面有源区域的突出部分804之上以及沟槽隔离层 806的一部分之上。如所示，栅极结构808包括栅极电极850和栅极电介质层852。在一个实施例中，尽管未示出，但栅极结构808还可以包括电介质盖层。
栅极结构808由窄方自对准栅极端盖(SAGE)隔离结构或壁820、821A 或821B分开。SAGE壁820均具有宽度。在实施例中，SAGE壁821A具有的宽度大于SAGE壁820中的每个的宽度，并且SAGE壁821B具有的宽度小于SAGE壁820中的每个的宽度。不同宽度的SAGE壁可以与不同器件类型相关联，如在以下示例性实施例中所述。应当认识到，可以重新布置SAGE壁的宽度的变化。而且，在其它实施例中，宽度全部相同。每个 SAGE壁820、821A或821B可以包括形成于其上的局部互连854或电介质插塞899中的一个或多个。在实施例中，SAGE壁820、821A或821B中的每个凹陷到沟槽隔离层806的最上表面897下方，如图8A所示。
根据本公开的实施例，SAGE壁821A形成在切割鳍状物的位置中。在特定实施例中，SAGE壁821A形成在鳍状物的切割部分869之上，如所示。在实施例中，SAGE壁820和821B是在鳍状物切割工艺之前制造的，并且 SAGE壁821A是在鳍状物切割工艺之后制造的。
在示例性实施例中，半导体结构800包括处于衬底802上方并通过沟槽隔离层806的最上表面897突出的第一多个半导体鳍状物(区域870A的一个或多个鳍状物804)、以及第一多个半导体鳍状物之上的第一栅极结构 (区域870A的栅极结构808)。第二多个半导体鳍状物(区域870B的一个或多个鳍状物804)在衬底802上方并且通过沟槽隔离层806的最上表面 897突出，并且第二栅极结构(区域870B的栅极结构808)在第二多个半导体鳍状物之上。栅极端盖隔离结构(左侧的SAGE壁820)在第一栅极结构和第二栅极结构之间并与第一栅极结构和第二栅极结构接触。与第二多个半导体鳍状物中的距栅极端盖隔离结构最近的半导体鳍状物(来自区域 870B)相比，第一多个半导体鳍状物中的距栅极端盖隔离结构最近的半导体鳍状物(来自区域870A)与栅极端盖隔离结构间隔开的距离更大。
在实施例中，区域870A是I/O区域，并且区域870B是逻辑区域。如所示，在一个这种实施例中，第二逻辑区域870C与逻辑区域870B相邻，并通过局部互连854电连接到逻辑区域870B。另一个区域870D可以是可以放置附加逻辑或I/O区域的位置。本文描述的实施例可以涉及与SAGE 壁的不同间隔(例如，区域870A中的与SAGE壁821B和左侧820更宽的间隔)，或者可以涉及不同宽度的SAGE壁(例如，更窄的821B与820与更宽的821A)，或者与SAGE壁的不同间隔以及不同宽度的SAGE壁这两者。在实施例中，与逻辑区域相比，I/O区域在SAGE壁之间具有更大间隔。在实施例中，SAGE壁在相邻逻辑区域之间比在相邻I/O区域之间更宽。
从该透视图还可以看到栅极接触部814和上方的栅极接触过孔816，连同上方的金属互连860，它们都在层间电介质堆叠体或层870中。从图8A 的透视图还可以看到，栅极接触部814在非平面有源区域之上。还如图8A 中所示，界面880存在于突出鳍状物部分804和子鳍状物区域805的掺杂轮廓之间，尽管其它实施例在这些区域之间的掺杂轮廓中不包括这种界面。
参考图8B，栅极结构808被示为在突出鳍状物部分804之上，由自对准栅极端盖隔离结构820隔离。在实施例中，栅极结构808形成多条平行栅极线中的一条线，多条平行栅极线形成栅格结构，例如紧密间距栅格结构。在一个这种实施例中，紧密间距不能通过常规光刻直接实现。例如，可以首先形成基于常规光刻的图案，但可以利用间隔体掩模图案化使间距减半，如本领域中已知的。此外，可以通过第二轮的间隔体掩模图案化对原始间距进行四分。因此，栅格状栅极图案可以具有以恒定间距间隔开并具有恒定宽度的线。可以通过间距减半或间距四分或其它间距划分方式来制造图案。
再次参考图8B，在该透视图中示出了突出鳍状物部分804的源极和漏极区域804A和804B，但要认识到，这些区域会与沟槽接触结构交叠。在一个实施例中，源极和漏极区域804A和804B是突出鳍状物部分804的原始材料的掺杂部分。在另一个实施例中，突出鳍状物部分804的材料被去除并且例如通过外延沉积替换为另一种半导体材料。在任一种情况下，源极和漏极区域804A和804B可以在沟槽隔离层806的高度下方延伸，即，延伸到子鳍状物区域805中。
在实施例中，半导体结构800包括非平面器件，例如但不限于finFET 或三栅极器件。在这种实施例中，对应的半导体沟道区域由三维主体构成或形成在三维主体中。在一个这种实施例中，栅极结构808至少包围三维主体的顶表面和一对侧壁。
衬底802可以由能够耐受制造工艺并且电荷能够在其中迁移的半导体材料构成。在实施例中，衬底802是由晶体硅、掺杂有电荷载流子的硅/锗或锗层构成，所述电荷载流子例如但不限于磷、砷、硼或其组合，以形成有源区域804。在一个实施例中，体衬底802中的硅原子的浓度大于97％。在另一个实施例中，体衬底802由生长于不同晶体衬底顶部上的外延层构成，例如由生长于硼掺杂的体硅单晶衬底顶部上的硅外延层构成。体衬底 802可以替代地由III-V材料构成。在实施例中，体衬底802由例如但不限于如下材料的III-V材料构成：氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底802 由III-V材料构成，并且电荷载流子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
沟槽隔离层806可以由适于将永久栅极结构的部分与下方体衬底或下方体衬底内形成的隔离有源区最终电隔离或对隔离有贡献(例如将鳍状物有源区隔离)的材料构成。例如，在一个实施例中，沟槽隔离层806由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
自对准栅极端盖隔离结构820、821A和821B可以由适于将永久栅极结构的部分彼此最终电隔离或对隔离有贡献的一种或多种材料构成。示例性材料或材料组合包括单一材料结构，例如二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。其它示例性材料或材料组合包括具有下部二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅和上部较高介电常数材料(例如氧化铪)的多层堆叠体。下文结合图9A-9C描述了附加的示例。
栅极结构808可以由栅极电极堆叠体构成，栅极电极堆叠体包括栅极电介质层852和栅极电极层850。在实施例中，栅极电极堆叠体的栅极电极由金属栅极构成，并且栅极电介质层包括高K材料。
在示例性实施例中，区域870A的栅极结构808包括与第一多个半导体鳍状物共形并且与栅极端盖隔离结构的第一侧(左侧820)横向相邻并接触的第一栅极电介质852。区域870B的第二栅极堆叠体包括与第二多个半导体鳍状物共形并且与栅极端盖隔离结构的与栅极端盖隔离结构的第一侧相对的第二侧横向相邻并接触的第二栅极电介质852。在一个实施例中，第一栅极电介质比第二栅极电介质更厚，如图8A中所示。在一个实施例中，第一栅极电介质具有比第二栅极电介质(例如，仅层852)更多的电介质层(例如，层852A和852B)。在实施例中，区域870A的栅极电介质是I/O栅极电介质，并且区域870B的栅极电介质是逻辑栅极电介质。
在实施例中，区域870B的栅极电介质由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合的材料构成。此外，栅极电介质层的一部分可以包括由衬底802的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物构成的下部构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在实施例中，顶部高k部分由“U”形结构构成，该U形结构包括基本平行于衬底表面的底部部分以及基本垂直于衬底顶表面的两个侧壁部分。在实施例中，除了高k材料层之外，区域870A的栅极电介质还包括非原生氧化硅层。非原生氧化硅层可以使用CVD工艺形成并且可以形成在高k材料层下方或上方。在示例性实施例中，非原生氧化硅层(例如，层852A)形成在高k材料层(例如，层852B) 下方。
在一个实施例中，栅极电极由金属层构成，所述金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅极电极由金属功函数设置层上方形成的非功函数设置填充材料构成。在一些实施方式中，栅极电极可以由“U”形结构构成，该U形结构包括基本平行于衬底表面的底部部分以及基本垂直于衬底顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个可以仅仅是基本平行于衬底顶表面的平面层，并且不包括基本垂直于衬底顶表面的侧壁部分。在本公开的其它实施方式中，栅极电极可以由U形结构和平面非U形结构的组合构成。例如，栅极电极可以由一个或多个平面非U形层顶部形成的一个或多个U形金属层构成。
与栅极电极堆叠体相关联的间隔体可以由适于将永久栅极结构与相邻导电接触部(例如自对准接触部)最终电隔离或对隔离有贡献的材料构成。例如，在一个实施例中，间隔体由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
局部互连854、栅极接触部814、上方的栅极接触过孔816和上方的金属互连860可以由导电材料构成。在实施例中，接触部或过孔中的一个或多个由金属物质构成。金属物质可以是纯金属，例如钨、镍或钴，或者可以是合金，例如金属-金属合金或金属-半导体合金(例如，硅化物材料)。常见的示例是使用可以或可以不包括铜和周围ILD材料之间的阻挡层(例如，Ta或TaN层)的铜结构。如本文所用，术语金属包括多种金属的合金、堆叠体和其它组合。例如，金属互连线可以包括阻挡层、不同金属或合金的堆叠体等。
在实施例中(尽管未示出)，提供结构800涉及形成接触图案，该接触图案实质上完美对准到现有的栅极图案，同时消除了具有极紧密的配准预算的光刻步骤的使用。在一个这种实施例中，该方式使得能够使用固有高选择性湿法蚀刻(例如，与常规实施的干法或等离子体蚀刻相比)以产生接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这种实施例中，该方式使得能够消除对如常规方式中所使用的对产生接触图案而言本来很关键的光刻操作的需要。在实施例中，不对沟槽接触网格独立图案化，而是在多(栅极)线之间形成沟槽接触网格。例如，在一个这种实施例中，在栅极栅格图案化之后、但在栅极栅格切割之前形成沟槽接触网格。
此外，可以通过替换栅极工艺制造栅极结构808。在这种方案中，诸如多晶硅或氮化硅柱材料的虚设栅极材料可以并去除并被替换为永久栅极电极材料。在一个这种实施例中，永久栅极电介质层也在该工艺中形成，与从更早处理执行相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成并利用包括使用SF6的干法蚀刻工艺来去除虚设栅极。在另一个实施例中，虚设栅极由多晶硅或非晶硅构成并利用包括使用水基NH4OH或四乙基氢氧化铵的湿法蚀刻工艺来去除虚设栅极。在一个实施例中，虚设栅极由氮化硅构成并利用包括水基磷酸的湿法蚀刻来去除虚设栅极。
在实施例中，本文描述的一种或多种方法实质上设想了虚设栅极和替代栅极工艺与虚设接触和替换接触工艺结合以得到结构800。在一个这种实施例中，在替换栅极工艺之后执行替换接触工艺，以允许永久栅极堆叠体的至少一部分的高温退火。例如，在具体的这种实施例中，在高于大约600 摄氏度的温度下，例如，在形成栅极电介质层之后执行对永久栅极结构的至少一部分的退火。在形成永久接触之前执行退火。
再次参考图8A，在实施例中，半导体器件具有接触结构，其接触形成于有源区之上的栅极电极的部分。通常，在栅极的有源部分之上并且在与沟槽接触过孔相同的层中形成栅极接触结构(例如过孔)之前，本公开的一个或多个实施例包括首先使用栅极对准沟槽接触工艺。可以实施这种工艺以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触结构。在实施例中，沟槽接触图案被形成为与现有栅极图案对准。相反，常规方式通常涉及附加的光刻工艺结合选择性接触蚀刻，该附加的光刻工艺具有光刻接触图案到现有栅极图案的紧密配准。例如，常规工艺可以包括利用接触特征的单独图案化的多(栅极)网格的图案化。
应当认识到，如图8A和图8B中例示的，可以制造具有变化的宽度的SAGE壁。还要认识到，栅极端盖隔离结构的制造还可能导致在栅极端盖隔离结构内形成缝隙。还要认识到，可以使用电介质层的堆叠体来形成SAGE 壁。还要认识到，取决于相邻鳍状物的间隔，栅极端盖隔离结构可以在组分上不同。作为覆盖所有这种方面的示例，图9A-9C示出了根据本公开的实施例的在用于finFET或三栅极器件的另一自对准栅极端盖工艺制造方案中的重要工艺操作的截面图。
参考图9A，一组鳍状物900具有间隔906。该组鳍状物900与鳍状物 902相邻并间隔开更大的间隔904。牺牲间隔体916形成为与多个半导体鳍状物900和902中的每个的上部的侧壁相邻。
参考图9B，在牺牲间隔体916之间形成多个栅极端盖隔离结构926和 950。出于本文论述的原因，图示的SAGE壁中的至少一些是在鳍状物切割工艺之前制造的，或者图示的SAGE壁中的至少一些是在鳍状物切割工艺之后制造的，或者SAGE壁中的一些是在鳍状物切割工艺之前制造的，而其它SAGE壁是在鳍状物切割工艺之后制造的。在实施例中，如所示，形成于间隔906之间的多个栅极端盖隔离结构926中的每个包括下方电介质部分928和下方电介质部分928上的电介质盖930。在实施例中，通过沉积诸如氮化硅层的第一电介质材料并且然后使其凹陷以提供下方电介质部分 928，从而形成多个栅极端盖隔离结构926。沉积工艺可以是共形工艺，在一个实施例中，共形工艺在下方电介质部分928内提供缝隙932。于是，在实施例中，多个栅极端盖隔离结构926中的每个包括在栅极端盖隔离结构 926内居中的垂直缝隙932。然后在下方电介质部分928上方的凹陷区域中形成电介质盖材料，例如金属氧化物材料(例如，氧化铪)。可以对电介质盖材料进行平面化以形成电介质盖930，或者可以使电介质盖材料向上生长以直接提供电介质盖930。
再次参考图9B，在实施例中，栅极端盖隔离结构926在具有间隔906 的半导体鳍状物之间，并且栅极端盖隔离结构950在具有间隔904的半导体鳍状物之间。栅极端盖隔离结构926具有的宽度比栅极端盖隔离结构950 的对应宽度更窄。在一个实施例中，栅极端盖隔离结构926具有的总组分与栅极端盖隔离结构950的总组分不同。在一个这种实施例中，栅极端盖隔离结构950还包括第三电介质层956，例如在下方电介质部分952的底部部分上以及下方电介质部分952的侧壁内的氧化硅层。电介质盖952还在第三电介质层956上。在实施例中，下方电介质部分952的侧壁具有大致与第三电介质层956的最上表面共面的最上表面，并且电介质盖952具有基本平面的最底部表面，如图9B所示。在另一实施例中，下方电介质部分 952的侧壁具有低于第三电介质层956的最上表面的最上表面，并且电介质盖952在侧壁位置之上进一步向下延伸。在又一实施例中，下方电介质部分952的侧壁具有高于第三电介质层956的最上表面的最上表面，并且电介质盖952在第三电介质层956之上进一步向下延伸。
在实施例中，层956的沉积工艺是共形工艺，在一个实施例中，共形工艺在第三电介质层956内提供竖直缝隙958。不过，在另一个实施例中，缝隙958不形成于较宽结构中，而是形成于较窄结构中(例如，上述缝隙 932)。应当认识到，层928和952可以由诸如氮化硅的相同材料构成，并且彼此同时形成。还应当认识到，层930和954可以由诸如氧化铪的相同材料构成并且彼此同时形成。结构950中存在、但从结构926省略的第三电介质层956可以通过共形沉积而形成在整个结构上，但从结构926排除，因为层928实质上在第一沉积工艺中填充间隔906，第一沉积工艺未完全填充间隔904。
参考图9C，去除牺牲间隔体916。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除牺牲间隔体916。在实施例中，还去除了鳍状物上方的图案化堆叠体层以提供鳍状物906’和902’。
再次参考图9C，在实施例中，栅极端盖隔离结构926或950处于沟槽隔离层的最上表面下方的对应凹陷中。在实施例中，栅极端盖隔离结构926 或950包括下方电介质部分和下方电介质部分上的电介质盖。在实施例中，栅极端盖隔离结构926或950包括在第二栅极端盖隔离结构内居中的竖直缝隙。在实施例中，第一栅极端盖隔离结构926具有的总组分例如通过包括附加的填充电介质材料而与第二栅极端盖隔离结构950的总组分不同。
在栅极端盖隔离结构926或950包括下方电介质部分和下方电介质部分上的电介质盖的实施例中，通过首先沉积诸如SiN层、SiCN层、SiOCN 层、SiOC层或SiC层的第一电介质材料并且然后使其凹陷以提供下方电介质部分，可以形成栅极端盖隔离结构926或950。在一个实施例中，第一电介质材料是氮化硅层。然后在下方电介质部分上方的凹陷区域中形成电介质盖材料，例如金属氧化物材料(例如，氧化铪、氧化铪铝、或氧化铝)。在一个实施例中，金属氧化物材料是氧化铪。在另一个实施例中，电介质盖材料是低k电介质材料。可以对电介质盖材料进行平面化以形成电介质盖，或者可以使电介质盖材料向上生长以直接提供电介质盖。应当认识到，根据本公开的一个或多个实施例，栅极端盖隔离结构即使在存在鳍状物切口的位置中也均具有进出页面的恒定宽度。
在实施例中，如整个本说明书中所用的，层间电介质(ILD)材料由电介质或绝缘材料的层构成或包括电介质或绝缘材料的层。适当电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂的氧化物、本领域中已知的各种低k电介质材料、以及它们的组合。层间电介质材料可以由例如化学气相沉积 (CVD)、物理气相沉(PVD)的常规技术或由其它沉积方法形成。
在实施例中，也如整个本说明书中所用，金属线或互连线材料(和过孔材料)由一种或多种金属或其它导电结构构成。常见的示例是使用可以或可以不包括铜和周围ILD材料之间的阻挡层的铜线和结构。如本文所用，术语金属包括多种金属的合金、堆叠体和其它组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一种或多种的层)、不同金属或合金的堆叠体等。于是，互连线可以是单一材料层，或者可以由几个层形成，包括导电衬层和填充层。可以使用诸如电镀、化学气相沉积或物理气相沉积的任何适当的沉积工艺形成互连线。在实施例中，互连线由导电材料构成，所述导电材料例如但不限于Cu、Al、Ti、Zr、Hf、V、 Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。在本领域中，有时也将互连线称为迹线、导线、线路、金属，或简称为互连。
在实施例中，也如整个本说明书中所用，硬掩模材料、盖层或插塞由与层间电介质材料不同的电介质材料构成。在一个实施例中，可以在不同区域中使用不同硬掩模、盖或插塞材料，以便提供相对于彼此以及相对于下方电介质和金属层的不同生长或蚀刻选择性。在一些实施例中，硬掩模层、盖或插塞层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层、或两者、或其组合。其它适当材料可以包括基于碳的材料。取决于特定实施方式，可以使用本领域中已知的其它硬掩模、盖或插塞层。硬掩模、盖或插塞层可以通过CVD、PVD或通过其它沉积方法形成。
在实施例中，也如整个本说明书中所用，使用193nm浸入式光刻(i193)、 EUV光刻和/或EBDW光刻等执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂层(ARC) 和光致抗蚀剂层构成的三层掩模。在特定的这种实施例中，形貌掩蔽部分是碳硬掩模(CHM)层，并且抗反射涂层是硅ARC层。
本文公开的实施例可以用于制造宽范围的不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其它实施例中，可以制造半导体存储器。此外，可以在本领域已知的宽范围的各种电子装置中使用集成电路或其它微电子器件。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。可以将集成电路与系统中的总线和其它部件耦合。例如，处理器可以由一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每个可以潜在地使用本文公开的方法制造。
图10示出了根据本公开的实施例的一种实施方式的计算装置1000。计算装置1000容纳板1002。板1002可以包括若干部件，包括但不限于处理器1004和至少一个通信芯片1006。处理器1004物理和电耦合到板1002。在一些实施方式中，至少一个通信芯片1006也物理和电耦合到板1002。在其它实施方式中，通信芯片1006是处理器1004的部分。
取决于其应用，计算装置1000可以包括可以或可以不物理和电耦合到板1002的其它部件。这些其它部件包括但不限于易失性存储器(例如， DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、压缩磁盘(CD)、数字多用盘(DVD)等)。
通信芯片1006能够实现用于向和从计算装置1000传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片1006可以实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16 系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、 EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其它无线协议。计算装置1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi 和蓝牙的较短距离无线通信，并且第二通信芯片1006可以专用于诸如GPS、 EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等较长距离无线通信。
计算装置1000的处理器1004包括封装于处理器1004内的集成电路管芯。处理器1004的集成电路管芯可以包括根据本公开的实施例的实施方式构建的一个或多个结构，例如自对准栅极端盖(SAGE)结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
通信芯片1006也包括封装于半导体芯片1006内的集成电路管芯。通信芯片1006的集成电路管芯可以包括根据本公开的实施例的实施方式构建的一个或多个结构，例如自对准栅极端盖(SAGE)结构。
在其它实施方式中，计算装置1000内容纳的另一个部件可以包含集成电路管芯，该集成电路管芯包括根据本公开的实施例的实施方式构建的一个或多个结构，例如自对准栅极端盖(SAGE)结构。
在各种实施方式中，计算装置1000可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其它实施方式中，计算装置1000可以是处理数据的任何其它电子装置。
图11示出了包括本公开的一个或多个实施例的内插器1100。内插器 1100是用于将第一衬底1102桥接到第二衬底1104的居间衬底。第一衬底 1102可以是例如集成电路管芯。第二衬底1104可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，内插器1100的目的是将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，内插器1100可以将集成电路管芯耦合到球栅阵列(BGA)1106，球栅阵列1106然后可以耦合到第二衬底1104。在一些实施例中，第一和第二衬底1102/1104附接到内插器1100的相对侧。在其它实施例中，第一和第二衬底1102/1104附接到内插器1100的同一侧。并且在其它实施例中，利用内插器1100互连三个或更多衬底。
内插器1100可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其它实施方式中，内插器可以由交替的刚性或柔性材料形成，其可以包括上文描述的用于半导体衬底中的相同材料，例如硅、锗以及其它III-V族和IV族材料。
内插器可以包括金属互连1108和过孔1110，包括但不限于穿硅过孔 (TSV)1112。内插器1100还可以包括嵌入式器件1114，包括无源和有源器件。这种器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插器 1100上形成更复杂的器件，例如，射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本公开的实施例，本文公开的设备或过程可以用于内插器1100的制造中或用于内插器1100中包括的部件的制造中。
于是，本公开的实施例包括双自对准栅极端盖(SAGE)架构、以及制造双自对准栅极端盖(SAGE)架构的方法。
本公开(包括摘要中所述内容)的实施例的所例示的实施方式的以上描述并非旨在穷举或将本公开限于所公开的精确形式。尽管出于例示性目的在本文中描述了本公开的具体实施方式和示例，但相关领域的技术人员将认识到，在本公开的范围内，各种等价修改都是可能的。
考虑到以上具体实施方式可以对本公开做出这些修改。以下权利要求中使用的术语不应被解释成将本公开限制于说明书和权利要求中所公开的具体实施方式。相反，本公开的范围要完全由以下权利要求确定，权利要求要根据权利要求解释所建立的原则来解释。
示例性实施例1：一种集成电路结构包括第一半导体鳍状物，其具有沿第一半导体鳍状物的长度的切口。第二半导体鳍状物与第一半导体鳍状物平行。第一栅极端盖隔离结构在第一半导体鳍状物和第二半导体鳍状物之间。第二栅极端盖隔离结构在沿第一半导体鳍状物的长度的切口的位置处。第二端盖隔离结构与第一端盖隔离结构平行并与其分开，在第一和第二端盖隔离结构之间没有居间半导体鳍状物。
示例性实施例2：根据示例性实施例1的集成电路结构，其中第二栅极端盖隔离结构具有处于第一栅极端盖隔离结构的底表面上方的底表面。
示例性实施例3：根据示例性实施例1或2的集成电路结构，还包括与第一和第二半导体鳍状物平行的第三半导体鳍状物，第三半导体鳍状物在第二栅极端盖隔离结构的与第一栅极端盖隔离结构相对的一侧上与第二栅极端盖隔离结构间隔开第一间隔，其中第二半导体鳍状物与第一栅极端盖隔离结构间隔开小于第一间隔的第二间隔。
示例性实施例4：根据示例性实施例1、2或3的集成电路结构，其中第一栅极端盖隔离结构具有沿第一和第二半导体鳍状物的长度的第一基本均匀的宽度，并且其中第二栅极端盖隔离结构具有沿第一和第二半导体鳍状物的长度的第二基本均匀的宽度。
示例性实施例5：根据示例性实施例4的集成电路结构，其中第二基本均匀的宽度大于第一基本均匀的宽度。
示例性实施例6：根据示例性实施例1、2、3、4或5的集成电路结构，其中第一或第二栅极端盖隔离结构之一或两者包括下方电介质部分和下方电介质部分上的电介质盖。
示例性实施例7：根据示例性实施例1、2、3、4、5或6的集成电路结构，其中第一或第二栅极端盖隔离结构之一或两者包括在第一或第二栅极端盖隔离结构之一或两者内居中的竖直缝隙。
示例性实施例8：根据示例性实施例1、2、3、4、5、6或7的集成电路结构，其中第一栅极端盖隔离结构具有的总组分与第二栅极端盖隔离结构的总组分不同。
示例性实施例9：一种集成电路结构包括第一半导体鳍状物，其具有沿第一半导体鳍状物的长度的切口。第二半导体鳍状物与第一半导体鳍状物平行。第一栅极端盖隔离结构在第一半导体鳍状物和第二半导体鳍状物之间。第二栅极端盖隔离结构在沿第一半导体鳍状物的长度的切口的位置处。第二栅极端盖隔离结构具有处于第一栅极端盖隔离结构的底表面上方的底表面。
示例性实施例10：根据示例性实施例9的集成电路结构，还包括与第一和第二半导体鳍状物平行的第三半导体鳍状物。第三半导体鳍状物在第二栅极端盖隔离结构的与第一栅极端盖隔离结构相对的一侧上与第二栅极端盖隔离结构间隔开第一间隔。第二半导体鳍状物与第一栅极端盖隔离结构间隔开小于第一间隔的第二间隔。
示例性实施例11：根据示例性实施例9或10的集成电路结构，其中第一栅极端盖隔离结构具有沿第一和第二半导体鳍状物的长度的第一基本均匀的宽度，并且其中第二栅极端盖隔离结构具有沿第一和第二半导体鳍状物的长度的第二基本均匀的宽度。
示例性实施例12：根据示例性实施例11的集成电路结构，其中第二基本均匀的宽度大于第一基本均匀的宽度。
示例性实施例13：根据示例性实施例9、10、11或12的集成电路结构，其中第一或第二栅极端盖隔离结构之一或两者包括下方电介质部分和下方电介质部分上的电介质盖。
示例性实施例14：根据示例性实施例9、10、11、12或13的集成电路结构，其中第一或第二栅极端盖隔离结构之一或两者包括在第一或第二栅极端盖隔离结构之一或两者内居中的竖直缝隙。
示例性实施例15：根据示例性实施例9、10、11、12、13或14的集成电路结构，其中第一栅极端盖隔离结构具有的总组分与第二栅极端盖隔离结构的总组分不同。
示例性实施例16：一种集成电路结构包括第一半导体鳍状物，其具有沿第一半导体鳍状物的长度的切口。第二半导体鳍状物与第一半导体鳍状物平行。第一栅极端盖隔离结构在第一半导体鳍状物和第二半导体鳍状物之间。第二栅极端盖隔离结构在沿第一半导体鳍状物的长度的切口的位置处。第三半导体鳍状物与第一和第二半导体鳍状物平行。第三半导体鳍状物在第二栅极端盖隔离结构的与第一栅极端盖隔离结构相对的一侧上与第二栅极端盖隔离结构间隔开第一间隔。第二半导体鳍状物与第一栅极端盖隔离结构间隔开小于第一间隔的第二间隔。。
示例性实施例17：根据示例性实施例16的集成电路结构，其中第一栅极端盖隔离结构具有沿第一和第二半导体鳍状物的长度的第一基本均匀的宽度，并且其中第二栅极端盖隔离结构具有沿第一和第二半导体鳍状物的长度的第二基本均匀的宽度。
示例性实施例18：根据示例性实施例17的集成电路结构，其中第二基本均匀的宽度大于第一基本均匀的宽度。
示例性实施例19：根据示例性实施例16、17或18的集成电路结构，其中第一或第二栅极端盖隔离结构之一或两者包括下方电介质部分和下方电介质部分上的电介质盖。
示例性实施例20：根据示例性实施例16、17、18或19的集成电路结构，其中第一或第二栅极端盖隔离结构之一或两者包括在第一或第二栅极端盖隔离结构之一或两者内居中的竖直缝隙。
示例性实施例21：根据示例性实施例16、17、18、19或20的集成电路结构，其中第一栅极端盖隔离结构具有的总组分与第二栅极端盖隔离结构的总组分不同。

Claims (21)

1.一种集成电路结构，包括：
第一半导体鳍状物，所述第一半导体鳍状物具有沿所述第一半导体鳍状物的长度的切口；
与所述第一半导体鳍状物平行的第二半导体鳍状物；
处于所述第一半导体鳍状物和所述第二半导体鳍状物之间的第一栅极端盖隔离结构；以及
在沿所述第一半导体鳍状物的长度的所述切口的位置中的第二栅极端盖隔离结构，所述第二栅极端盖隔离结构与所述第一端盖隔离结构平行并且分开，在所述第一端盖隔离结构和所述第二端盖隔离结构之间没有居间半导体鳍状物。
2.根据权利要求1所述的集成电路结构，其中，所述第二栅极端盖隔离结构具有处于所述第一栅极端盖隔离结构的底表面上方的底表面。
3.根据权利要求1或2所述的集成电路结构，还包括：
与所述第一半导体鳍状物和所述第二半导体鳍状物平行的第三半导体鳍状物，所述第三半导体鳍状物在所述第二栅极端盖隔离结构的与所述第一栅极端盖隔离结构相对的一侧上与所述第二栅极端盖隔离结构间隔开第一间隔，其中，所述第二半导体鳍状物与所述第一栅极端盖隔离结构间隔开小于所述第一间隔的第二间隔。
4.根据权利要求1或2所述的集成电路结构，其中，所述第一栅极端盖隔离结构具有沿所述第一半导体鳍状物和所述第二半导体鳍状物的长度的第一基本均匀的宽度，并且其中，所述第二栅极端盖隔离结构具有沿所述第一半导体鳍状物和所述第二半导体鳍状物的长度的第二基本均匀的宽度。
5.根据权利要求4所述的集成电路结构，其中，所述第二基本均匀的宽度大于所述第一基本均匀的宽度。
6.根据权利要求1或2所述的集成电路结构，其中，所述第一栅极端盖隔离结构或所述第二栅极端盖隔离结构之一或两者包括下方电介质部分和所述下方电介质部分上的电介质盖。
7.根据权利要求1或2所述的集成电路结构，其中，所述第一栅极端盖隔离结构或所述第二栅极端盖隔离结构之一或两者包括在所述第一栅极端盖隔离结构或所述第二栅极端盖隔离结构之一或两者内居中的竖直缝隙。
8.根据权利要求1或2所述的集成电路结构，其中，所述第一栅极端盖隔离结构具有的总组分与所述第二栅极端盖隔离结构的总组分不同。
9.一种集成电路结构，包括：
第一半导体鳍状物，所述第一半导体鳍状物具有沿所述第一半导体鳍状物的长度的切口；
与所述第一半导体鳍状物平行的第二半导体鳍状物；
处于所述第一半导体鳍状物和所述第二半导体鳍状物之间的第一栅极端盖隔离结构；以及
在沿所述第一半导体鳍状物的长度的所述切口的位置中的第二栅极端盖隔离结构，其中，所述第二栅极端盖隔离结构具有处于所述第一栅极端盖隔离结构的底表面上方的底表面。
10.根据权利要求9所述的集成电路结构，还包括：
与所述第一半导体鳍状物和所述第二半导体鳍状物平行的第三半导体鳍状物，所述第三半导体鳍状物在所述第二栅极端盖隔离结构的与所述第一栅极端盖隔离结构相对的一侧上与所述第二栅极端盖隔离结构间隔开第一间隔，其中，所述第二半导体鳍状物与所述第一栅极端盖隔离结构间隔开小于所述第一间隔的第二间隔。
11.根据权利要求9或10所述的集成电路结构，其中，所述第一栅极端盖隔离结构具有沿所述第一半导体鳍状物和所述第二半导体鳍状物的长度的第一基本均匀的宽度，并且其中，所述第二栅极端盖隔离结构具有沿所述第一半导体鳍状物和所述第二半导体鳍状物的长度的第二基本均匀的宽度。
12.根据权利要求11所述的集成电路结构，其中，所述第二基本均匀的宽度大于所述第一基本均匀的宽度。
13.根据权利要求9或10所述的集成电路结构，其中，所述第一栅极端盖隔离结构或所述第二栅极端盖隔离结构之一或两者包括下方电介质部分和所述下方电介质部分上的电介质盖。
14.根据权利要求9或10所述的集成电路结构，其中，所述第一栅极端盖隔离结构或所述第二栅极端盖隔离结构之一或两者包括在所述第一栅极端盖隔离结构或所述第二栅极端盖隔离结构之一或两者内居中的竖直缝隙。
15.根据权利要求9或10所述的集成电路结构，其中，所述第一栅极端盖隔离结构具有的总组分与所述第二栅极端盖隔离结构的总组分不同。
16.一种集成电路结构，包括：
第一半导体鳍状物，所述第一半导体鳍状物具有沿所述第一半导体鳍状物的长度的切口；
与所述第一半导体鳍状物平行的第二半导体鳍状物；
处于所述第一半导体鳍状物和所述第二半导体鳍状物之间的第一栅极端盖隔离结构；以及
在沿所述第一半导体鳍状物的长度的所述切口的位置中的第二栅极端盖隔离结构；以及
与所述第一半导体鳍状物和所述第二半导体鳍状物平行的第三半导体鳍状物，所述第三半导体鳍状物在所述第二栅极端盖隔离结构的与所述第一栅极端盖隔离结构相对的一侧上与所述第二栅极端盖隔离结构间隔开第一间隔，其中，所述第二半导体鳍状物与所述第一栅极端盖隔离结构间隔开小于所述第一间隔的第二间隔。
17.根据权利要求16所述的集成电路结构，其中，所述第一栅极端盖隔离结构具有沿所述第一半导体鳍状物和所述第二半导体鳍状物的长度的第一基本均匀的宽度，并且其中，所述第二栅极端盖隔离结构具有沿所述第一半导体鳍状物和所述第二半导体鳍状物的长度的第二基本均匀的宽度。
18.根据权利要求17所述的集成电路结构，其中，所述第二基本均匀的宽度大于所述第一基本均匀的宽度。
19.根据权利要求16、17或18所述的集成电路结构，其中，所述第一栅极端盖隔离结构或所述第二栅极端盖隔离结构之一或两者包括下方电介质部分和所述下方电介质部分上的电介质盖。
20.根据权利要求16、17或18所述的集成电路结构，其中，所述第一栅极端盖隔离结构或所述第二栅极端盖隔离结构之一或两者包括在所述第一栅极端盖隔离结构或所述第二栅极端盖隔离结构之一或两者内居中的竖直缝隙。
21.根据权利要求16、17或18所述的集成电路结构，其中，所述第一栅极端盖隔离结构具有的总组分与所述第二栅极端盖隔离结构的总组分不同。
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