TWI472157B - 具有可組構輸入／輸出之晶粒裝置及其控制方法 - Google Patents

Description

具有可組構輸入/輸出之晶粒裝置及其控制方法 發明背景

本發明一般是關於積體電路，且本發明尤其是關於積體電路輸入/輸出設計。

多晶片且甚至板層處理已經且繼續逐漸實施為單一晶片上的積體電路，其中該單一晶片有時被稱為系統單晶片(SOC)。SOC可發送信號給許多裝置且自許多裝置接收信號，例如許多記憶體裝置、低階裝置或者執行超專用功能的裝置。每一類型的裝置以及每種子類型的裝置可能需要或使用必須符合某指定要求的介面信號及路徑，且該等要求可能彼此不同。

該等要求(一般與電流強度、電壓位準、輸入及輸出阻抗及其他事物相關)一般由各種標準實體制定，雖然一些“標準”可能僅僅是實際的標準或裝置製造商規格。在任何情況下，SOC積體電路可能被要求以依據多個I/O標準之要求同時或者在多個不同版本的晶片上提供輸入/輸出(I/O)。

依據多個標準提供I/O，對晶片設計造成了困難。與I/O相關的電路經常被設置在I/O槽內，該等I/O槽一般位於繞著一裝置之周邊的I/O環內。被組構以滿足多種I/O標準的不同I/O槽之使用可能增加設計時間。利用一類型的I/O槽替換另一類型的I/O槽(例如，用於一不同版本的晶片)可能必須重新配置該I/O槽之外部以及重新驗證設計之重要部 分。而且，多種I/O槽之使用可能在面積及電源使用間取捨，且可能降低整體晶片效能。

更複雜的問題是，I/O部分一般在不同時間被設計(自IP販售商獲得)或者被整合到多個晶片內。因此一般而言，每個I/O槽是獨立的。因此，每個I/O墊片可能需要其本身的電源結構、靜電釋放(ESD)結構、參考電流及電壓校準。不幸地是，可能導致複雜的介面、設計無效率及效能降低。例如，每個I/O槽可能需要獨特的電源結構、獨特的匯流排以及可能獨特的電源墊片。除此之外，一般需要額外的矽區域用於產生不同的電壓參考(增加了面積及電源使用)或者電壓參考之數目可能被域少，因而降低了晶片效能。

而且，用以隨著製程、電壓及溫度變化(PVT)提供適合的I/O操作的校準電路可能被要求複製給每個不同類型的I/O槽，因而增加了設計複雜度及面積與電源要求。可選擇的方式是，校準電路可被減少或去除，以及(例如)輸出電路驅動器可被增強以總是提供一指定的最小電流。不幸地是，此解決方法導致在正常操作期間提供過度的電流，因而導致增加的電源使用。

發明概要

本發明提供一種具有一I/O環的晶粒。在一層面中，本發明提供一可組構輸入/輸出(I/O)方塊，該可組構輸入/輸出(I/O)方塊包含多個次單元；以及一金屬層，該金屬層被組構以耦接一組態中的該等次單元之選定的次單元以提供依 據一選定的I/O要求的I/O介面。

在另一層面中，本發明提供一種用於組構輸入/輸出(I/O)方塊的方法，該方法包含以下步驟：提供一或多個I/O方塊，該一或多個I/O方塊中的每個具有多個次單元；決定該一或多個I/O方塊中的每個之一或多個要求；以及金屬化該等I/O方塊中的每個以耦接表示該一或多個要求的一組態內的該等次單元中選定的次單元。

在另一層面中，本發明提供一種具有積體電路的晶粒，該晶粒包含一或多個可組構輸入/輸出(I/O)方塊，該等I/O方塊中的每個包含：多個次單元；以及一金屬層，被組構以耦接一組態中的該等次單元中選定的次單元以提供表示一I/O要求的I/O介面。

在另一層面中，本發明提供一種具有積體電路的晶粒，該晶粒包含多個輸入/輸出(I/O)方塊，該等I/O方塊中的每個具有被組構以依據一或多個I/O要求提供一或多個I/O介面信號的電路；以及一校準方塊，被組構以輸出適用於校準該等I/O方塊之電路的一信號給該等I/O方塊以調整該等一或多個I/O介面信號。

在另一層面中，本發明提供一種具有積體電路的晶粒，該晶粒包含多個輸入/輸出(I/O)方塊，該等I/O方塊中的每個具有被組構以提供表示一或多個I/O要求的一I/O信號的電路；以及一參考方塊，被組構以輸出適用於調整該I/O信號的一I/O資訊信號給該等I/O方塊。

在另一層面中，本發明提供一種用於控制一晶粒上的 可組構輸入/輸出(I/O)方塊的方法，該方法包含以下步驟：提供多個I/O方塊，該等I/O方塊中的每個具有被組構以依據一要求提供I/O介面的一電路；在該等I/O方塊中的每個上接收一I/O資訊；以及調整被產生用於I/O介面的一信號以具有表示該I/O資訊信號之資訊的特性。

在另一層面中，本發明提供一種具有積體電路的晶粒，該晶粒包含：多個輸入/輸出(I/O)方塊，該等I/O方塊中的每個被組構以依據一或多個I/O要求提供I/O介面；以及一參考電壓方塊，被組構以輸出一電壓參考信號給該等I/O方塊中的每個，該電壓參考信號被組構以提供一參考電壓位準給該等I/O方塊中的每個。

在另一層面中，本發明提供一種具有積體電路的晶粒，該晶粒包含多個輸入/輸出(I/O)方塊，該等I/O方塊中的每個具有用以依據一或多個I/O要求提供一或多個I/O信號的電路；一參考電壓方塊，被組構以輸出表示一電壓位準的一信號給該等I/O方塊中的每個；以及一校準方塊，被組構以輸出被組構以校準該一或多個I/O信號的一信號給該等I/O方塊。

在另一層面中，本發明提供各自具有積體電路的多個晶粒，該積體電路包括形成多個I/O槽的一輸入/輸出(I/O)環，該等晶粒中的每個在該I/O環內具有一共同基本範本的電路元件，該等電路元件中的至少一些被配置在次單元內，其中金屬化基於每個I/O槽之一選定的I/O標準只連接該等次單元中的一些。

當探討到本揭露時，本發明之此等及其他層面可較全面地被理解。

圖式簡單說明

第1圖是依據本發明之一實施例的可被組構以依據一或多個不同的要求提供I/O的晶粒之一方塊圖；第2圖是依據本發明之層面的一可組構輸入/輸出(I/O)槽的一方塊圖；第3圖是依據本發明之一實施例的用於組構一或多個I/O槽的方法之流程圖；第4圖是包括一或多個可組構I/O槽以及耦接到該等I/O墊片中的一者或多者的一參考單元的一晶粒之方塊圖；第5圖是包括耦接到一校準單元的一參考電壓單元之一參考單元的一方塊圖；第6圖是依據本發明之一實施例的一校準單元之一電路圖；第7A-N圖描述了依據本發明之一實施例的用於一I/O槽之次單元的示例電路；以及第8圖是描述用於控制一晶粒上的一可組構I/O槽的方法之一流程圖。

較佳實施例之詳細說明

第1圖是包括多個輸入/輸出(I/O)槽100的一晶粒110之方塊圖。在大部分實施例中，該晶粒是一系統單晶片(SOC)。該晶粒包括複數個半導體材料層，且一些金屬層分 散設於其中，其中該半導體材料被適當地處理且該金屬層被圖案化以形成積體電路。如所描述的，該晶粒之一中心區域提供用於該SOC執行任務所需的邏輯及其他功能給設於該晶粒之周邊的I/O槽。為了清楚，只有幾個I/O槽在第1圖中被顯示，整個周邊(除了角落)一般包含I/O槽，其中該周邊形成該晶粒之一I/O環。

該等I/O槽各自連接到個別的I/O墊片(圖未示)，該等I/O墊片提供一路徑用以自外部裝置接收信號以及發送信號給外部裝置。每個I/O槽一般應依據一或多個不同的要求發送及/或接收信號。一般而言，該一或多個要求與電流相關要求、電壓相關要求或者阻抗相關要求有關。該等要求可以且一般是不同的，取決於一特定I/O槽應符合的介面標準。在許多實施例中，一彈性供應域被提供，例如，透過至一供應匯流排的電源連接或者透過連接指定電源信號的金屬化圖案，每個槽可得到各種電源信號。

每個I/O槽由電晶體之一基本模板(base template)組成，以及在一些實施例中可能具有額外的電阻元件以及可能具有電容或電感元件。在大部分實施例中，該基本模板包括足夠的元件以允許建構與多個I/O標準中的任何一者相容的一I/O槽。因此在大部分實施例中，任何I/O槽可被組構以依據多個I/O標準中的任何一者使用，與其他I/O槽之組構無關。形成I/O槽的該基本模組內的元件之互連透過使用不同的金屬化圖案而達成。因此，晶圓半導體製程可能對於被配置給不同I/O的晶片是相同的，其中提供給不同I/O 組態的金屬化製程有差別。因此，該等I/O槽可以被認為是金屬可組構I/O槽。

較佳地或者實質上，該基本模板之所有電晶體具有相同的寬度/長度比率，取決於製程變化。在一些實施例中，該基本模板之電晶體都或者實質上都具有寬度/長度比率以落於相同的模型參數內。然而，在一些實施例中，該基本模板包括具有變化寬度/長度比率的一些電晶體及多個電阻類型及尺寸。使用具有共同尺寸的電晶體之基本模板一般提供增加的產率，一般也提供增加的模型精確度。

第2圖是依據本發明之一實施例的一示範性可組構輸入/輸出(I/O)槽的一方塊圖。該I/O槽包括一阻抗匹配及終端部分210、一轉換部分230以及一邏輯部分250，如第2圖所示。在一些實施例中，每個基本模板可被配置為電源/接地墊片。

該阻抗匹配及終端部分包括由電晶體及電阻組成的次單元260。選定的次單元透過金屬化被耦接以提供在符合一選定的I/O標準的一系列阻抗上操作。在大部分實施例中，選定的次單元以並聯及/或串聯被不同地耦接在一起以提供適合的阻抗範圍或終端特性。

在該等次單元內，該等電晶體中選定的電晶體被接通或截止以提供依據該選定的I/O標準校準的阻抗或終端。在一實施例中，該等阻抗或終端次單元中的每個包括耦接到多個下拉(pull down)結構的多個上拉(pull up)結構。

該轉換部分包括用以將信號從一核心邏輯電壓域轉換 到I/O電壓域的積體電路元件。在一些實施例中，用以將電流在該核心邏輯域與I/O域之間轉換的積體電路元件也被提供。該轉換部分包括足夠數目及類型的積體電路元件(主要是各種電晶體及電阻器)，該等元件可透過金屬化互連以提供該核心邏輯域與由各種標準指定的多個I/O域中的任何一者之間的轉換。在一實施例中，且如第2圖中所描述，該轉換部分包括一電流及電壓子部分270、一接收器子部分280以及一預驅動器子部分290。

該電流及電壓子部分一般包括電流及偏壓翻譯器。較佳地，該等電流及偏壓翻譯器接收一偏壓及一參考電流且產生偏壓及參考電流以供核心域及I/O域之使用。基於一選定的I/O標準，不同組態的翻譯器可透過金屬化耦接以用於該積體電路。

該接收器子部分由形成一些閘的一些電晶體組成。該等閘可被視為大量的閘，其中大量閘中只有選定的閘透過金屬化被互連，取決於一選定的標準。該接收器子部分一般被組構以實施比較器、位準解譯器以及在一些實施例中實施該核心域內的一些邏輯操作。

該預驅動器子部分也由形成一些閘的一些電晶體組成。該等閘也可視為大量的閘，其中大量閘中只有選定的閘被互連，取決於一選定的標準。該預驅動器子部分一般透過金屬化被組構以提供該I/O域內的位準轉換、旋轉率控制及邏輯操作。

該邏輯部分被組構以接收及發送信號且執行基於邏輯 的功能，基於透過金屬化多個閘的可選擇性互連。該邏輯部分包括用以自設於該I/O槽內部的電路以及設於該I/O槽外部的電路接收信號以及發送信號到該I/O槽內部的電路以及該I/O槽外部的電路。該邏輯部分也包括可透過金屬化組構以執行複雜I/O功能、使用者定義測試功能以及高速邏輯功能的電路。在各個實施例中，該邏輯部分被組構以執行聯合測試動作組(JTAG)測試、編碼、解碼、多工、解多工、時鐘再同步化或其他功能中的一者或多者。

第3圖是描述了依據本發明之一實施例的用於組構一或多個I/O槽的方法之一流程圖。在許多實施例中，該等I/O槽關於第2圖或者其他圖式被描述。在方塊300內，該流程藉由在一或多個I/O槽內提供次單元而組構一I/O槽。該流程在方塊310決定該等I/O槽中的每個之一或多個要求。在方塊320，該流程金屬化每個I/O槽以將選定的次單元耦接在一起，且在一些實施例中將選定的閘耦接在一起，以及在一些進一步的實施例中將次單元之電晶體耦接在一起。因此，該流程可根據期望透過金屬化組構I/O槽，從而提供一晶粒之一I/O環上的I/O分配之彈性。

在一實施例中，該等I/O槽中的每個被提供在該I/O上相同的多個次單元。在其他實施例中，該等I/O槽被提供在一I/O槽上不同的多個次單元。在一實施例中，每個次單元被配置由半導體材料製造的多個電路元件。在一實施例中，該I/O槽之每個次單元包括相同的電路元件。在另一實施例中，該I/O槽之一或多個次單元包括不同的電路元件。

在另一實施例中，該等子單元中的每個包括一組元件，該組元件包括短通道及長通道、厚及薄氧化電晶體以及多個電阻類型及尺寸以實現不同的組態以(例如)滿足不同I/O槽的不同I/O要求。

在一實施例中，每個I/O槽之一或多個要求基於I/O槽被組構的期望的I/O要求被決定。在各個實施例中，該等要求包括阻抗要求、電壓要求、電流要求及可程式化邏輯功能。該等要求可基於I/O介面需求被決定。該等I/O介面需求可由I/O槽設計者決定。

在一實施例中，每個I/O槽藉由提供設置在包含該I/O槽之該等次單元的一層上的一金屬層而被金屬化，其中導孔被適當地使用。該金屬層被設置在包含該等次單元的層上，使得一或多個選定的次單元在各個實施例中以各種方式連接，以形成一選定的次單元組態。在一些實施例中，該等次單元串聯及/或並聯連接。在許多情況下，被金屬化的次單元組態表示出被認為是該I/O槽需要的要求。因而在許多情況下，該等要求表示該I/O槽應連接的一I/O標準。該等要求可包括阻抗、電壓及電流要求。因此，該次單元組態依據I/O之組態產生阻抗、電壓及/或電流效能。

此外，不同的I/O槽可依據相同或不同的I/O要求被組構。因此，例如，相鄰的I/O槽可被組構，以依據相同的I/O要求或不同的I/O要求操作。

在一些實施例中，該I/O槽包括兩層或更多層的次單元，其中一金屬層被設置在每兩層次單元之間。該金屬層 內的導孔被組構以將第一層次單元內的一或多個次單元與第二層內的一或多個次單元耦接，從而產生一多維次單元組態。在另一實施例中，該金屬層也可將相同層內的次單元耦接在一起以產生一維次單元組態。因此，例如，一第一I/O槽之金屬層可被組構為不同於一第二I/O槽之一金屬層，以提供依據該第一I/O槽及該第二I/O槽之不同要求的介面。

在一實施例中，每個I/O槽之每個次單元包括相同的電路元件。在另一實施例中，每個I/O墊片之一或多個次單元包括不同的電路元件。在一實施例，該等電路元件包括電晶體、電阻及類似者。在一特定的實施例中，該電路元件形成上拉電晶體電路以及下拉電晶體電路，以及其他電路。

一或多個I/O槽可被組構以依據不同要求提供I/O介面。在一實施例中，一第一I/O槽被組構以依據互補金屬氧半導體(CMOS)要求提供介面；以及一第二I/O槽被組構以依據電晶體-電晶體邏輯(TTL)提供介面。然而，該等I/O槽之次單元組態可以是使得該等I/O槽介面依據任何其他I/O要求，例如HSTL、LVDS、CML、PECL、DAC、ADC、SSTL、USB、I2C或其他要求中的一些或所有之要求。

第4圖是包括一或多個可組構I/O槽400及耦接到該等I/O槽中的一者或多者的一參考單元410之一晶粒的方塊圖。在一實施例中，每個I/O墊片400耦接到該參考單元。在大部分實施例中，該參考單元包含一能隙電路之元件，該能隙電路也可被稱為一能隙電壓參考電路。在一實施例中，該參考電路也耦接到一轉發器420，該轉發器420耦接 到該等I/O槽中的一者或多者。

該參考單元包括被組構以提供一電壓參考信號的電路。在一些實施例中，該參考單元也被組構以提供一電流參考信號。該電壓參考信號被該等I/O槽接收。每個I/O槽包括用於使用該電壓參考信號以及電流參考信號(若可應用)產生電壓及電流偏差以供該I/O槽使用的電路，例如被該I/O槽內的比較器及位準偏移器使用。用於使用該電壓參考信號產生電壓及電流偏差的電路基於I/O槽所選定的金屬化圖案而不同，其中被選擇的金屬化部分與要實施的該I/O槽的該等I/O要求相依。在I/O槽之一些實施例中設於該轉換部分之電流及電壓子部分的此電路(例如，關於第2圖所描述的)被組構以產生可能不同的電壓及電路偏差，取決於透過不同的金屬化圖案耦接在一起的電路元件。因此，該參考單元產生參考電壓及電流給所有I/O槽，儘管I/O槽被組構的I/O標準。

在一實施例中，該參考單元設於該晶粒上的由晶粒設計者決定的一位置，且每個I/O槽設於該晶粒之周邊。在大多數實施例中，該參考單元設於該晶粒之一角落附近。

該轉發器包括用以重新產生該參考單元提供的參考信號之電路。在大多數實施例中，該轉發器單元可被嵌入該晶粒之一角落附近，該角落一般是不同於該參考單元被設置在其上的一角落的角落。

在許多實施例中，一校準單元與該參考單元一起被使用，且在一些實施例中可被認為是該參考單元之部分或者 與該參考單元共同設置在一起。較佳地，該晶粒上的一個單一校準單元被用以產生校準信號以供每個I/O槽使用，儘管該等I/O槽可具有不同的I/O標準。該等校準信號被該等I/O槽用以實現(例如)一指定輸入/輸出阻抗。因此，一共同基本模板及單個校準單元可被用以依據多個I/O標準提供I/O。

一致的靜電釋放(ESD)結構也被提供給具有不同I/O標準的多個I/O槽。該一致的ESD結構較佳的是額定用於任何I/O標準之一最大值的一ESD結構，包括電源或接地墊片之任何要求。此ESD結構之使用簡化了晶粒之設計及構造。而且，該一致的ESD結構之使用允許增加該I/O環上的各種標準的I/O槽之分配的彈性，以及接地及電源槽之分配的彈性。接地及電源槽之分配的彈性允許一接地或電源墊片被指定給該I/O環內的任何I/O槽。

第5圖是依據本發明之層面的一晶粒之部分的一實施例之方塊圖。一參考電壓/電流產生器510提供一參考電壓信號以及可取捨的一參考電流信號。在許多實施例中，該參考電壓/電流產生器包含可藉以導出一參考電壓的一能隙電路。該參考電壓信號以及可取捨的參考電流信號被提供給一阻抗校準電路520。一示範性阻抗校準電路關於第6圖被討論。該阻抗校準電路產生校準信號，該等校準信號與該參考電壓信號以及該參考電流信號一起被提供給I/O槽530。在一些實施例中且如第5圖所描述的，該等校準信號以及參考信號也被提供給一轉發器電路540，該轉發器電路540將該等信號提供給更多的I/O槽550。

在一實施例中，該參考電壓/電流產生器是被組構以輸出表示該晶粒之半導體材料之能隙的一信號之電路。因此，該參考電壓單元可以是產生一精確電壓參考信號的一能隙電路，該精確電壓參考信號包括表示一參考電壓位準的資訊。在一些實施例中，該參考電壓單元是被組構以輸出在包括依據本發明之層面的晶粒之晶圓堆之製程電壓溫度(PVT)變化中相當穩定的一信號之電路。

該參考電壓信號分配給每個I/O墊片。該電壓參考信號在每個I/O墊片內被本地轉換以滿足該I/O墊片藉以被組構以操作的I/O標準之要求。在一實施例中，該校準單元包括被組構以輸出一校準信號(一般以多個信號之形式)的電路，該校準信號表示用以啟動一或更多個電路元件之指令。該等電路元件中的每個被包括在接收該校準信號的一I/O槽之一次單元內。在許多實施例中，該信號以提供一校準碼的多個信號之形式，該校準碼表示(例如)應被啟動的上拉電晶體以及應被啟動的下拉電晶體。在一實施例中，該信號包括該次單元內的哪些電路元件應該被啟動/關閉的資訊。一般而言，該校準信號或者該校準信號之部分被提供給該等電路元件之選定的閘。

第6圖是依據本發明之一實施例的一校準單元之部份示意性的部分方塊圖。一能隙電路611提供表示該晶粒之一能隙的信號。表示該晶粒之能隙的信號被一比較器615接收。該比較器比較該信號與自一下拉結構617回饋的一電壓能隙(VBG)信號。該下拉結構包括一對腳，該對腳各自具有 串聯的一電晶體及一電阻。第一腳包括一外部電阻，其電阻可被精確地指定。第二腳包括一可變電阻。該可變電阻可以許多方式形成。在一些實施例中，該可變電阻包括並聯的電阻，其中不同的電阻基於一控制信號接收一電流。該VBG信號取自該第一腳之中間點。該下拉結構之一輸出取自該第二腳之一中間點。

該下拉結構腳之輸出被又一比較器619接收。該又一比較器也接收該VBG信號為一輸入。該又一比較器之輸出被一狀態機621接收。該狀態機被組構以產生被提供給該第二腳之可變電阻的控制信號，且該控制信號可被稱為一下拉結構校準信號。當該比較器615有效地將該VBG信號驅動為等於該能隙信號，且該又一比較器619提供表示VBG與該第二腳之中間點之間的差值的一信號時，該狀態機621能夠決定一下拉結構校準信號以調整該可變電阻，從而考慮製程及溫度變化。該狀態機621也被組構以產生一下拉校準碼以分配給各個I/O槽，其中該下拉校準碼一般匹配該下拉結構校準碼。

第6圖之電路也包括一上拉結構625。該上拉結構625包括兩腳，其中晶粒上相等的電阻形成一第一腳以及可變電阻形成第二腳。一下可變電阻之電阻值由下拉結構校準碼決定。一比較器627接收來自該兩腳中的每個腳之中間點的信號，且提供一輸出給一狀態機629。該狀態機629被組構以產生被提供給該第二腳之一上可變電阻的一上拉結構校準碼以及一上拉校準碼(一般匹配該上拉結構校準碼)以 分配給該等I/O槽。因此，該上拉結構可被校準，其中該被校準的下拉結構被用以校準該上拉結構。在大部分實施例中，校準自動執行，當一電力開啟過程之部分。在一些實施例中，當來自一外部源或來自該晶粒上的較高階層邏輯命令時，該校準可被執行。此外，在一些實施例中，該等上拉結構及下拉結構可在執行校準之後被關閉。

因此，在一實施例中，該校準電路被組構以將表示自該參考電壓單元輸出的信號之資訊與表示該晶粒上的製程電壓溫度變化的信號進行比較。該校準電路基於該比較之結果導出一校準碼。該校準電路使用多個狀態機計算一校準碼。該校準電路輸出校準信號給該等I/O次單元中的每個。該校準信號包括表示該校準碼的資訊。

第7A-N圖是說明I/O槽的次單元之層面的示範電路示意圖。一般而言，每個I/O槽接收自該校準輸出的一信號且依據來自該校準單元的信號之內容調整其I/O阻抗特性。第7A圖是給出用於提供阻抗校準的次單元之一些實施例的概念性理解的示意圖。在第7A圖中，多個上拉電晶體711並聯耦接到VDD，且多個下拉電晶體耦接到VSSQ。上拉電阻715耦接該等上拉電晶體到一共同節點，且下拉電阻717耦接該等下拉電晶體到該共同節點。該等上拉電晶體以及該等下拉電晶體之不同的電晶體分別基於一上拉校準碼以及一下拉校準碼被致動。

第7B及7C圖概念性地描述了用於互補I/O發信次單元的電路。第7D圖概念性地描述了用於LVDS輸出次單元之電 路。第7E圖概念性地描述了用於CML及PECL輸出次單元的電路。第7F圖概念性地描述了用於LVCMOS、TTL、SSTL、HSTL及其他輸出次單元的電路。第7G圖概念性地描述了用於ECL輸出次單元的電路。第7H圖概念性地描述了用於一開汲極輸出次單元的電路。第71圖概念性地描述了用於一開源極輸出次單元的電路。第7J圖概念性地描述了用於一差動終端次單元的電路。第7K圖概念性地描述了用於一差動終端的電路。第7L圖概念性地描述了用於一單端型並列終端次單元的電路。第7M圖概念性地描述了用於一單端型上拉終端的電路。第7N圖概念性地描述了用於一單端型下拉終端的電路。

第8圖是描述用於調整一晶粒上的一可組構I/O槽之阻抗特性的一流程。在該流程之一實施例中，在方塊810內，該流程提供多個I/O槽。該等I/O槽中的每個包括被組構以提供依據一I/O介面要求的I/O介面。每個I/O槽之I/O介面要求可能與其他槽之I/O要求相同或不同。在方塊820內，一I/O參考信號以及一校準信號被提供給該等I/O槽中的每個。在方塊830內，該等I/O槽調整I/O阻抗特性。

因此，本發明提供用於積體電路的I/O方法及電流。雖然本發明已關於一些實施例被描述，但是應認識到的是，本發明包含該等申請專利範圍以及被該揭露支持的其等非實質的變化。

100‧‧‧I/O槽

110‧‧‧晶粒

210‧‧‧阻抗匹配及終端部分

230‧‧‧轉換部分

250‧‧‧邏輯部分

260‧‧‧次單元

270‧‧‧電流及電壓子部分

280‧‧‧接收器子部分

290‧‧‧預驅動器部分

300~320‧‧‧步驟

400‧‧‧I/O槽

410‧‧‧參考單元

420‧‧‧轉發器

510‧‧‧參考電壓/電流產生器

520‧‧‧阻抗校準電路

530‧‧‧I/O槽

500‧‧‧轉發器電路

550‧‧‧I/O槽

611‧‧‧能隙電路

615‧‧‧比較器

617‧‧‧下拉結構

619‧‧‧比較器

621‧‧‧狀態機

625‧‧‧上拉結構

627‧‧‧比較器

629‧‧‧狀態機

711‧‧‧上拉電晶體

713‧‧‧下拉電晶體

715‧‧‧上拉電阻

717‧‧‧下拉電阻

810~830‧‧‧步驟

第1圖是依據本發明之一實施例的可被組構以依據一 或多個不同的要求提供I/O的晶粒之一方塊圖；第2圖是依據本發明之層面的一可組構輸入/輸出(I/O)槽的一方塊圖；第3圖是依據本發明之一實施例的用於組構一或多個I/O槽的方法之流程圖；第4圖是包括一或多個可組構I/O槽以及耦接到該等I/O墊片中的一者或多者的一參考單元的一晶粒之方塊圖；第5圖是包括耦接到一校準單元的一參考電壓單元之一參考單元的一方塊圖；第6圖是依據本發明之一實施例的一校準單元之一電路圖；第7A-N圖描述了依據本發明之一實施例的用於一I/O槽之次單元的示例電路；以及第8圖是描述用於控制一晶粒上的一可組構I/O槽的方法之一流程圖。

210‧‧‧阻抗匹配及終端部分

270‧‧‧電流及電壓子部分

230‧‧‧轉換部分

280‧‧‧接收器子部分

250‧‧‧邏輯部分

290‧‧‧預驅動器部分

260‧‧‧次單元

Claims (17)

1. 一種可組構輸入/輸出(I/O)方塊，包含：複數個次單元；以及一金屬層，被組構以耦接一組態中該等次單元之選定的次單元，以提供依據一選定的I/O要求的I/O介面，其中該I/O方塊係可組構以依據複數個I/O要求而運作且該金屬層之該組態對應於該選定的I/O要求。
2. 如申請專利範圍第1項所述之可組構輸入/輸出(I/O)方塊，進一步包含：一邏輯部分，被組構以執行邏輯功能且與該等次單元中的一者或多者進行通訊；以及被組構以轉換適用於在該邏輯部分與該等次單元中的一者或多者之間發送的信號，以供該邏輯部分與該等次單元中的一者或多者之間的通訊。
3. 一種用於組構輸入/輸出(I/O)方塊的方法，該方法包含以下步驟：提供一或多個I/O方塊，該一或多個I/O方塊中的每個具有複數個次單元，且該一或多個I/O方塊中的每個係可組構以依據選自複數個要求中之要求而運作；決定該一或多個I/O方塊中的每個之一或多個要求；以及基於經決定之該一或多個要求以金屬化該等I/O方塊中的每個以僅耦接表示該一或多個要求的一組態中的該複數個次單元之該等次單元中之選定的次單元。
4. 一種具有積體電路的晶粒，該晶粒包含：一或多個可組構輸入/輸出(I/O)方塊，該等I/O方塊中的每個包含：複數個次單元；以及一金屬層，被組構以僅耦接一組態中的該複數個次單元之該等次單元中選定的次單元，以提供表示一I/O要求的I/O介面，其中該I/O方塊係可組構以依據複數個I/O要求而運作且該金屬層之該組態對應於該選定的I/O要求。
5. 如申請專利範圍第4項所述之晶粒，進一步包含一參考方塊，該參考方塊被組構以輸出用於調整該I/O介面的一信號給該等I/O方塊中的每個。
6. 如申請專利範圍第5項所述之晶粒，其中該信號包括一參考電壓位準以及表示該複數個次單元中的一或多個電路元件之一期望電源狀態的一信號；以及其中該參考方塊包括一校準方塊，該校準方塊被組構以輸出表示該複數個次單元中的一或多個電路元件之期望電源狀態的該信號給該等I/O方塊。
7. 如申請專利範圍第6項所述之晶粒，其中該參考方塊被進一步組構以輸出表示一參考電流位準的一信號給該等I/O方塊中的每個。
8. 一種具有積體電路的晶粒，該晶粒包含：複數個輸入/輸出(I/O)方塊，該複數個I/O方塊中的每個具有被組構以提供一或多個I/O介面信號的電路， 該電路係可組構以依據複數個I/O標準來供應該一或多個I/O介面信號；一參考電壓方塊，被組構以輸出一電壓參考信號至該等I/O方塊中的每個，該電壓參考信號係適用於提供一參考電壓位準給該等I/O方塊中的每個；以及一校準方塊，其係耦接至該電壓參考信號並被組構以輸出適用於校準該等I/O方塊之電路的一校準碼給該等I/O方塊中的每個，以調整該一或多個I/O介面信號，該校準碼係基於該電壓參考信號並表示待開啟或關閉之該等I/O方塊之該電路之一或多個電路元件，該校準方塊包含：比較電路，被組構以比較該電壓參考信號與表示一感測的製程-電壓-溫度變化的一信號，並產生表示該電壓參考信號與表示一感測的製程-電壓-溫度變化的該信號中之較大者之一比較信號；以及一狀態機，被組構以利用該比較信號以產生該校準碼。
9. 如申請專利範圍第8項所述之晶粒，其中該複數個I/O方塊中的每個之該電路係被組構以由一金屬層依據該複數個I/O標準來供應該一或多個I/O介面信號。
10. 如申請專利範圍第9項所述之晶粒，其中該校準碼係獨立於之該複數個I/O標準之經組構者。
11. 如申請專利範圍第9項所述之晶粒，其中該等I/O方塊中之每個包括一個一致的共同靜電釋放(ESD)結構。
12. 如申請專利範圍第8項所述之晶粒，其中該等I/O方塊中之至少一者被組構以根據該校準碼來調整該等I/O方塊中之至少一者之I/O介面信號之一阻抗特性。
13. 如申請專利範圍第8項所述之晶粒，其中該等I/O方塊中之至少一者被組構以根據該校準碼來選擇開啟/關閉一或多個上拉電晶體或一或多個下拉電晶體。
14. 如申請專利範圍第8項所述之晶粒，其中該複數個I/O標準包含一或多個I/O要求，其包含一電壓要求、一電流要求、一旋轉率要求或一阻抗要求中的至少一者。
15. 一種具有積體電路的晶粒，該晶粒包含：複數個第一輸入/輸出(I/O)方塊，該複數個第一I/O方塊中的每個具有電路以根據一或多個I/O要求來提供一或多個I/O信號；一參考電壓方塊，被組構以輸出表示一電壓位準之一第一信號至該複數個第一I/O方塊中的每個I/O方塊；複數個第二I/O方塊，該複數個第二I/O方塊中的每個具有電路以根據一或多個I/O要求來提供一或多個I/O信號；以及一轉發器，被組構以自該參考電壓方塊接收表示該電壓位準之該第一信號並輸出表示該電壓位準之一第二信號至該複數個第二I/O方塊中的每個I/O方塊。
16. 如申請專利範圍第15項所述之晶粒，其進一步包含一校準方塊，被組構以輸出一第一信號至該複數個第一I/O方塊，該第一信號被組構以校準該複數個第一I/O方塊 之該一或多個I/O信號。
17. 如申請專利範圍第16項所述之晶粒，其中該轉發器進一步被組構以接收輸出自該校準方塊之被組構以校準該複數個第一I/O方塊之該一或多個I/O信號的該第一信號並輸出被組構以校準該複數個第二I/O方塊之該一或多個I/O信號的一第二信號。