JP2010518630A - 設定可能な入出力を有するダイ装置およびその制御方法 - Google Patents

Abstract

集積回路用の金属製の設定可能なＩ／Ｏ構造が開示される。この金属製の設定可能なＩ／Ｏ構造は複数のＩ／Ｏ仕様の任意のものに対して構成することができる。共通電圧参照および共通電流参照が複数のＩ／Ｏ構造に対して提供されるために生成されることが好ましい。

Description

本発明は一般に集積回路に関し、より詳細には集積回路の入出力設計に関する。

マルチチップ処理、それに基盤レベルの処理でもシングルチップ（システムオンチップ（ｓｙｓｔｅｍ−ｏｎ−ｃｈｉｐ＝（ＳＯＣ）と呼ばれることもある）の表面に集積回路として実施されるのが増え続けている。ＳＯＣは、各種の記憶装置、低レベル装置、非常に特化した機能を実行する装置などの種々の装置との間で信号の送受信を行うことができる。各タイプの装置やその装置のサブタイプは、多少特異的な複数の要件に適合するインターフェイス信号と経路を必要とするか使用するかも知れない。これらの要件はお互いに異なっていてもよい。

これらの要件は、しばしば電流強度、電圧レベル、入出力インピーダンスや他の状況に関連するが、一般に、種々の規格団体によって発布されているが、「規格」の中には単に事実上の（ｄｅ−ｆａｃｔｏ）規格あるいは装置メーカーに固有の仕様もある。いずれにしても、ＳＯＣ集積回路は、同時にあるいは異なるバージョンのチップを経て、複数の入出力（Ｉ／Ｏ）規格の要件に従ってＩ／Ｏを提供することが求められている。

複数の規格に従うＩ／Ｏを備えることはチップ設計を困難にする。Ｉ／Ｏ関連回路はＩ／Ｏスロット、一般に装置の周辺のＩ／Ｏリングにしばしば置かれる。種々のＩ／Ｏ規格に適合するように構成された別々のＩ／Ｏスロットを使用するには多くの設計時間を必要とするかもしれない。例えば、別のバージョンのチップのために、ある種類のＩ／Ｏスロットを他の種類のＩ／Ｏスロットに差し替えるとＩ／Ｏスロット以外の作業のやり直しや設計の多くの部分の再確認を必要とする。さらに、種々のＩ／Ｏスロットを使用すると面積と電力使用での二律背反が生じ全体のチップ性能の悪化を招く。

さらに厄介なことに、Ｉ／Ｏ部はそれぞれ別の時に設計され、製造供給元から入手し、複数のチップに集積することが多い。したがって、各Ｉ／Ｏスロットは一般に内蔵式である。そのため、各Ｉ／Ｏパッドには、それ自身の電源構造、静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ＝ＥＳＤ）構造、参照電流・電圧および較正が必要である。しかしながら、複雑なインターフェイス、設計の非効率、および性能の劣化が起こる。例えば、各Ｉ／Ｏスロットは独自の電源構造、独自のバス、さらに場合により独自の電源パッドを必要とする可能性がある。また、異なる電圧参照を作りだし、面積と電力利用を増やすために、別のシリコン領域が必要となることも多く、そうしないと電圧参照の数が減少しチップ性能の劣化を招く可能性がある。

さらに、プロセス、電圧、および温度（ＰＶＴ）変動を乗り越えて処理中の適切なＩ／Ｏ操作を提供する較正回路が各々の異なる種類のＩ／Ｏに対して複製される必要があり、設計がより複雑になり、面積と電力に関する要件が増加する可能性がある。あるいは、較正回路は削減あるいは廃止され、例えば、ある最低電流を常に供給するように出力回路ドライバーを強化することもできる。ただし、このような解決策では、通常動作中に過剰電流が供給されることになり、電力使用量が増加する。

本発明は入出力（Ｉ／Ｏ）リングを備えたダイを提供する。一側面において、本発明は複数のサブセルと、選択された入出力（Ｉ／Ｏ）要件に従うＩ／Ｏインターフェイスを提供する構成において、複数のサブセルの内の選択されたサブセルを結合するように構成された金属層と、を含む設定可能なＩ／Ｏブロックを提供する。

他の側面において、本発明は入出力（Ｉ／Ｏ）ブロックを構成する方法を提供する。この方法は、各々が複数のサブセルを有する１つ以上のＩ／Ｏブロックを用意すること、前記１つ以上のＩ／Ｏブロックの各々に対して１つ以上の要件を決定すること、および１つ以上の要件を示す構成においてサブセルのうちの選択されたサブセルを結合するために前記複数のＩ／Ｏブロックの各々を金属化することを含む。

他の側面において、本発明は集積回路を有するダイを提供する。このダイは１つ以上の設定可能な入出力（Ｉ／Ｏ）ブロックを含み、前記Ｉ／Ｏブロックの各々は複数のサブセルと、Ｉ／Ｏ要件を示すＩ／Ｏインターフェイスを提供する構成において前記複数のサブセルのうちの選択されたサブセルを結合するように構成された金属層を含む。

他の側面において、本発明は集積回路を有するダイを提供する。このダイは各々が１つ以上の入出力（Ｉ／Ｏ）要件に従って１つ以上のＩ／Ｏインターフェイス信号を提供するように構成された回路を有する複数のＩ／Ｏブロックと、前記複数のＩ／Ｏブロックに前記１つ以上のＩ／Ｏインターフェイス信号を調節するために前記Ｉ／Ｏブロックの回路を較正するように適合された信号を出力するように構成された較正ブロックを含む。

他の側面において、本発明は集積回路を有するダイを提供する。このダイは各々が１つ以上の入出力（Ｉ／Ｏ）要件を示すＩ／Ｏ信号を提供するように構成された回路を有する複数のＩ／Ｏブロックと、前記Ｉ／Ｏ信号の調節に使用するために適合されたＩ／Ｏ情報信号を前記Ｉ／Ｏブロックに出力するように構成された参照ブロックを含む。

他の側面において、本発明はダイ上の設定可能な入出力（Ｉ／Ｏ）ブロックを制御する方法を提供する。この方法は、各々が要件に従ってＩ／Ｏインターフェイスを提供するように構成された回路を有する複数のＩ／Ｏブロックを提供すること、前記複数のＩ／Ｏブロックの各々においてＩ／Ｏ情報信号を受信すること、および前記Ｉ／Ｏ情報信号の情報を示す特性を有するＩ／Ｏインターフェイスに対して生成される信号を調節することを含む。

他の側面において、本発明は集積回路を有するダイを提供する。このダイは各々が１つ以上のＩ／Ｏ要件に従ってＩ／Ｏインターフェイスを提供するよう構成された複数の入出力（Ｉ／Ｏ）ブロックと、前記Ｉ／Ｏブロックの各々に電圧参照信号を出力するように構成された電圧参照ブロックを含み、前記電圧参照シグナルは前記Ｉ／Ｏブロックの各々に参照電圧レベルを提供するように構成されている。

他の側面において、本発明は集積回路を有するダイを提供する。このダイは各々が１つ以上の入出力（Ｉ／Ｏ）要件にしたがって１つ以上のＩ／Ｏ信号を提供する回路を有する複数のＩ／Ｏブロックと、前記Ｉ／Ｏブロックの各々に電圧レベルを示す信号を出力するように構成された参照電圧ブロックと、前記１つ以上のＩ／Ｏ信号を較正するように構成された信号を前記複数のＩ／Ｏブロックに出力するように構成された較正ブロックを含む。

他の側面において、本発明は複数のダイを提供する。各ダイは集積回路を有する。この集積回路は複数の入出力（Ｉ／Ｏ）スロットを形成するＩ／Ｏリングを含み、この複数のダイの各々は前記Ｉ／Ｏリング中の回路素子の共通基本テンプレートを有し、前記回路素子の少なくともいくつかは各Ｉ／Ｏスロットに対して選択されたＩ／Ｏ規格に基づいて前記サブセルのいくつかのみを接続する金属化によりサブセル中に配置されている。

本発明のこれらの側面ならびに他の側面はこの開示の検討によってより完全に理解される。

図１は本発明の一実施形態に従う１つ以上の異なる要件に従ってＩ／Ｏを提供するために設定可能なダイのブロック図である。 図２は本発明の複数の側面に従う設定可能な入出力（Ｉ／Ｏ）スロットのブロック図である。 図３は本発明の一実施形態に従う１つ以上のＩ／Ｏスロットを構成する方法のフローチャートである。 図４は１つ以上の設定可能なＩ／ＯスロットとＩ／Ｏパッドの内の少なくとも１つに結合された参照装置を含むダイのブロック図である。 図５は較正装置に結合された参照電圧装置を含む参照装置のブロック図である。 図６は本発明の一実施形態に従う較正装置の回路図である。 図７Ａ〜Ｎは本発明の一実施形態に従うＩ／Ｏスロットのサブセルに使用される回路の例を示す。 図８はダイ上の設定可能なＩ／Ｏスロットを制御する方法を説明するフローチャートである。

図１は複数の入出力（Ｉ／Ｏ）スロット１００を含むダイ１１０のブロック図である。ほとんどの実施形態において、ダイはシステムオンチップ（ＳＯＣ）である。ダイは金属層により分散された半導体材料の層を含み、半導体材料は適切に処理され金属層は集積回路を形成するようにパターンニングされている。図示のように、ダイの中心域はダイの周縁に位置するＩ／Ｏスロットを有するＳＯＣによりタスクを実行するためのスイッチング機能ならびに他の機能を提供する。分かりやすくするために、図１にはわずかの数のＩ／Ｏスロットだけが描かれているが、全周縁（隅部を除く）はＩ／Ｏスロットを含み、周縁はダイのためのＩ／Ｏリングを形成する。

Ｉ／Ｏスロットの各々は別々のＩ／Ｏパッドに接続される（図不示）。Ｉ／Ｏパッドは外部装置との間で信号の送受信を行う経路を提供する。各Ｉ／Ｏスロットは、一般に１つ以上の異なる要件に従って信号を送受信しなければならない。一般に、この１つ以上の要件は、電流に関する要件、電圧に関する要件、あるいはインピーダンスに関する要件に関する。これらの要件は特定のＩ／Ｏスロットが適合するインターフェイス規格によって異なっても良く、実際にしばしば異なっている。多くの実施形態において、順応性のある供給ドメインが設けられ、例えば、供給バスに対する接続を経るか、あるいは特定の電力信号を接続する金属化パターンによるかのいずれかで、種々の電力信号が各スロットに利用できる。

各Ｉ／Ｏスロットはトランジスタの基本テンプレートで構成されており、いくつかの実施形態では、さらに抵抗素子やことによると容量素子または誘導素子で構成されている。ほとんどの実施形態においては、基本テンプレートは十分な構成要素を含んでいて、複数のＩ／Ｏ規格のいずれか１つに従うＩ／Ｏスロットの構築を可能にする。従って、ほとんどの実施形態においては、いずれのＩ／Ｏスロットも、他のＩ／Ｏスロットの構成とは無関係に、複数のＩ／Ｏ規格のいずれか１つに従って使用するように構成されればよい。Ｉ／Ｏスロットを形成するための基本テンプレート内の構成要素の相互接続は異なる金属化パターンを使用することで達成される。従って、ウエハ半導体処理は異なるＩ／Ｏのために構成されるチップに対して同じであってもよく、金属化処理の違いは別々のＩ／Ｏ構成を提供する。従って、Ｉ／Ｏスロットは金属製の設定可能なＩ／Ｏスロットと考えられる。

基本テンプレートの全部あるいは実質的に全部のトランジスタが、プロセス変動を前提として、同じ幅／長さ比を持つことが好ましい。いくつかの実施形態では、基本テンプレートのトランジスタがすべてあるいは実質的にすべて同じモデルパラメータ内にあるように幅／長さ比を持つものもある。また、いくつかの実施形態では、基本テンプレートが異なる幅／長さ比および複数の抵抗器の種類と寸法をもつ複数のトランジスタを含むものもある。通常寸法のトランジスタの基本テンプレートの使用により、収率が上がり、しばしばモデル精度の向上が図られる。

図２は本発明の一実施形態に従う設定可能な入出力（Ｉ／Ｏ）スロットの一例のブロック図である。Ｉ／Ｏスロットはインピーダンス整合・終端部２１０、変換部２３０、および図２に示すように、論理部２５０を含む。いくつかの実施形態においては、各基本テンプレートは電力／接地パッドとして構成されている。

インピーダンス整合・終端部はトランジスタと抵抗器のバンクで形成されるサブセル２６０を含む。選択されたサブセルが選択されたＩ／Ｏ規格に適合するインピーダンス範囲にわたる操作を提供するための金属化によって結合されている。ほとんどの実施例において、選択されたサブセルどうしは、様々な方法で並列あるいは直列に結合されて適切なインピーダンス範囲あるいは終端特性を提供する。

サブセル内で、トランジスタの内の選択されたものはスイッチオン又はスイッチオフされて、選択されたＩ／Ｏ規格に従って較正されたインピーダンス又は終端を提供する。一実施例においては、インピーダンスサブセル又はインピーダンス終端サブセルの各々は複数のプルダウン（ｐｕｌｌ ｄｏｗｎ）構造に結合した複数のプルアップ（ｐｕｌｌ ｕｐ）構造を含む。

変換部は、コア論理電圧ドメインからの信号をＩ／Ｏ電圧ドメインに変換する集積回路素子を含み、いくつかの実施形態においては、コア論理ドメインとＩ／Ｏドメイン間の電流を変換する集積回路素子も設けられる。変換部は十分な数と種類の集積回路部品、主に種々のトランジスタと抵抗器を含み、これらの部品は種々の規格によって特定されるようにコア論理ドメインと複数のＩ／Ｏドメインのうちの任意の１つのＩ／Ｏドメイン間の変換を提供する金属化によって相互に接続されていてもよい。一実施例においては、図２に示すように、変換部は電流・電圧部２７０、受信部２８０、およびプリドライバ部２９０を含む。

電流・電圧部は一般に電流・バイアス電圧変換装置を含む。電流・バイアス電圧変換装置はバイアス電圧と参照電流を受け入れ、コアドメインとＩ／Ｏドメインの両方に使用するためのバイアス電圧と参照電流を生成することが好ましい。選択されたＩ／Ｏ規格に従って、異なる構成を持つ複数のトランジスタが、集積回路で使用するために金属化によって結合されてもよい。

受信部は複数のゲートを形成する複数のトランジスタで構成されている。この複数のゲートはゲートの海とみなされ、ゲートの海の中の選択されたゲートだけが選択された規格に従って相互接続されている。受信部は一般に、コアドメインにおける比較器、レベル変換、およびいくつかの実施形態においてはいくつかの論理操作を実行するように構成されている。

プリドライバ部も複数のゲートを形成する複数のトランジスタで構成されている。この複数のゲートはゲートの海とみなされ、ゲートの海の中の選択されたゲートだけが選択された規格に従って相互接続されている。プリドライバ部は一般に、金属化により構成されて、Ｉ／Ｏドメインにおけるレベル変換、スルーレート制御、および論理操作を提供する。

論理部は、複数のゲートの金属化による選択的な相互接続に基づいて、信号を送受信し、論理ベース機能を実行する。論理部はＩ／Ｏスロット内部の回路およびＩ／Ｏスロット外部の回路と信号を送受信する回路を含む。論理部は金属化により設定可能な回路を含み複雑なＩ／Ｏ機能、ユーザーが定義したテスト機能、および高速論理機能を実行する。種々の実施形態において、論理部はジェイタグ（ＪＴＡＧ＝Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）テスト、符号化、復号化、多重化、逆多重化、クロック再同期、あるいは他の機能の少なくとも１つを実行するように構成されている。

図３は本発明の一実施形態に従う１つ以上のＩ／Ｏスロットを構成する方法を説明するフローチャートである。多くの実施形態において、Ｉ／Ｏスロットが図２についてあるいは他の図について述べられている。ブロック３００では、この処理は１つ以上のＩ／Ｏスロットにおけるサブセルを用意することで１つのＩ／Ｏスロットを構成する。処理は、ブロック３１０において、各Ｉ／Ｏスロットに対する１つ以上の要件を決定する。ブロック３２０においては、処理は各Ｉ／Ｏスロットを金属化して選択されたサブセルを一緒に結合し、いくつかの実施形態においては、選択されたゲートを一緒に結合し、および／またはいくつかの別の実施形態においては、サブセルのトランジスタを一緒に結合する。処理は従って必要なら金属化によるＩ／Ｏスロットを構成して、ダイのＩ／Ｏリングの全域でＩ／Ｏ割り当ての柔軟性を提供することもできる。

一実施例において、各Ｉ／ＯスロットはＩ／Ｏスロット全域にわたり同一である複数のサブセルを備えている。他の実施形態において、Ｉ／ＯスロットはＩ／Ｏスロット全域にわたり異なる複数のサブセルを備えている。一実施形態において、各サブセルは半導体材料から製造される複数の回路素子で構成されている。一実施形態において、Ｉ／Ｏスロットの各サブセルは同じ回路素子を含む。他の実施形態において、Ｉ／Ｏスロットのサブセルのうちの少なくとも１つは異なる回路素子を含む。

他の実施形態において、各サブセルは短チャンネルおよび長チャンネルの薄型および厚型トランジスタおよび複数の抵抗器種と寸法を含む部品のバンクを含み、異なる構成を実現、例えば、異なるＩ／Ｏスロットにまたがる異なるＩ／Ｏ要件を満たす。

一実施形態において、各Ｉ／Ｏスロットに対する１つ以上の要件が、Ｉ／Ｏスロットがそのために構成されている所望のＩ／Ｏ要件に基づいて決定される。種々の実施形態において、これらの要件はインピーダンス要件、電圧要件、電流要件、およびプログラム可能な論理機能を含む。これらの要件はＩ／Ｏインターフェイスのニーズにより決定することができる。Ｉ／ＯインターフェイスのニーズをＩ／Ｏスロット設計者が決定することができる。

一実施形態において、各Ｉ／Ｏスロットは、必要に応じて用いられるビアホールと共に、Ｉ／Ｏスロットのサブセルを含む層上に配置される金属層を提供することで金属化される。金属層は、種々の実施形態において種々の方法で、１つ以上の選択されたサブセルが接続されるようにこれらのサブセルを含む層の上に形成されて、選択されたサブセル構成を形成する。いくつかの実施形態において、サブセルは直列および／または並列に結合される。多くの場合、サブセルの金属化構成はＩ／Ｏスロットに必要であると判断される要件を示す。言い換えると、多くの場合、要件はＩ／Ｏ規格を示す（Ｉ／ＯスロットはＩ／Ｏ規格によりインターフェイスする）。要件にはインピーダンス要件、電圧要件、および電流要件が含まれる。したがって、サブセル構成によってＩ／Ｏスロットの構成に従うインピーダンス、電圧および／または電流性能が決まる。

さらに、異なるＩ／Ｏスロットは同一あるいは異なるＩ／Ｏ要件に従って構成されてもよい。従って、例えば、隣接するＩ／Ｏスロットが同一のＩ／Ｏ要件又は異なるＩ／Ｏ要件に従って機能するように構成されてもよい。

いくつかの実施形態において、Ｉ／Ｏスロットは２層以上のサブセルと各サブセル層の間に配置された金属層を含む。金属層中のビアホールは第１層中の１つ以上のサブセルと第２層中の１つ以上のサブセルを結合するように構成されており、それにより多次元サブセル構成が形成される。他の実施形態においては、金属層は同じ層内のサブセルを一緒に結合して一次元サブセル構成を形成してもよい。従って、例えば、第１のＩ／Ｏスロットのための金属層は第２のＩ／Ｏスロットの金属層とは別々に構成され、第１のＩ／Ｏスロットおよび第２のＩ／Ｏスロットにより異なる要件に従ってインターフェイスを提供してもよい。

一実施形態において、各Ｉ／Ｏスロットに対する各サブセルは同じ回路素子を含む。他の実施形態において、各Ｉ／Ｏパッドに対する１つ以上のサブセルは異なる回路素子を含む。一実施形態において、回路素子はトランジスタ、抵抗器等を含む。一特定の実施例において、回路素子は、他の複数の回路の間でプルアップトランジスタ回路およびプルダウントランジスタ回路を形成する。

１つ以上のＩ／Ｏスロットは異なる要件に従ったＩ／Ｏインターフェイスを提供するように構成することができる。一実施形態において、第１のスロットは相補型ＭＯＳ（ＣＭＯＳ）要件にしたがってインターフェイスを提供するように構成され、第２のＩ／Ｏスロットはトランジスタ−トランジスタ論理回路（ＴＴＬ）に従ってインターフェイスを提供するように構成される。ただし、Ｉ／Ｏスロットに対するサブセル構成はＩ／Ｏスロットが複数のＩ／Ｏ要件の内の任意の他の要件、例えば、ＨＳＴＬ、ＬＶＤＳ、ＣＭＬ、ＰＥＣＬ、ＤＡＣ、ＡＤＣ、ＳＳＴＬ、ＵＳＢ、Ｉ２Ｃあるいは他の要件のいくつかあるいは全部の要件に従ってインターフェイスするようになっていてもよい。

図４は１つ以上の設定可能なＩ／Ｏスロット１００、および１つ以上のＩ／Ｏスロットに結合している参照装置４１０を含むダイのブロック図である。一実施形態において、各Ｉ／Ｏパッド４００は参照装置に結合されており、大半の実施形態において、参照装置がバンドギャップ回路（バンドギャップ電圧参照回路とも呼ばれる）の素子を含む。一実施形態において、参照装置も１つ上のＩ／Ｏスロットに結合されているリピータ４２０に結合されている。

参照装置は電圧参照信号を提供するように構成された回路を含む。いくつかの実施例においては、参照装置は電流参照信号も提供するように構成される。電圧参照信号はＩ／Ｏスロットにより受信される。各Ｉ／Ｏスロットは、Ｉ／Ｏスロット、例えばＩ／Ｏスロット中の比較装置やレベルシフタにより使用するための電圧および電流バイアスの生成する際に、電圧参照信号および、可能なら電流参照信号を使用するための回路を含む。電圧および電流バイアスを生成する際に電圧参照信号を使用するための回路はＩ／Ｏスロットに対して選択された金属化パターンにより異なり、選択された金属化部分はＩ／Ｏスロットが実行すべきＩ／Ｏ要件に依存する。この回路は、図２に説明したようなＩ／Ｏスロットのいくつかの実施形態において、変換部の中の電圧／電流変換部にあり、従って、異なる金属化パターンによってお互いに結合されている回路素子に依存する異なる電圧・電流バイアスを生成するように構成される。従って、参照装置は、Ｉ／Ｏ規格（それによりＩ／Ｏスロットが構成される）にもかかわらず、すべてのＩ／Ｏスロットに参照電圧・電流を生成する。

一実施例において、参照装置はダイ設計者によって決定された位置でダイ上に配置され、各Ｉ／Ｏスロットはダイの周囲に配置される。大半の実施形態において、参照信号はダイのほぼコーナー部に配置される。

リピータは参照装置により提供される参照信号を再生する回路を含む。大半の実施形態において、リピータセルはダイのほぼコーナー部、一般に参照装置が配置されるコーナー部とは別のコーナー部に埋め込まれてもよい。

多くの実施形態において、構成装置は参照装置と一緒に使用され、いくつかの実施形態においては参照装置の一部とみなされるか参照装置と一緒に配置されてもよい。好ましくは、ダイ上の単一の構成装置は、Ｉ／Ｏスロットが異なるＩ／Ｏ規格を有するかもしれないにもかかわらず、各Ｉ／Ｏスロットによって使用されるための較正信号を生成するために使用される。較正信号はＩ／Ｏスロットにより使用されて、例えば特定の入出力インピーダンスを達成する。従って、一般の基本テンプレートおよび単一の構成装置が複数のＩ／Ｏ規格に従ってＩ／Ｏを提供するために使用することができる。

均一な静電放電（ＥＳＤ）構造も異なるＩ／Ｏ規格を有する複数のＩ／Ｏスロット全体に設けられる。均一ＥＳＤ構造は、電源あるいは接地パッドのいかなる要件を含むＩ／Ｏ規格のいずれかの最大値に対して評価されたＥＳＤ構造であることが好ましい。ＥＳＤ構造のようなものの使用により、設計やダイの構築が簡単になる。さらに、均一ＳＥＤ構造を使用するとＩ／Ｏリング全体にわたる種々の規格のＩ／Ｏスロットの割り当ての柔軟性が増加し、かつ接地・電源スロットの割り当ての柔軟性が増加する。接地・電源スロットの割り当ての柔軟性により、接地または電源パッドはＩ／Ｏリング中の任意のＩ／Ｏスロットに割り当てられる。

図５は本発明のいくつかの側面に従うダイの部分に関する一実施形態のブロック図である。参照電圧／電流発生装置５１０は参照電圧信号および必要に応じて参照電流信号を提供する。多くの実施形態において、参照電圧／電流発生装置はバンドギャップ回路（この回路から参照電圧が引き出される）を含む。参照電圧信号、および必要に応じて参照電流信号はインピーダンス較正回路５２０に提供される。インピーダンス較正回路の一例が図を参照して説明される。インピーダンス較正回路は較正信号を生成し、この信号は参照電圧信号と参照電流信号と共にＩ／Ｏスロット５３０に提供される。いくつかの実施形態においては、図５に示すように、較正信号および参照信号がリピータ回路５４０にも提供され、この回路はさらなるＩ／Ｏスロット５５０に信号を提供する。

一実施形態において、参照電圧／電流発生装置はダイの半導体材料のバンドギャップを示す信号を出力するように構成された回路である。従って、参照電圧装置は参照電圧レベルを示す情報を含む正確な電圧参照信号を生成するバンドギャップ回路であってもよい。いくつかの実施例において、参照電圧装置は本発明のいくつかの側面に従うダイを含むウエハのロットのプロセス−電圧−温度（ＰＶＴ）変動に対してかなり安定な信号を出力するように構成された回路である。

参照電圧信号は各Ｉ／Ｏパッドに分配される。電圧参照信号は各Ｉ／Ｏパッド内で局所的に変換されてＩ／Ｏ規格（この規格によりＩ／Ｏパッドは機能するように構成されている）の要件を満たす。一実施例において、較正装置は、通常１つ以上の回路素子を作動させる命令を示す多重信号の形態で較正信号を出力するように構成された回路を含む。各回路素子は較正信号を受信するＩ／Ｏスロットのサブセルに含まれる。多くの実施形態において、この信号は較正符号を提供する多重信号の形態であり、この較正符号は、例えば作動されるべき複数のプルアップトランジスタおよび作動されるべき複数のプルダウントランジスタを示す。一実施例において、信号には、サブセル中のどの回路素子が電源オン／オフであるかを示す情報が含まれる。一般に、較正信号あるいは較正信号の一部が回路素子の選択されたゲートに提供される。

図６は本発明の一実施形態に従う構成装置の半系統的な準ブロック図である。バンドギャップ６１１はダイのバンドギャップを示す信号を提供する。ダイのバンドギャップを示す信号は比較装置６１５により受信される。比較器はこの信号をプルダウン構造６１７からフィードバックされた電圧バンドギャップ（ｖｏｌｔａｇｅ ｂａｎｄｇａｐ＝ＶＢＧ）信号と比較する。プルダウン構造は各々がトランジスタと抵抗器の直列配列を有する一対の脚部を含む。第１の脚部はその抵抗値が正確に特定された外部抵抗を含む。第２の脚部は可変抵抗を含む。可変抵抗は様々な方法で形成することができる。いくつかの実施形態においては、可変抵抗は制御信号に基づいてある電流を受け取る異なる抵抗値を有する並列配置された抵抗を含む。ＶＢＧ信号は第１の脚部の中点から取り込まれる。プルダウン構造の出力は第２の脚部の中点から取り込まれる。

プルダウン構造の脚部の出力は別の比較器６１９によって受信される。この比較器もＶＢＧ信号を入力として受信する。この比較器の出力は状態機械６２１によって受信される。状態機械は第２の脚部の可変抵抗に提供される制御信号を生成するように構成されており、この制御信号はプルダウン構造較正信号と呼ばれる。比較器６１５がバンドギャップ信号に等しくなるべきＶＢＧ信号を効果的に駆動し、別の比較器６１９がＶＢＧと第２の脚部の中点の差を示す信号を提供するので、状態機械６２１は可変抵抗を調節してプロセス変化と温度変化を相殺するようにプルダウン構造較正信号を決定することができる。状態機械は、種々のＩ／Ｏスロットに分配するためのプルダウン較正符号を生成するようにも構成されていて、プルダウン較正符号は一般にプルダウン構造較正符号と一致する。

図６の回路はプルダウン構造６２５も含む。プルダウン構造６２５は２つの脚部を含み、ダイ上の固定抵抗器は第１の脚部を形成し、可変抵抗は第２の脚部を形成する。下側の可変抵抗の抵抗値はプルダウン構造較正符号によって決定される。比較装置６２７はこれら２つの脚部のそれぞれの中点から信号を受信し、状態機械６２９に出力を提供する。状態機械６２９は第２の脚部の上側の可変抵抗に提供されるプルアップ構造較正符号とＩ／Ｏスロットに分配されるプルアップ較正符号（一般にプルアップ構造較正符号と一致する）の両方を生成するように構成されている。従って、プルダウン構造はプルアップ構造を構成するために使用される較正後のプルダウン構造を用いて構成することができる。ほとんどの実施形態において、較正は出力アップ過程の一部として自動的に行われる。いくつかの実施形態において、較正は、外部ソースあるいはダイ上のより高次の論理回路からの命令に基づいて行われる。さらに、いくつかに実施形態において、プルアップおよびプルダウン構造は較正実施後に出力ダウンされてもよい。

従って、一実施例において、較正回路は参照電圧装置から出力された信号を示す情報をダイの処理電圧温度（ＰＶＴ）変化を示す信号と比較するように構成されている。較正回路は比較結果に関する比較符号を推測する。較正回路は複数の状態機械を用いて較正符号を計算する。較正回路は較正信号を各Ｉ／Ｏサブセルに出力する。較正信号は較正符号を示す情報を含む。

図７Ａ〜ＮはＩ／Ｏスロットのサブセルのいくつかの側面を示す回路図の例である。一般に、各Ｉ／Ｏスロットは較正装置から出力された信号を受信し、較正装置からの信号の内容に従ってそのＩ／Ｏインピーダンス特性を調節する。図７Ａはインピーダンス較正を提供するサブセルのいくつかの実施形態の概念的な理解を行うための模式図である。図７Ａにおいて、複数のプルアップトランジスタ７１１がＶＤＤに並列結合されていて、複数のプルダウントランジスタがＶＳＳＱに結合されている。プルアップ抵抗器７１５はプルアップトランジスタを共通ノードに結合し、プルダウン抵抗器７１７はプルダウントランジスタをその共通ノードに結合する。プルアップトランジスタとプルダウントランジスタの内の別の物が、それぞれプルアップ較正符号とプルダウン較正符号に依存して作動される。

図７Ｂおよび７Ｃは相補Ｉ／Ｏを信号化するサブセルのための回路を概念的に描いたものである。図７ＤはＬＣＤＳ出力サブセル用回路を概念的に描いたものである。図７ＥはＣＭＬおよびＰＥＣＬ出力サブセル用回路を概念的に描いたものである。図７ＦはＬＶＣＭＯＳ、ＴＴＬ、ＳＳＴＬ、ＨＳＴＬ、および他の出力サブセル用の回路を概念的に描いたものである。図７ＧはＥＣＬ出力サブセル用の回路を概念的に描いたものである。図７Ｈはオープンドレイン出力サブセル用の回路を概念的に描いたものである。図７Ｊは差動終端サブセル用回路を概念的に描いたものである。図７Ｋは差動終端用回路を概念的に描いたものである。図７Ｌはシングルエンド並列終端サブセル用の回路を概念的に描いたものである。図７Ｍはシングルエンドプルアップ終端サブセル用の回路を概念的に描いたものである。図７Ｎはシングルエンドプルダウン終端サブセル用の回路を概念的に描いたものである。

図８はダイ上の設定可能なＩ／Ｏスロットのインピーダンス特性を調節するプロセスを説明するフローチャートである。このプロセスの一実施形態において、ブロック８１０で、プロセスは、各々がＩ／Ｏインターフェイス要件に従うＩ／Ｏインターフェイスを用意するように構成された回路を含む複数のＩ／Ｏスロットを提供する。各スロットに対するＩ／Ｏインターフェイス要件は他のスロットに対するＩ／Ｏ要件と同じであっても異なってもよい。ブロック８２０では、Ｉ／Ｏ参照信号および較正信号が各Ｉ／Ｏスロットに用意される。ブロック８３０では、Ｉ／ＯスロットはＩ／Ｏインピーダンス特性を調節する。

以上のとおり、本発明は集積回路のためのＩ／Ｏ方法および回路を提供する。本発明は、特定の実施形態に関して説明してきたが、本発明は請求項とこの開示によって支持される実体のない変形例を含むものである。

１００ 入出力（Ｉ／Ｏ）スロット
１１０ ダイ
２１０ インピーダンス整合・終端部
２３０ 変換部
２５０ 論理部
２６０ サブセル
２７０ 電流・電圧部
２８０ 受信部
２９０ プリドライバ部

Claims (23)

1. 設定可能な入出力（Ｉ／Ｏ）ブロックであって、
   複数のサブセルと、
   選択されたＩ／Ｏ要件に従うＩ／Ｏインターフェイスを提供する構成において、複数のサブセルの内の選択されたサブセルを結合するように構成された金属層と、を含む設定可能な入出力（Ｉ／Ｏ）ブロック。
2. さらに、論理機能を実行し前記サブセルのうちの１つ以上とやりとりするように構成された論理部と、
   前記論理部と前記サブセルのうちの１つ以上との間の通信のために前記論理部と前記サブセルのうちの１つ以上との間で送信されるように適合された信号を変換するように構成された回路と、をさらに含む請求項１記載の設定可能な入出力（Ｉ／Ｏ）ブロック。
3. 入出力（Ｉ／Ｏ）ブロックを構成する方法であって、
   各々が複数のサブセルを有する１つ以上のＩ／Ｏブロックを用意すること、
   前記１つ以上のＩ／Ｏブロックの各々に対して１つ以上の要件を決定すること、および
   前記１つ以上の要件を示す構成において前記複数サブセルのうちの選択されたサブセルを結合するために前記Ｉ／Ｏブロックの各々を金属化すること、を含む入出力（Ｉ／Ｏ）ブロックを構成する方法。
4. 集積回路を有するダイであって、
   １つ以上の設定可能な入出力（Ｉ／Ｏ）ブロックを含み、前記Ｉ／Ｏブロックの各々は複数のサブセルと、
   Ｉ／Ｏ要件を示すＩ／Ｏインターフェイスを提供する構成において前記複数のサブセルのうちの選択されたサブセルを結合するように構成された金属層を含む、集積回路を有するダイ。
5. さらに前記Ｉ／Ｏインターフェイスを調節するための信号を前記Ｉ／Ｏブロックの各々に出力するように構成された参照ブロックを含む、請求項４記載のダイ。
6. 前記信号が、前記複数のサブセル内の参照電圧レベルおよび１つ以上の回路素子の所望の電力状態を示す信号を含み、前記参照ブロックが前記複数のサブセル内の１つ以上の回路素子の前記電力状態を示す信号を前記複数のＩ／Ｏブロックに出力するように構成された較正ブロックを含む、請求項５に記載のダイ。
7. 前記参照ブロックが前記複数のＩ／Ｏブロックの各々に参照電流レベルを示す信号を出力するようにさらに構成されている、請求項６に記載のダイ。
8. 集積回路を有するダイであって、
   各々が１つ以上の入出力（Ｉ／Ｏ）要件に従って１つ以上のＩ／Ｏインターフェイス信号を提供するように構成された回路を有する複数のＩ／Ｏブロックと、
   前記複数のＩ／Ｏブロックに前記１つ以上のＩ／Ｏインターフェイス信号を調節するために前記Ｉ／Ｏブロックの回路を較正するように適合された信号を出力するように構成された較正ブロックと、を含む集積回路を有するダイ。
9. 前記較正ブロックが、前記Ｉ／Ｏブロックにより使用されるための較正信号を提供するように構成されていて、前記Ｉ／Ｏブロックのインピーダンスを調節する、請求項８記載のダイ。
10. 前記較正ブロックが１つ以上のプルアップトランジスタ又は１つ以上のプルダウントランジスタを電源オン／オフのために選択するように構成されている、請求項８のダイ。
11. 前記ブロックは回路を含み、この回路は、
    参照電圧レベルを示す信号を検知したプロセス−電圧−温度変動を示す信号と比較し、
    電源オン／オフされるべき前記Ｉ／Ｏブロックの回路の１つ以上の回路素子を示す信号を生成する、請求項８のダイ。
12. 集積回路を有するダイであって、
    各々が１つ以上の入出力（Ｉ／Ｏ）要件を示すＩ／Ｏ信号を提供するように構成された回路を有する複数のＩ／Ｏブロックと、
    前記Ｉ／Ｏ信号の調節に使用するために適合されたＩ／Ｏ情報信号を前記Ｉ／Ｏブロックに出力するように構成された参照ブロックと、を含む集積回路を有するダイ。
13. 前記Ｉ／Ｏ要件の各々が電圧要件、電流要件、およびインピーダンス要件のうちの少なくとも１つを含む、請求項１２のダイ。
14. 前記Ｉ／Ｏ情報信号が前記Ｉ／Ｏブロックの回路の較正に使用するために適合された情報を含む、請求項１２のダイ。
15. ダイ上の設定可能な入出力（Ｉ／Ｏ）ブロックを制御する方法であって、
    各々が要件に従ってＩ／Ｏインターフェイスを提供するように構成された回路を有する複数のＩ／Ｏブロックを提供すること、
    前記複数のＩ／Ｏブロックの各々においてＩ／Ｏ情報信号を受信すること、および
    前記Ｉ／Ｏ情報信号の情報を示す特性を有するＩ／Ｏインターフェイスに対して生成される信号を調節することを含む、ダイ上の設定可能な入出力（Ｉ／Ｏ）ブロックを制御する方法。
16. 前記信号は前記回路を較正した後に調節される、請求項１５の方法。
17. 前記回路の較正がパワーオン／オフされるべき前記回路の１つ以上の回路素子を選択することを含む、請求項１６の方法。
18. 集積回路を有するダイであって、
    各々が１つ以上のＩ／Ｏ要件に従ってＩ／Ｏインターフェイスを提供するよう構成された複数の入出力（Ｉ／Ｏ）ブロックと、
    前記Ｉ／Ｏブロックの各々に電圧参照信号を出力するように構成された電圧参照ブロックを含み、前記電圧参照シグナルは前記Ｉ／Ｏブロックの各々に参照電圧レベルを提供するように構成されている、集積回路を有するダイ。
19. 集積回路を有するダイであって、
    各々が１つ以上の入出力（Ｉ／Ｏ）要件にしたがって１つ以上のＩ／Ｏ信号を提供する回路を有する複数のＩ／Ｏブロックと、
    前記Ｉ／Ｏブロックの各々に電圧レベルを示す信号を出力するように構成された参照電圧ブロックと、
    前記１つ以上のＩ／Ｏ信号を較正するように構成された信号を前記複数のＩ／Ｏブロックに出力するように構成された較正ブロックと、を含む集積回路を有するダイ。
20. 複数のダイであって、各ダイは集積回路を有し、前記集積回路は複数の入出力（Ｉ／Ｏ）スロットを形成するＩ／Ｏリングを含み、この複数のダイの各々は前記Ｉ／Ｏリング中の回路素子の共通基本テンプレートを有し、前記回路素子の少なくともいくつかは各Ｉ／Ｏスロットに対して選択されたＩ／Ｏ規格に基づいて前記サブセルのいくつかのみを接続する金属化によりサブセル中に配置されている、集積回路を有するダイ。
21. 各ダイは前記Ｉ／Ｏスロットの各々に参照電圧を動作可能なように提供する単一の参照装置をさらに含む、請求項２０記載の複数のダイ。
22. 各ダイが所望のインピーダンス特性を達成する際にＩ／Ｏスロットによって使用されるための前記Ｉ／Ｏスロットの各々に較正信号を提供する手段を含む、請求項２１記載の複数のダイ。
23. 前記Ｉ／Ｏスロットの各々が共通の静電放電（ＥＳＤ）構造を含む、請求項２０記載の複数のダイ。