TWI465038B - 用以使用經設計以操作於低電壓領域的裝置來處理來自高壓領域信號之電路 - Google Patents

Description

用以使用經設計以操作於低電壓領域的裝置來處理來自高壓領域信號之電路

本發明所屬之技術領域係關於使用經組態以操作於低電壓領域之裝置來處理來自高電壓領域信號之電路。

電子領域之進展已導致核心及輸入輸出電源電壓均已下降，以便提高處理速度及降低功率消耗。同樣由於速度之原因，電晶體尺寸及氧化物厚度亦已縮小。

因此，對於45nm之裝置，「標準」外部電源現在為1.8V，而先前為3.3V或2.5V。為了能夠達到高頻，氧化物厚度已減小，對於1.8V裝置，現在厚度大約為28至32，而先前為大約50。

因此現在有些設備採用新的電路裝置進行操作，可接收或產生以前高電壓領域之信號。舉例而言，為與某些舊晶片及若干標準協定相容，某些輸入輸出胞元(cells)必須從標稱3.3V之舊晶片接收信號，並以標稱1.8V輸出信號，以用於操作於此等位準之電路，同時使用操作於標稱1.8V之新裝置。

為了確保此等裝置不會由於HCI(hot carrier injection,熱載子注入)而過壓並伴隨產生氧化物崩潰及生存期退化之問題，需採取預防措施。

本發明之各具體實施例旨在提供一種接收機，其能夠使用設計用於新的低電壓領域之現代裝置，接收來自高電壓領域之信號並在該新的低電壓領域輸出此等信號。

自一第一態樣檢視，本發明提供一種設備，其用於在一第一高電壓領域接收輸入信號及以用於在一第二低電壓領域產生及輸出信號，該設備包括：一輸入墊，其用於接收該第一高電壓領域之該等輸入信號；輸出電路，其包括配置於該第二低電壓領域之一高電壓源與一低電壓源之間之複數個裝置，該等複數個裝置配置於一第一組及一第二組中，該第一組配置於該高電壓源與該輸出之間，且該第二組配置於該輸出與該低電壓源之間，該輸出電路經組態以回應一超過一上臨限值之上升輸入信號以切換並輸出一第一預定值，並回應一下降至低於一下臨限值之下降輸入信號以切換並輸出一第二預定值；一第一輸入路徑，其用於將所接收之輸入信號發送至該第一組之一第一輸入；一第二輸入路徑，其用於將所接收之輸入信號發送至該第二組之一第二輸入；其中該第二輸入路徑包括一開關延時裝置以用於降低所接收輸入信號之電壓，以便在一上升輸入信號上，當該輸出電路回應該輸入信號而切換時，與該輸入信號電壓未降低時應達到之值相比，該輸入信號已達到一更高之值；及該等第一和第二輸入之間之一可控連接路徑，其用於將該等第一和第二輸入連接在一起以回應在該輸出處偵測到該第一預定值，及用於將該等第一和第二輸入不連接在一起以回應在該輸出處偵測到該第二預定值。

本發明認識到，當提供一種可使用經設計以操作於一第二低電壓領域裝置接收一第一高電壓領域之輸入信號並在該第二低電壓領域輸出該等信號之設備時，此等裝置可能存在過壓之問題。其藉由使用該第二低電壓領域作為此設備之電源而解決此問題，由此提供一種操作於低電壓領域但可接收更高領域之信號的設備。然而，儘管這可解決該等裝置過壓之問題，但此方法又引發了自身的促使該設備開關之臨限電壓過低的問題，因為這些臨限電壓需要在該低電壓領域內。

由於該設備操作於該第二低電壓領域，難以提供為使該裝置一致開關而可以始終滿足之臨限位準，尤其是在添加磁滯(hysteresis)的情況下。一回應一信號而切換狀態之數位裝置，其在該信號超過一高臨限電壓VIH時切換，並回應該信號下降至低於一低臨限值VIL而切換回原狀態。對於無磁滯之標準裝置，該VIH及VIL相等。但在大多數情況中需要磁滯，因為它可提供一定的雜訊抗擾性。因此，許多設計在設備中插入磁滯。添加磁滯通常可在該等臨限值之間添加大約330mV(該電源之10%)之差異。在本例中，所接收到而需限制於低電壓領域值之信號的值更高，可能難以將臨限位準設定於此電源域內之適當值，而使裝置能夠帶磁滯地一致切換。

舉例而言，如果高電源域為3.3V且低電源域為1.8V，則VIH通常為2V且VIL為0.8V。此意味著該接收機必須始終在0.8V及2V之間切換。大體上，因此通常使用一1.4V之臨限，以保持對稱並獲得一平衡良好之開關裝置。在一操作於1.8V領域之開關裝置(諸如本發明之各具體實施例中之開關裝置)中，則使用1.4V作為典型臨限將必然使該裝置失去平衡，因為此值過於靠近電源電壓。此時沒有任何空間來既添加330mV之標稱磁滯值，而又仍然保持在安全限制之內。換言之，所要解決之問題係在使用一低電源之同時，是否可增加該上升緣VIH上之輸入臨限以產生磁滯，而不會使反相器開關裝置失去平衡並對接收機之瞬時行為產生負面影響。

本發明藉由為輸入信號提供兩個輸入路徑並降低在低電壓路徑上所接收輸入信號在一上升輸入信號邊緣上之電壓，而解決此問題。此意味著當此信號達到一足以使輸出電路切換之值時，與此電壓位準未降低時應已達到之值相比，高電壓路徑上之輸入信號已達到一更高之值。此意味著該輸出電路切換於一更高之位準。此外，藉由提供一在一下降緣連接該高電壓及低電壓路徑之可切換連接路徑，則對於該下降緣在任一路徑上均不存在電壓降低，該裝置正常切換。

因此，藉由增加上升緣上之輸入臨限藉此產生磁滯，而為該裝置添加了不對稱性。

在某些具體實施例中，該設備包括一電壓控制電路以用於控制一輸入信號之一最大電壓，以便該值不超過該第二電源域之一高電壓位準。

儘管該設備已供電於第二低電源電壓領域，以便所使用之裝置不被高電壓領域(該輸入信號在此高電壓領域被接收)過壓且因此以保護該等裝置，但仍在輸入處使用一電壓控制電路，以將此輸入信號之最大電壓拑制於該第二電源域之高電壓位準。

在某些具體實施例中，該電壓控制電路包括一第一及一第二傳導閘，其在該等第一和第二輸入路徑之每一者上供電於該第二低電壓領域，以用於將該輸入信號限制於該第二低電壓領域之電壓位準，該第二輸入路徑中之傳導閘位於該開關延時裝置之下游。

實施此電壓控制之一種方式可以使用傳導閘，其在該等輸入路徑上之每一者上供電於該第二低電壓領域。由下文將明瞭，一種替代方式可以在該等路徑分支之前，在該輸入處使用單一閘極。

在某些具體實施例中，該設備更包括一電容性裝置，其配置於該第二輸入路徑上與該開關延時裝置並聯。

該第二輸入路徑上之開關延時裝置將降低該輸入信號之電壓，從而延遲其切換並提供所需之磁滯。

當該裝置操作於瞬時(transient)模式時，該第二輸入路徑上之延時裝置將稍稍延緩該瞬時信號之傳播。為平衡此負面效應，與此延時裝置並聯使用一電容性裝置。當傳送一高頻信號時，此電容性裝置將回應該等快速變更之信號，並將加速在瞬時操作中圍繞該延時裝置之轉換，而對於非暫態或直流模式之電路，該電容性裝置不操作且因此對其沒有影響。

在某些具體實施例中，該設備更包括一第二電容性裝置，其配置成與該第二輸入路徑上之傳導閘並聯。

在此等電路中，電路取得良好平衡通常非常重要，且已發現提供一電容性裝置與該開關延時裝置並聯，而對該第二輸入路徑上之傳導閘不同樣提供一並聯電容性裝置，則將使裝置失去平衡。因此，已發現將一電容性裝置與此輸入路徑上之傳導閘並聯較為有利，並且這樣可提供一平衡良好且因此可正常發揮功能之裝置。

在某些具體實施例中，該開關延時裝置包括一二極體裝置，以用於防止傳輸一上升輸入信號，直至該上升輸入信號已達到一足以打開該二極體裝置之打開電壓。

儘管該開關延時裝置可具有若干形式，但其一簡單而有效之「實施方式」係使用一二極體裝置。該二極體裝置可防止傳輸該上升輸入信號，直至其已達到該二極體裝置之打開電壓，且因此以一便捷且低電源之方式延遲該裝置之切換。

在某些具體實施例中，該開關延時裝置更包括一降壓裝置，以用於降低在該二極體裝置之一輸出處之一電壓位準，該降壓裝置回應在該輸出電路之輸出處之第二預定值而處於使用中狀態，且回應在該輸出電路之輸出處之第一預定值而斷開。

除該二極體裝置之外，可有利地具有一降壓裝置，其降低在該二極體裝置之輸出處之電壓位準，且以此方式，可防止該上升緣輸入被傳輸，直至其達到該二極體之打開電壓及在其由該降壓裝置降低之後，且因此需要更長時間達到開關該輸出電路所需之臨限值，且到該輸出電路切換之時，沿該第一輸入電路傳送之信號已因此達到一更高之值。應注意，可調整該降壓電路以控制該電壓所降低之數量，且藉此調整該裝置發生切換之上臨限限制。當未傳輸一上升緣時，可斷開此裝置，因為此時不需要該裝置。然而，應注意，當下一將要偵測之信號係一下降緣時，則該第一輸入及第二輸入路徑藉由該連接路徑連接，且因此該輸入信號透過該第一輸入路徑直接傳送至該第一輸入及該第二輸入，且該第二輸入路徑上之該等裝置因此無效。然而，為節省電源，若斷開此裝置，則非常方便。在此方面，應注意，二極體係一種良好的切換延遲裝置，因為它不消耗功率，只是阻擋信號，直至此信號已達到一打開電壓。

在某些具體實施例中，該降壓裝置經組態以將該二極體裝置之一輸出保持在該第二低電壓領域之一低位準，以回應該輸入信號處於該第二低電壓領域之該低位準。

當該輸入信號為低時，該降壓裝置亦可有助於將該二極體裝置之輸出保持在該第二低電壓領域之低位準。應注意，藉由在此輸入路徑上配備該二極體裝置，當該輸入信號為低時，該二極體裝置之輸出浮接，因此如果此輸出可保持於該低電壓位準且在該電路中不再存在此浮接節點，則較為有利。

在某些具體實施例中，該可控連接路徑包括一開關，該開關接收一控制信號，並回應該控制信號之一值而連接該等第一和第二輸入或切斷該連接路徑，以便該等第一和第二輸入不經由該連接路徑而連接。

儘管該可控連接路徑可以許多方式實現，但實施該可控連接路徑之一簡單方式係在該路徑上提供一開關，該開關藉由一控制信號控制以連接該等第一和第二輸入或切斷該等輸入。

在某些具體實施例中，該設備更包括控制信號產生電路以用於產生該控制信號，該控制信號產生電路回應包括該預定值之輸出電路之信號輸出而產生一第一控制值，並回應不包括該預定值之輸出信號而產生一第二控制值，該開關回應該第一控制值而連接該等兩個輸入，並回應該第二控制值而切斷該連接路徑。

該控制信號依賴於該輸出電路之信號輸出，從而當偵測到該下降信號時連接該等兩個輸入，以便不提供延遲；但當偵測到該上升信號時切斷該等兩個輸入以便使該切換存在一延遲，表示當該裝置開關時該輸出已達到一更高電壓。以此方式可提供磁滯。

在某些具體實施例中，該設備更包括一與該可控連接路徑並聯配置之第二可控連接路徑，該第二可控連接路徑包括一第二開關裝置，該控制信號產生電路產生一第二控制信號，該第二控制信號係該控制信號之一反轉版本，該第二開關裝置回應該第二控制信號以與回應該控制信號而切換之該開關裝置一起切換。

儘管單一連接路徑將執行所需之功能，但為避免振盪之風險及提供良好對稱性，若存在電路以用於產生一控制信號，並在該輸出信號切換與被產生之控制信號之間產生一延遲，則非常便捷。該對稱及延遲可使用兩個路徑產生，並使用一控制信號及此控制信號之反相信號來切換此兩個路徑。

應注意，儘管複數個裝置可具有若干形式，只要其可產生該輸出電路所需之功能，但在某些具體實施例中其包括開關裝置。舉例而言，此等裝置可為電晶體，也可以為NAND或OR閘。

儘管該輸出電路可採取若干形式，但在某些具體實施例中，其包括一反相器。

反相器係一種將在一電壓位準接收之一信號切換至在另一電壓位準之另一信號的簡單、習知方式。

該反相器可具有若干形式，但可以只是包括串聯配置之一PMOS電晶體及一NMOS電晶體。

在其他具體實施例中，該輸出電路包括一疊接反相器。

使用疊接反相器可能較為理想，因為這樣輸出電路中就可以有其他電晶體用作其他功能之控制裝置，諸如啟用或停用部分電路。

在某些具體實施例中，該第一組包括複數個串聯配置之PMOS電晶體，該第二組包括複數個串聯配置之NMOS電晶體。

在某些具體實施例中，該輸出電路更包括：一附加第二組，其與該第二組並聯配置於該疊接反相器之輸出和該低電壓源之間，該附加第二組中之至少一裝置經佈置以自該第一輸入接收信號，該設備更包括選擇電路以用於選擇該第二組或該附加第二組以進行操作。

當不強制採用磁滯時，可使用一與該第二輸入路徑中之第二組裝置並聯之附加第二組裝置移除磁滯。此等裝置自該第一輸入接收信號。如果此設備具有選擇電路，則可選定該第二組或該附加第二組以進行操作。因此，可選定一帶或不帶磁滯操作之裝置。

在某些具體實施例中，該選擇電路經組態以回應一請求磁滯之輸入而產生一磁滯啟用信號，該第二組包括：至少一裝置，其經組態以接收該磁滯啟用信號及回應無磁滯啟用信號而斷開並提供一開放電路，且回應該磁滯啟用信號而接通以提供一傳導路徑；及至少一其他裝置，以用於自該第二輸入接收信號；及該附加第二組包括：至少一裝置，其經組態以接收該磁滯啟用信號及回應無磁滯啟用信號以接通而提供一傳導路徑，且回應該磁滯啟用信號以斷開而提供一開放電路；及至少一其他裝置，以用於自該第一輸入接收信號。

該選擇電路可回應一請求磁滯之輸入而產生一磁滯啟用信號。此輸入可由一使用者提供。如果使用疊接輸出電路，則可使用該等裝置之一者作為一啟用裝置，而另一者作為一功能裝置。然後可回應該啟用信號而打開或關閉該啟用裝置，因此該第二組或該附加第二組可選為可操作，然後該操作組即為所使用之組。當該連接路徑斷開時，該第二組之輸入信號來自於帶該延時裝置之第二輸入路徑，且該附加第二組之操作裝置之輸入信號來自於該第一輸入且因此沒有延遲。

在某些具體實施例中，該第二組及該附加第二組之每一者包括兩個NMOS電晶體，其串聯配置於該輸出與該低電壓源之間。

本發明之一第二態樣提供一種使用一設備在一第一高電壓領域接收輸入信號且在一第二低電壓領域產生及輸出信號之方法，該設備包括：一輸入墊，其用於接收該第一高電壓領域之該等輸入信號；輸出電路，其包括配置於該第二低電壓領域之一高電壓源與一低電壓源之間之複數個裝置，該等複數個裝置配置於一第一組及一第二組中，該第一組配置於該高電壓源與該輸出之間，且該第二組配置於該輸出與該低電壓源之間，該輸出電路經組態以回應一超過一上臨限值之上升輸入信號以切換並輸出一第一預定值，並回應一下降至低於一下臨限值之下降輸入信號以切換並輸出一第二預定值；該方法包括：將一所接收之輸入信號沿一第一輸入路徑發送至該第一組之一第一輸入；並將所接收之輸入信號沿一第二輸入路徑發送至該第二組之一第二輸入；降低沿該第二路徑傳送之所接收輸入信號之電壓，以便在一上升輸入信號上，當該輸出電路回應該輸入信號而切換時，與該電壓位準未降低時相比，該輸入信號已達到一更高之值；及回應偵測到該輸出電路輸出該第一預定值而將該第一輸入及該第二輸入連接在一起，且回應在該輸出處偵測到該第二預定值而不將該第一及該第二輸入連接在一起。

自結合所附該等圖式閱讀以下對示意性具體實施例之詳細說明，將顯而易見本發明之以上及其他目標、特徵及優點。

第1圖顯示根據本發明之一具體實施例一高電壓輸入輸出接收機10，其用於使用該低電壓領域之裝置接收一高電壓領域之信號及輸出至一低電壓領域。此設備10具有一輸入墊12，以用於接收該高電壓領域之一輸入信號，其具有一高電壓位準DVDD。DVDD通常可為3.3伏特。然後配備有一電壓位準控制裝置14，其動作以將該上電壓拑制於DVDD2，其係第二低電壓領域之電壓，設備10之該等裝置經設計以在第二低電壓領域內發揮功能，且第二低電壓領域為該等輸出信號將被發送至之電路之電壓領域。舉例而言，此信號可具有一1.8伏特之高值。

該設備10有兩個輸入路徑以用於所接收之信號：第一輸入路徑20及第二輸入路徑22。此等信號被發送至輸出電路35。第一輸入路徑20前往一位於該第二電壓領域DVDD2之上電壓軌與輸出電路之輸出40之間之第一組裝置30，該第二輸入路徑前往一位於該輸出40與接地之間之第二組裝置32。

此第二輸入路徑具有開關延時電路24。此開關延時電路回應該輸入信號之上升緣而動作，以延遲該輸出電路之切換。如果在輸入12輸入一上升信號，該信號將沿路徑20及路徑22平行傳遞。沿路徑22傳遞之信號，其電壓位準被該開關延時電路24降低，且以此方式，該輸出電路35之切換被延遲，因為此信號在稍後才能達到所需值。因此，當該信號發生切換時，沿路徑20傳遞之信號已達到一更高之值。

該設備亦具有連接路徑50，於該路徑中有一開關52。此開關藉由控制電路100控制，該控制電路回應在該輸出40處之值，且當該電路在該輸出40處偵測到一信號之一下降緣時，該開關關閉以將路徑20及22連接在一起，因為在此情況下不希望延遲該輸出電路之切換。然而當該電路偵測到一上升緣時，該開關斷開，因為此時希望人工增加該輸出電路35發生切換之臨限值，且藉由使用該開關延時電路24降低路徑22上之輸入信號上之電壓來執行此操作。以此方式，可增加該上升緣上之輸入臨限並藉此產生磁滯，同時使用該低電源而不會使該輸出電路35失去平衡。

第2圖顯示本發明之一具體實施例，其中該輸出電路係一反相器。在此具體實施例中，在輸入12處接收一高電壓信號，並將其再次分割為兩個信號路徑20及22，以分別發送至反相器65之PMOS電晶體60及至反相器65之NMOS電晶體62。還有一連接路徑50，其使用開關52以一可控制方式連接該等兩個電晶體之兩個輸入。

因此，在一上升緣上，使用電路24再次延遲該反相器之切換，該電路降低沿路徑22傳送之輸入信號之電壓。因此，在此情況下，一上升緣被延遲，且因此在該輸出回應該上升緣而切換之前，達到一更高之臨限電壓。由於其係一回應一上升緣之反相器，該輸出自1切換至0。在該輸出處，0充當開關52之一控制信號以關閉該開關，且因此，當在該輸入信號上發生一下降緣時，將反相器65之兩個電晶體60及62之輸入連接在一起，且此二者同時見到該下降緣，切換不發生延遲。

第3圖顯示本發明之又一具體實施例。在此具體實施例中，該輸出電路75係一疊接(cascode)反相器，其具有一組PMOS電晶體70及一組NMOS電晶體72。此裝置在每一輸入路徑上具有一電壓限制裝置，其以傳導閘80及82之形式且此等閘將該輸入信號之最大位準限制為DVDD2。

此外，開關延時電路24具有一電容性裝置，在本具體實施例中，其係一與其並聯配置之簡單電容器90，且類似地，傳導閘82具有一與其並聯配置之電容器92。以此方式配置此等電容器可加速瞬時模式之電路。這將平衡由該開關延時電路24及傳導閘82對該裝置之速度帶來的負面影響。因此提供該等電容器，以便瞬時信號不會經過該延時裝置或在該第二輸入路徑上之傳導閘，且在瞬時模式中該裝置之速度不會受此等裝置之影響。該電容性裝置亦有助於平衡路徑20及22。

第4圖顯示本發明之一具體實施例，其中該輸出裝置75係一疊接反相器。在此裝置中，更詳盡展示了該開關延時電路24，其包括一二極體裝置26及一用於降低該點VMID 28處之電壓的裝置。該二極體裝置26係一安裝二極體之NMOS電晶體，且回應在該輸入墊12處接收之一上升信號，其將阻礙該信號至該節點VMID之傳輸，直至在墊12處該上升電壓達到一足以導通該二極體之電壓。

一降壓裝置28(在此情況下係一疊接NMOS電晶體，其閘極連接至該疊接反相器之輸出)當其打開時將降低在該VMID處之電壓，且藉此偏移反相器75之臨限電壓。以此方式，其可用於調整該臨限電壓VIH且藉此調整磁滯量。由於其連接至該輸出信號，一旦該反相器回應該上升緣而切換，該降壓裝置將斷開。此外，當其在該輸入信號為低時而接通時，其將VMID維持於0並防止其浮接，否則當二極體26斷開時則可能發生浮接。

傳導閘80及82之存在是為了限制達到其下游裝置之輸入信號，並防止在此等裝置上由於接收一在一不同電壓領域之輸入信號而發生任何過壓。在此具體實施例中，連接路徑50係分別具有開關52及54之兩個連接路徑51及53。此等開關藉由控制電路100控制。存在連接路徑50是為了一旦該反相器已回應該上升緣而切換，將70及72之輸入箝制在一起。當偵測到一下降緣時，這將自該裝置切斷路徑22。控制電路100藉由使用兩個雙對稱反相器而產生兩個控制信號yb及nyb。此等信號經設計稍遲於該接收機之輸出而交換，因此這兩個輸入稍遲於該等輸出切換而被箝制在一起，這樣可防止振盪。

在此具體實施例中，存在兩個藉由該雙對稱反相器之相反輸出控制之路徑，由於此等路徑不直接連接至該接收機之輸出，亦有助於避免任何振盪之風險。

在本具體實施例中，亦存在以兩個PMOS電晶體形成之漏洩保護裝置110，且此等電晶體用於當在墊12處接收之輸入信號為高時將pgate及ngate之值設定為DVDD2。此設定一強DC位準，且藉由關閉該等PMOS電晶體70而有助於降低DC洩漏。

現將說明此裝置之操作。在該輸入信號之下降緣上，反相器75之該等兩組裝置70及72之該等輸入被箝制在一起，並將跟隨該墊值自DVDD2至該反相器VIL之臨限電壓。VIL將為此反相器之內在臨限。藉由一適當設計，可將此臨限設定為高於0.8電壓，此為不使該反相器失去平衡所需之規格。實際上，可偏移用於偏移該PMOS之VGS及該反相器之NMOS的結構以允許所需之VIH及VIL。此外，藉由該開關延時裝置24之一適當設計，可視需要產生充分之磁滯。實際上，此裝置保持VIL不受影響，同時VIH增加。以此方式，可構建一操作於該第二領域電源中之全功能接收機，而仍然滿足所有標準規範。

第5圖顯示該電路之DC行為。線110顯示一非常緩慢之轉換。隨其上升，NGATE處之電壓位準由線112顯示。開始，由於該二極體裝置26，此電壓不增加。一旦達到該臨限，電壓開始增加，不過會被裝置28下拉，直至其達到該臨限電壓VIH，此時該反相器切換且該輸出信號114上升。此時，該電壓位準降低裝置28被關閉且該等連接路徑50連接，以便該等兩個輸入路徑連接在一起。在此，在NGATE及PGATE處之輸入信號相同，其為藉由傳導閘80設定之DVDD2之值。

當信號110下降至低於DVDD2時，在NGATE及PGATE處之信號將跟隨此值，直至其達到該反相器切換之臨限值點VIL，且該等輸出信號114下降。

第6圖顯示此電路之AC行為。在此具體實施例中，在高頻處該等NGATE轉換已經藉由在與裝置24並聯之輸入墊及VMID之間及在與裝置82並聯之VMID與NGATE之間使用電容器而被加速。如圖可見，該輸出信號相當緊密地跟隨該輸入信號，但將如預期在一降低位準。

第7圖顯示一設備，其具有一完全可程式化之輸入，並帶有磁滯及CMOS操作方法。在此裝置中，電路130顯示一輸出電路，該輸出電路在此情況下係一啟用磁滯之疊接反相器，而電路140顯示一輸出電路，該輸出電路在此情況下未啟用磁滯但啟用CMOS。此後者係一標準疊接輸出反相器，因此提供反轉及位準偏移功能但無磁滯，因為該開關延時路徑已被移除。在該等疊接反相器之下半部分中之該等NMOS電晶體上，存在啟用開關，此等開關用於打開或關閉此等電晶體中之任一者。

因此，當啟用CMOS模式時，該PMOS分支按原本方式使用，而該NMOS分支則藉由一標準疊接NMOS替換，其閘極連接至PGATE，即該等PMOS電晶體之輸入。在一啟用磁滯之形式下，該裝置非常類似於第4圖之裝置，只是添加了啟用信號。此啟用信號關閉電路140中之一NMOS電晶體，並啟用電路130中之對應NMOS電晶體。以此方式，啟用該反相器之該等NMOS部分之任一者。

在此圖中，亦有可能使用信號lie及其相對之lieb來啟用或停用整個接收機。當該接收機禁用時，將切斷反相器並將該輸出y_cv下拉至0。信號lis用於選擇磁滯或非磁滯模式。信號lis與lie及lieb合併以產生hys_en及cmos_en。如此操作係因為輸入允許之優先級高於磁滯/無磁滯模式(當lie=0時，130及140均被切斷，無論lis為何值)。

第8圖顯示一流程圖，其以一簡單形式說明依據本發明之一具體實施例之一方法。初始時，接收到一輸入信號並將此信號分入兩個路徑，並沿此等路徑傳輸至輸出電路之一第一和第二輸入。該第一輸入前往一第一組裝置，其操作電壓高於該第二輸入所前往之第二組裝置。該輸入信號沿該第二輸入之路徑之電壓被降低。

由此判定該輸出電路是否輸出一預定值。如果是，則存在以連接該等第一和第二輸入之該等路徑被連接，以便該輸入信號透過該第一路徑達到該第二輸入，且不降低其電壓。如果該輸出電路不輸出一預定值，則此等路徑不被連接，因此降低該輸入信號之電壓。以此方式，依據該輸出電路是否輸出一預定值，可降低或不降低沿該第二路徑之信號之電壓。降低此值會延遲該輸出裝置之切換，且藉此增加該上升緣開關之臨限值並在該電路中引入磁滯，而不會使其失去平衡。

儘管本文已參考隨附該等圖式詳細說明本發明之示意性具體實施例，但應瞭解，本發明並不限於彼等精確具體實施例，且熟習此項技術者可在藉由該等隨附申請專利範圍定義之本發明範疇及精神範圍內進行各種變更及修改。

10．．．高電壓輸入輸出接收機

12．．．輸入墊

14．．．電壓位準控制裝置

20．．．第一輸入路徑

22．．．第二輸入路徑

24．．．開關延時電路

26．．．二極體裝置

28．．．降壓裝置

30．．．第一組裝置

32．．．第二組裝置

35．．．輸出電路

40．．．輸出

50．．．連接路徑

51．．．連接路徑

52．．．開關

53．．．連接路徑

54．．．開關

60．．．PMOS電晶體

62．．．NMOS電晶體

65．．．反相器

70．．．PMOS電晶體

72．．．NMOS電晶體

75．．．偏移反相器

80．．．傳導閘

82．．．傳導閘

90．．．電容器

92．．．電容器

100．．．控制電路

110．．．漏洩保護裝置

112．．．電壓位準線

114．．．輸出信號

130．．．電路

140．．．電路

第1圖顯示根據本發明之一具體實施例一用於接收高電壓信號及輸出低電壓信號之設備；

第2圖顯示根據本發明之一具體實施例一用於接收高電壓信號及輸出低電壓信號之設備，其輸出電路以一反相器之形式；

第3圖顯示一根據本發明之一具體實施例之設備，其具有一疊接反相器以作為該輸出電路；

第4圖顯示根據本發明之一具體實施例之又一設備，其帶有一疊接反相器以作為輸出電路；

第5圖顯示第4圖之電路在DC操作中之操作時序圖；

第6圖顯示給出該電路在瞬時或AC操作中之操作的時序圖；

第7圖顯示一用於接收一高電壓信號及輸出一低電壓信號之設備，其處於啟用磁滯及未啟用磁滯狀態；及

第8圖顯示一流程圖，其顯示一依據本發明之一具體實施例之方法。

12．．．輸入墊

20．．．第一輸入路徑

22．．．第二輸入路徑

24．．．開關延時電路

70．．．PMOS電晶體

72．．．NMOS電晶體

75．．．偏移反相器

80．．．傳導閘

82．．．傳導閘

90．．．電容器

92．．．電容器

100．．．控制電路

Claims (20)

1. 一種用於在一第一高電壓領域接收輸入信號及以用於在一第二低電壓領域產生及輸出信號之設備，該設備包括：一輸入墊，其用於接收該第一高電壓領域之該等輸入信號；輸出電路，其包括配置於該第二低電壓領域之一高電壓源與一低電壓源之間之複數個裝置，該等複數個裝置配置於一第一組及一第二組中，該第一組配置於該高電壓源與該輸出之間，且該第二組配置於該輸出與該低電壓源之間，該輸出電路經組態以回應一超過一上臨限值之上升輸入信號以切換並輸出一第一預定值，並回應一下降至低於一下臨限值之下降輸入信號以切換並輸出一第二預定值；一第一輸入路徑，其用於將所接收之輸入信號發送至該第一組之一第一輸入；一第二輸入路徑，其用於將所接收之輸入信號發送至該第二組之一第二輸入；其中該第二輸入路徑包括：一開關延時裝置，以用於降低所接收輸入信號之一電壓，以便在一上升輸入信號上，當該輸出電路回應該輸入信號而切換時，與該輸入信號電壓未降低時該輸入信號應達到之值相比，該輸入信號已達到一更高之值；及該等第一和第二輸入之間之一可控連接路徑，以用於回應在該輸出處偵測到該第一預定值而將該等第一和第二輸入連接在一起，及以用於回應在該輸出處偵測到該第二預定值而不將該等第一和第二輸入連接在一起。
2. 如申請專利範圍第1項所述之設備，其更包括：一電壓控制電路，以用於控制一輸入信號之一最大電壓，以便該值不超過該第二電源域之一高電壓位準。
3. 如申請專利範圍第1項所述之設備，其中該電壓控制電路包括：一第一及一第二傳導閘，其在該等第一和第二輸入路徑之每一者上供電於該第二低電壓領域，以用於將該輸入信號限制於第二低電壓領域之電壓位準，該第二輸入路徑中之傳導閘位於該開關延時裝置之下游。
4. 如申請專利範圍第1項所述之設備，該設備更包括：一電容性裝置，其在該第二輸入路徑上與該開關延時裝置並聯配置。
5. 如申請專利範圍第4項所述之設備，其中該電壓控制電路包括：一第一及一第二傳導閘，其在該等第一和第二輸入路徑之每一者上供電於該第二低電壓領域，以用於將該輸入信號限制在第二低電壓領域之電壓位準，該第二輸入路徑中之傳導閘位於該開關延時裝置之下游，該設備更包括：一第二電容性裝置，其與該第二輸入路徑上之傳導閘並聯配置。
6. 如申請專利範圍第1項所述之設備，其中該開關延時裝置包括：一二極體裝置，以用於防止傳輸一上升輸入信號，直至該上升輸入信號已達到一足以打開該二極體裝置之打開電壓。
7. 如申請專利範圍第6項所述之設備，其中該開關延時裝置更包括：一降壓裝置，以用於降低在該二極體裝置之一輸出處之一電壓位準，該降壓裝置回應在該輸出電路之該輸出處之該第二預定值而處於使用中狀態，並回應在該輸出電路之該輸出處之該第一預定值而斷開。
8. 如申請專利範圍第7項所述之設備，其中該降壓裝置經組態以回應該輸入信號處於該第二低電壓領域之該低位準，而將該二極體裝置之一輸出保持在該第二低電壓領域之一低位準。
9. 如申請專利範圍第1項所述之設備，其中該可控連接路徑包括一開關，該開關接收一控制信號且回應該控制信號之一值，而連接該等第一和第二輸入或切斷該連接路徑，以便該等第一和第二輸入不經由該連接路徑而連接。
10. 如申請專利範圍第9項所述之設備，其更包括用於產生該控制信號之控制信號產生電路，該控制信號產生電路係回應由包括該預定值之該輸出電路所輸出之該信號而產生一第一控制值，並回應不包括該預定值之該輸出信號而產生一第二控制值，該開關回應該第一控制值而連接該等兩個輸入，並回應該第二控制值而切斷該連接路徑。
11. 如申請專利範圍第10項所述之設備，其更包括一經配置與該可控連接路徑並聯之第二可控連接路徑，該第二可控連接路徑包括一第二開關裝置，該控制信號產生電路產生一第二控制信號，該第二控制信號係該控制信號之一反轉版本，該第二開關裝置回應該第二控制信號以與回應該控制信號而切換之該開關裝置一起進行切換。
12. 如申請專利範圍第1項所述之設備，其中複數個裝置包括開關裝置。
13. 如申請專利範圍第1項所述之設備，其中該輸出電路包括一反相器。
14. 如申請專利範圍第13項所述之設備，其中該第一組包括一PMOS電晶體，該第二組包括一NMOS電晶體。
15. 如申請專利範圍第1項所述之設備，其中該輸出電路包括一疊接反相器。
16. 如申請專利範圍第15項所述之設備，其中該第一組包括複數個串聯配置之PMOS電晶體，該第二組包括複數個串聯配置之NMOS電晶體。
17. 如申請專利範圍第15項所述之設備，該輸出電路更包括一附加第二組，其與在該疊接反相器之該輸出及該低電壓源之間之該第二組並聯配置，該附加第二組中之至少一裝置經佈置以自該第一輸入接收信號，該設備更包括選擇電路以用於選擇該第二組或該附加第二組以進行操作。
18. 如申請專利範圍第17項所述之設備，其中該選擇電路經組態以回應一請求磁滯之輸入而產生一磁滯啟用信號，該第二組包括：至少一裝置，其經組態以接收該磁滯啟用信號，並回應無磁滯啟用信號而斷開並提供一開放電路，及回應該磁滯啟用信號而接通並提供一傳導路徑，及至少一其他裝置，以用於自該第二輸入接收信號；及該附加第二組包括：至少一裝置，其經組態以接收該磁滯啟用信號，並回應無磁滯啟用信號而接通並提供一傳導路徑，及回應該磁滯啟用信號而斷開並提供一開放電路，及至少一其他裝置，以用於自該第一輸入接收信號。
19. 如申請專利範圍第17項所述之設備，其中該第二組及該附加第二組之每一者包括兩個在該輸出與該低電壓源之間串聯配置之NMOS電晶體。
20. 一種使用一設備在一第一高電壓領域接收輸入信號且在一第二低電壓領域產生及輸出信號之方法，該設備包括：一輸入墊，其用於接收該第一高電壓領域之該等輸入信號；輸出電路，其包括配置於該第二低電壓領域之一高電壓源與一低電壓源之間之複數個裝置，該等複數個裝置配置於一第一組及一第二組中，該第一組配置於該高電壓源與該輸出之間，且該第二組配置於該輸出與該低電壓源之間，該輸出電路經組態以回應一超過一上臨限值之上升輸入信號以切換並輸出一第一預定值，並回應一下降至低於一下臨限值之下降輸入信號以切換並輸出一第二預定值；該方法包括以下步驟：將一所接收之輸入信號沿一第一輸入路徑發送至該第一組之一第一輸入；及將所接收之輸入信號沿一第二輸入路徑發送至該第二組之一第二輸入；降低沿該第二路徑傳送之所接收輸入信號之電壓，以便在一上升輸入信號上，當該輸出電路回應該輸入信號而切換時，與該電壓位準未降低時相比，該輸入信號已達到一更高之值；及回應偵測到該輸出電路輸出該第一預定值，而將該第一輸入及該第二輸入連接在一起，且回應在該輸出處偵測到該第二預定值，而不將該第一及該第二輸入連接在一起。