TWI462284B - 畫素陣列佈局 - Google Patents

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Description

畫素陣列佈局
本發明是有關於一種畫素陣列佈局，且特別是有關於一種具有預放電導電層(Pre-discharge Conductive Layer)之畫素陣列佈局。
為符合資訊設備的多樣化走向，平面顯示器(Flat Panel Display,FPD)的需求日益迫切，且在當今全世界市場走向輕薄短小及省電的潮流下，陰極射線管(Cathode Ray Tube,CRT)式顯示器已經逐漸被平面顯示器所取代。現在的平面顯示器可略分為下列幾種：電漿顯示器(Plasma Display Panel,PDP)、液晶顯示器(Liquid Crystal Display,LCD)、真空螢光顯示器(Vacuum Fluorescent Display)、場發射顯示器(Field Emission Display)、電變色顯示器(Electro-chromic Display)、有機電激發光顯示器(Organic Electro-Luminescent Display)等。相較於其他平面顯示技術，有機電激發光顯示器因其具有自發光、無視角依存、省電、製程簡易、低成本、低操作溫度範圍、高應答速度以及全彩化等優點，而具有極大的應用潛力，可望成為下一代的平面顯示器之主流。
目前，有機電激發光材料已成功地應用在平面顯示器的領域，而有機電激發光顯示器可區分為被動矩陣式有機電激發光顯示器(Passive Matrix OLE Display)與主動矩陣式有機電激發光顯示器(Active Matrix OLE Display)兩種。一般而言，被動矩陣式有機電激發光顯示器與主動矩陣式有機電激發光顯示器最大的差異在於：主動矩陣式有機電激發光顯示器中的每一個畫素皆具有一儲存電容器(Storage Capacitor)以維持較佳的顯示品質。由於主動矩陣式有機電激發光顯示技術有助於顯示器在大尺寸與高解析度方面之發展，因此主動矩陣式有機電激發光顯示器較受到關注。
在傳統之主動矩陣式有機電激發光顯示器中，各畫素單元內的驅動電路大多採用兩個電晶體搭配一個儲存電容器之架構(即2T1C架構)，來控制進入各畫素單元內的驅動電流。為了穩定驅動電流，已有習知技術採用三個電晶體搭配一個儲存電容器(即3T1C架構)作為畫素單元內的驅動電路，如圖1所示。
圖1為習知具有3T1C架構的驅動電路示意圖。請參照圖1，習知具有3T1C架構的驅動電路100包括一切換電晶體TFT1 、一驅動電晶體TFT2 、一預放電電晶體TFT3 以及一儲存電容器Cst 。其中切換電晶體TFT1 具有一第一閘極G1 、一第一源極S1 以及一第一汲極D1 。第一閘極G1 與其中一條掃描線SLn 電性連接，而第一汲極D1 與其中一條資料線DL電性連接。驅動電晶體TFT2 具有一第二閘極G2 、一第二源極S2 以及一第二汲極D2 。第二汲極D2 與一電壓或電流源VDD 電性連接，而第二源極S2 與畫素電極P電性連接。預放電電晶體TFT3 具有一第三閘極G3 、一第三源極S3 以及一第三汲極D3 。第三閘極G3 與前一條掃描線SLn-1 電性連接，而第三源極S3 與金屬預放電導電層102電性連接。此外，儲存電容器Cst ，具有一第一電極E1 以及一第二電極E2 。第一電極E1 與第一源極S1 、第二閘極G2 以及第三汲極D3 電性連接，而第二電極E2 與電流源VDD 電性連接。
由圖1可知，切換電晶體TFT1 是用以定址(address)並控制驅動電晶體TFT2 的開啟程度，驅動電晶體TFT2 是用以控制通過有機電激發光二極體104的驅動電流，而預放電電晶體TFT3 則是用來進行預放電(pre-discharge)之動作，以避免臨界電壓(Threshold Voltage,Vth )偏移的現象。詳言之，當一高電壓被輸入至第二掃描線SLn 時，與第二掃描線SLn 連接的切換電晶體TFT1 會被開啟，此時，資料線DL可以透過切換電晶體TFT1 將影像訊號傳送至切換電晶體TFT1 的第二閘極G2 ，以控制驅動電晶體TFT2 的開啟程度。如此一來，電流源VDD 便可經驅動電晶體TFT2 提供對應於影像訊號的電流至有機電激發光二極體104，使有機電激發光二極體104顯示出正確的灰階。當切換電晶體TFT1 被關閉時，儲存電容器Cst 可維持第二閘極G2 的電壓，以使驅動電流持續通過驅動電晶體TFT2 以及有機電激發光二極體104。
當一高電壓被輸入至第一掃描線SLn-1 時，與第一掃描線SLn-1 連接的預放電電晶體TFT3 會被開啟，此時，儲存電容器Cst 中所儲存的電荷會透過預放電電晶體TFT3 被釋放，並從金屬預放電導電層102導出，進而避免臨界電壓偏移的現象。
圖2A為習知之畫素陣列佈局之上視示意圖，而圖2B為圖2A之畫素陣列佈局200之區域A的局部放大圖。請參照圖2A與圖2B，習知之畫素陣列佈局200包括一基板202、多條配置於基板202上之掃描線SL、多條配置於基板202上之資料線DL、多個配置於基板202上之的畫素單元204以及一金屬預放電導電層102。其中，畫素單元204包括一畫素電極P以及一驅動電路100，而金屬預放電導電層102則是耦接於一負電壓，且金屬預放電導電層102會橫跨多個畫素單元204，以便於跟每個畫素單元204中的預放電電晶體TFT3 (繪示於圖1)電性連接。
本發明實施例提供一種畫素陣列佈局，其具有預放電導電層。
本發明實施例提出一種畫素陣列佈局，其包括一基板、多條配置於基板上之掃描線、多條配置於基板上之資料線、多個配置於基板上之畫素單元以及一預放電導電層。各畫素單元分別與對應的掃描線以及對應的資料線電性連接，而各畫素單元分別具有一驅動電路以及一與驅動電路電性連接之畫素電極。其中，預放電導電層與驅動電路電性連接，並從基板邊緣延伸至任二相鄰的畫素電極之間，且不與畫素電極重疊。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
 第一實施例
圖3A為本發明第一實施例之畫素陣列佈局的上視示意圖，而圖3B為圖3A之畫素陣列佈局300之區域B的局部放大圖。請參照圖3A與圖3B，本實施例之畫素陣列佈局300包括一基板302、多條配置於基板302上之掃描線SL、多條配置於基板302上之資料線DL、多個配置於基板302上之畫素單元304以及一預放電導電層306。各畫素單元304分別與對應的掃描線SL以及對應的資料線DL電性連接。
如圖3B所示，本實施例之畫素單元304包括一畫素電極P以及一驅動電路100，其中驅動電路100例如是具有與圖1相同之電路架構。畫素電極P以及預放電導電層306皆與驅動電路100電性相接，且預放電導電層306從基板302邊緣延伸至任二相鄰的畫素電極P之間，預放電導電層306與畫素電極P不重疊。此外，在本實施例中，驅動電路100中之儲存電容器Cst 例如是位於預放導電層306下方。值得注意的是，畫素單元304在製程上亦可作調動，例如是將有機電激發光二極體104反向蒸鍍至基板302上，其詳細電路架構可參照圖7。
圖7為本發明另一實施例具有3T1C架構的驅動電路示意圖。請參照圖1與圖7，從圖7可清楚得知，若將有機發光二極體104反向蒸鍍製基板302上，原本圖1之驅動電晶體TFT2 的第二汲極D2 便會與有機發光二極體104電性連接，而第二源極S2 則會耦接接至接地端。此外，在其他實施例中，預放電電晶體TFT3 亦可由一個增至多個，且這些預放電電晶體TFT3 之第三閘極G3 與數條第二掃描線SLn-1 電性連接，而第三源極S3 也與預放電導電層306電性連接。
請繼續參照圖3B，從圖3B可清楚得知，本實施例的預放電導電層306可為一透明預放電導體層，其在製作上可以與畫素電極P一併製作。由於本實施例的透明預放電導電層306與畫素電極P在製程上可以使用同一層導電層，因此，相較於習知之畫素單元204，本實施例的畫素單元304可在不增加製程數之情況下具有較高的開口率。舉例而言，透明預放電導電層306可為銦錫氧化物(ITO)、銦鋅氧化物(IZO)等透明導電材料。承上述，在本實施例中，當預放電導電層306與畫素電極P選用相同的透明導電材料時，二者可透過同一薄膜的圖案化製程(Patterning Process)同時完成圖案化，以降低製程成本。據此，本實施例之畫素陣列佈局在製作上與現有製程相容。
值得注意的是，本實施例之預放電導電層306亦可採用其他導電性更佳的導體，如金屬或合金等，本發明並不限制預放電導電層306之材質。
圖4為本發明第一實施例之畫素陣列佈局之上視示意圖。請參照圖4，在本實施例中，預放電導電層306為一具有多個第一開口306a之網狀導電圖，且各第一開口306a分別暴露出其中一個畫素電極P。
第二實施例
在以下的實施例與圖式中，相同或相似的標號代表相同或相似的元件，以簡化說明。
圖5A與圖5B為本發明第二實施例之畫素陣列佈局之上視示意圖。請參照圖5A與圖5B，本實施例之畫素陣列佈局400與第一實施例之畫素陣列佈局300相似，惟二者主要差異之處在於：第二實施例之預放電導電層406為一具有多個第二開口406a之柵狀圖案，且各第二開口406a分別暴露出多個畫素電極P。其中，圖5A中第二開口406a的延伸方向實質上平行於資料線DL的延伸方向，而圖5B中第二開口406a的延伸方向實質上平行於掃描線SL的延伸方向。
第三實施例
圖6A與圖6B為本發明第三實施例之畫素陣列佈局之上視示意圖。請參照圖6A與圖6B，本實施例之畫素陣列佈局500與第一實施例之畫素陣列佈局300相似，惟二者主要差異之處在於：第三實施例之預放電導電層506，為一具有多個缺口(notch)506a之指狀圖案，且各缺口506a分別暴露出多個畫素電極P。其中，圖6A中缺口506a的延伸方向實質上平行於資料線DL的延伸方向，而圖6B中缺口506a的延伸方向實質上平行於掃描線SL的延伸方向。
綜上所述，本發明在畫素陣列佈局上使用不與畫素電極重疊的預放電導電層，可使開口率獲得提升。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200、300、400、500．．．畫素陣列佈局
202、302、402、502．．．基板
100．．．驅動電路
102．．．金屬預放電導電層
104．．．有機電激發光二極體
TFT1 ．．．切換電晶體
TFT2 ．．．驅動電晶體
TFT3 ．．．預放電電晶體
Cst ．．．儲存電容器
SL．．．掃描線
SLn-1 ．．．第一掃描線
SLn ．．．第二掃描線
DL．．．資料線
P．．．畫素電極
VDD ．．．電流源
204、304．．．畫素單元
306、406、506．．．透明放電導電層
306a．．．第一開口
406a．．．第二開口
506a．．．缺口
D1 ．．．第一汲極
G1 ．．．第一閘極
S1 ．．．第一源極
D2 ．．．第二汲極
G2 ．．．第二閘極
S2 ．．．第二源極
D3 ．．．第三汲極
G3 ．．．第三閘極
S3 ．．．第三源極
E1 ．．．第一電極
E2 ．．．第二電極
A、B．．．區域
圖1為習知具有3T1C架構的驅動電路示意圖。
圖2A為習知之畫素陣列佈局的上視示意圖。
圖2B為圖1中區域A的局部放大示意圖。
圖3A為本發明第一實施例之畫素陣列佈局的上視示意圖。
圖3B為圖3A之畫素陣列佈局300之區域B的局部放大示意圖。
圖4為本發明第一實施例之畫素陣列佈局之上視示意圖。
圖5A與5B為本發明第二實施例之畫素陣列佈局之上視示意圖。
圖6A與圖6B為本發明第三實施例之畫素陣列佈局之上視示意圖。
圖7為本發明另一實施例具有3T1C架構的驅動電路示意圖。
100．．．驅動電路
TFT1 ．．．切換電晶體
TFT2 ．．．驅動電晶體
TFT3 ．．．預放電電晶體
Cst ．．．儲存電容器
SLn-1 ．．．第一掃描線
SLn ．．．第二掃描線
DL．．．資料線
P．．．畫素電極
304．．．畫素單元
306．．．預放電導電層
D1 ．．．第一汲極
G1 ．．．第一閘極
S1 ．．．第一源極
D2 ．．．第二汲極
G2 ．．．第二閘極
S2 ．．．第二源極
D3 ．．．第三汲極
G3 ．．．第三閘極
S3 ．．．第三源極

Claims (17)

  1. 一種畫素陣列佈局，包括：一基板；多條掃描線，配置於該基板上；多條資料線，配置於該基板上；多個畫素單元，配置該基板上，其中各該畫素單元分別與對應的掃描線以及對應的資料線電性連接，而各該畫素單元分別具有一驅動電路與一與該驅動電路電性連接之畫素電極；以及一預放電導電層，與該驅動電路電性連接，其中該預放電導電層從該基板邊緣延伸至任二相鄰的畫素電極之間，該預放電導電層與該畫素電極設計為同一層，且該預放電導電層不與該畫素電極重疊。
  2. 如申請專利範圍第1項所述之畫素陣列佈局，其中各該畫素單元包括：一切換電晶體，具有一第一閘極、一第一源極以及一第一汲極，其中該第一閘極與其中一條掃描線電性連接，而該第一汲極與其中一條資料線電性連接；一驅動電晶體，具有一第二閘極、一第二源極以及一第二汲極，其中該第二汲極與一電壓或電流源電性連接，而該第二源極與該畫素電極電性連接；至少一預放電電晶體，具有一個或多個第三閘極、一個或多個第三源極以及一個或多個第三汲極，其中該一個或多個第三閘極與前一級或前數級掃描線電性連接，而該一個或多個第三源極與該預放電導電層電性連接；以及 一儲存電容器，具有一第一電極以及一第二電極，其中該第一電極與該第一源極、該第二閘極以及該一個或多個第三汲極電性連接，而該第二電極與該電壓或電流源電性連接。
  3. 如申請專利範圍第2項所述之畫素陣列佈局，其中該些儲存電容器位於該預放電導電層下方。
  4. 如申請專利範圍第1項所述之畫素陣列佈局，其中各該畫素單元包括：一切換電晶體，具有一第一閘極、一第一源極以及一第一汲極，其中該第一閘極與其中一條掃描線電性連接，而該第一汲極與其中一條資料線電性連接；一驅動電晶體，具有一第二閘極、一第二源極以及一第二汲極，其中該第二汲極與該畫素電極電性連接，而該第二源極耦接至地；至少一預放電電晶體，具有一個或多個第三閘極、一個或多個第三源極以及一個或多個第三汲極，其中該一個或多個第三閘極與前一級或前數級掃描線電性連接，而該一個或多個第三源極與該預放電導電層電性連接；以及一儲存電容器，具有一第一電極以及一第二電極，其中該第一電極與該第一源極、該第二閘極以及該一個或多個第三汲極電性連接，而該第二電極耦接至地。
  5. 如申請專利範圍第4項所述之畫素陣列佈局，其中該些儲存電容器位於該預放電導電層下方。
  6. 如申請專利範圍第1項所述之畫素陣列佈局，其中 該預放電導電層為一網狀導電圖案。
  7. 如申請專利範圍第1項所述之畫素陣列佈局，其中該預放電導電層為一具有多個第一開口之網狀圖案，且各該第一開口分別暴露出其中一個畫素電極。
  8. 如申請專利範圍第1項所述之畫素陣列佈局，其中該預放電導電層為一具有多個第二開口之柵狀圖案，且各該第二開口分別暴露出多個畫素電極。
  9. 如申請專利範圍第8項所述之畫素陣列佈局，其中該些第二開口的延伸方向實質上平行於該些掃描線的延伸方向。
  10. 如申請專利範圍第8項所述之畫素陣列佈局，其中該些第二開口的延伸方向實質上平行於該些資料線的延伸方向。
  11. 如申請專利範圍第1項所述之畫素陣列佈局，其中該預放電導電層為一具有多個缺口(notches)之指狀圖案，且各該缺口分別暴露出多個畫素電極。
  12. 如申請專利範圍第11項所述之畫素陣列佈局，其中該些缺口的延伸方向實質上平行於該些掃描線的延伸方向。
  13. 如申請專利範圍第11項所述之畫素陣列佈局，其中該些缺口的延伸方向實質上平行於該些資料線的延伸方向。
  14. 如申請專利範圍第1項所述之畫素陣列佈局，其中該些畫素電極的材質與該預放電導電層的材質相同。
  15. 如申請專利範圍第1項所述之畫素陣列佈局，其中該預放電導電層為一透明預放電導電層。
  16. 如申請專利範圍第15項所述之畫素陣列佈局，其中該些畫素電極與該透明預放電導電層屬於同一膜層。
  17. 如申請專利範圍第1項所述之畫素陣列佈局，其中該預放電導電層的材質與該掃描線或該資料線相同。
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