TWI459402B - 記憶體系統、用於讀取儲存於記憶體裝置的記憶體單元中的資料的方法 - Google Patents

記憶體系統、用於讀取儲存於記憶體裝置的記憶體單元中的資料的方法 Download PDF

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Description

記憶體系統、用於讀取儲存於記憶體裝置的記憶體單元中的資料的方法
本發明涉及記憶體系統，尤其涉及記憶體系統、用於讀取儲存於記憶體裝置的記憶體單元中的資料的方法。
快閃記憶體的非揮發性(non-volatility)與於系統中的可重程式化性(re-programmability)使其廣泛應用於電子產品中，尤其是應用於可攜式應用中。
快閃記憶體單元的基本結構包括基體(substrate)上的控制閘、汲極擴散區(drain diffusion region)以及源極擴散區。具有控制閘之下的浮閘(Floating Gate，FG)的電晶體形成電子儲存裝置。通道區(channel region)位於浮閘之下並且隧道氧化絕緣層位於通道與浮閘之間。可在隧道氧化層上應用足夠高的電場以克服隧道氧化層的能量障壁(energy barrier)。這樣，電子流經隧道氧化絕緣層以改變儲存於浮閘中的電子數量。儲存於浮閘中的電子數量決定一個單元的臨界(threshold)電壓(Vt)。儲存於浮閘中的電子數量越大，臨界電壓Vt越高。一個單元的臨界電壓Vt用於代表一個單元儲存的資料。
通常地，能夠在一個單元中儲存一個位元資料的快閃記憶體稱為單層單元(Single Level Cell，SLC)。同時，能夠在一個單元中儲存不止一個位元資料的快閃記憶體稱為多層單元(Multiple Level Cell，MLC)。MLC的面積效率(area efficiency)高，因此MLC技術受到很高關注。通過儲存2N 個離散位準(discrete level)的臨界電壓Vt，MLC能夠每個單元儲存N位元資料，因此將單元的大小減小為1/N。MLC能夠每個單元儲存多位元資料使其成為大容量儲存應用的最佳候選之一，因為大容量儲存應用通常需要更高的密度。
有鑒於此，本發明提供記憶體系統、用於讀取儲存於記憶體裝置的記憶體單元中的資料的方法。
一種記憶體系統，包括：一記憶體裝置，包括用於儲存資料的多個記憶體單元，其中所述多個記憶體單元包括一第一記憶體單元；以及一控制器，耦接於所述記憶體裝置，所述控制器用於存取所述記憶體裝置，其中當讀取儲存於所述第一記憶體單元中的資料時，所述控制器接收代表儲存於所述第一記憶體單元中的資料的內容的一數位信號並檢測所述第一記憶體單元的電壓或傳導電流的一位準，以根據所述數位信號獲得所述第一記憶體單元中儲存的資料的內容。
一種記憶體系統，包括：一記憶體裝置，包括用於儲存資料的多個記憶體單元，其中所述多個記憶體單元包括一第一記憶體單元，並且當讀取儲存於所述第一記憶體單元中的資料時，所述記憶體裝置檢測將要讀取的所述第一記憶體單元的電壓或傳導電流並且產生一類比已檢測信號以代表已檢測電壓或已檢測傳導電流；以及一控制器，包括：一轉換器，用於從所述記憶體裝置接收所述類比已檢測信號並且將所述類比已檢測信號轉換為一數位信號；一適應性位準檢測器，根據所述數位信號檢測將要讀取的所述第一記憶體單元的電壓或傳導電流的一位準以獲得所述第一記憶體單元中儲存的資料的內容；以及一錯誤校正碼引擎，用於檢查獲得的內容中的錯誤，並且決定發生一錯誤時校正獲得的內容中的錯誤。
一種用於讀取儲存於記憶體裝置的記憶體單元中的資料的方法，包括：測量用於將所述記憶體單元的一位元線電壓放電至一參考電壓所需的時間以獲得一測量結果；根據所述測量結果產生一類比已檢測信號以代表所述記憶體單元的已檢測電壓或已檢測電流；將所述類比已檢測信號轉換為一數位信號；以及根據所述數位信號檢測將要讀取的所述記憶體單元的電壓或傳導電流的一位準以獲得儲存於所述記憶體單元中的資料。
本發明的效果之一在於能夠降低成本並且減少位元錯誤率。
以下為根據多個圖式對本發明的較佳實施例進行詳細描述，本領域習知技藝者閱讀後應可明確了解本發明的目的。
下面的實施例僅用來例舉本發明的實施態樣，以及闡釋本發明的技術特徵，並非用來限制本發明的範疇。任何習知技藝者可依據本發明的精神輕易完成的改變或均等性的安排均屬於本發明所主張的範圍，本發明的權利範圍應以申請專利範圍為準。
廣泛應用NAND快閃記憶體將資料儲存於記憶卡、USB裝置以及固態磁碟(Solid State Disk，SSD)中。快閃記憶體單元是具有浮閘的電晶體。電子經由稱為熱電子注入(hot-electron injection)的處理跳躍至浮閘之上以程式化快閃記憶體單元(設置為邏輯0)。通過量子穿隧(quantum tunneling)將電子從浮閘拉低以擦除快閃記憶體單元(設置為邏輯1)。儲存於浮閘中的電子數量形成單元電晶體的臨界電壓VT 的值，並且通過感測相關於不同臨界電壓VT 的電晶體電流IDS 以檢測儲存的值。第1A圖為SLC NAND快閃記憶體的兩個狀態(邏輯0與邏輯1)的分布示意圖。第1B圖為相關於SLC NAND快閃記憶體的控制電壓VG 的傳導電晶體電流IDS 的電流電壓(Current-Voltage，IV)曲線示意圖。同時，MLC NAND快閃記憶體利用多層每單元儲存不止一個位元資料。當前，MLC NAND快閃記憶體裝置儲存四個邏輯狀態每單元，即2位元資訊每單元，因此降低了之前方法中每位元的成本。第2A圖為MLC NAND快閃記憶體的四個狀態(邏輯00、邏輯01、邏輯10以及邏輯11)的分布示意圖。第2B圖為相關於MLC NAND快閃記憶體的控制電壓VG 的傳導電晶體電流IDS 的電流電壓IV曲線示意圖。
第3圖為根據本發明一個實施例的記憶體系統300的示意圖。記憶體系統300包括控制器301以及記憶體裝置302。記憶體裝置302可包括用於儲存資料的多個記憶體單元。根據本發明的一個實施例，記憶體裝置302可為非揮發儲存裝置，例如NAND快閃記憶體。控制器耦接於記憶體裝置302並且用於管理與存取記憶體裝置302。控制器302包括記憶體313、適應性位準檢測器314、錯誤校正碼(Error Correcting Code，ECC)引擎315以及快閃介面316。快閃介面316控制記憶體裝置302的存取操作。適應性位準檢測器314根據從快閃介面316檢測的信號檢測儲存於記憶體裝置302中的資料。ECC引擎315用於為儲存於記憶體裝置302中的資料提供錯誤校正。
第4圖為根據本發明一個實施例的NAND快閃記憶體的基本結構的示意圖。NAND快閃記憶體400可包括多個記憶體區塊(例如從區塊0至區塊4095)。每個記憶體區塊可包括具有多個字元線(word line)的多個NAND串列(string)，其中字元線可例如從WL00至WL31。如第4圖所示，每個NAND串列包括32個記憶體單元，32個記憶體單元以串聯方式耦接。每個區塊中具有相同位元指數(index)的NAND串列耦接於相同的位元線(例如位元線0至位元線32767，並且位元線0至位元線32767可以串行方式耦接)。
第5A圖與第5B圖為用於映射MLC記憶體單元的位元的兩種不同方法的示意圖。以2位元MLC記憶體單元為例，如第5A圖所示，當讀取資料或將資料寫入MLC記憶體單元時，第一映射方法將多個位元交錯(interleave)至不同的頁面。因此，同時僅能存取一個位元。如第5B圖所示，第二映射方法將MLC記憶體單元的所有位元映射至相同的頁面，使得同時可以讀取或寫入MLC記憶體單元的多個位元。也就是說，在一個存取操作中，可以同時存取MLC記憶體單元的多個位元。通常常會採用第一映射方法。然而，利用第二映射方法同時存取MLC記憶體單元的多個位元時會有很多優勢，優勢包括：(1)提高存取處理量(throughput)；(2)將通道編碼應用至相同MLC記憶體單元的位元的能力。
第6圖為根據本發明一個實施例的葛萊碼(Gray Code)映射規則的示意圖。當臨界電壓VT 中產生誤差時，直接映射的結果會導致2位元誤差(10<->01)。然而，若利用葛萊碼映射，則葛萊碼映射的結果僅會導致1位元誤差。因此，當利用葛萊碼映射時，可獲得額外的編碼增益而不產生其他的成本。
然而，同時存取多個位元存在一些挑戰。最重要的挑戰是讀取/寫入過程的複雜度。舉例來說，有兩種方法用於讀取MLC記憶體單元的多個位元，包括多次迭代檢測(multiple iteration detecting)方法以及並行檢測(parallel detecting)方法。多次迭代檢測方法利用相同的傳感放大器以在每次迭代中檢測一個位元。通常地，傳感放大器耦接於每個位元線以檢測記憶體單元的臨界電壓。4位元MLC記憶體單元需要4次迭代。因此對存取處理量中的改進影像很小。並行檢測方法利用並行耦接的傳感放大器與參考單元以在一次迭代中檢測所有位元。因此對存取處理量中的改進影像顯著。
第7圖為根據本發明一個實施例的並行檢測電路的示意圖。為了同時檢測兩個位元，可利用三個參考單元以提供三個不同參考電流/電壓，並且可利用三個比較器(未標示)以將由I/V轉換器轉換的傳導電流(也可簡稱為電流)或臨界電壓與參考電流/電壓進行比較。然而，如第7圖所示，並行檢測方法的缺點在於硬體成本與功率消耗增加。舉例來說，當在MLC記憶體單元中儲存不止2位元時(例如3位元或4位元每單元MLC記憶體單元，即MLC3X或MLC4X)，用於區分儲存位元的參考電壓的數量顯著的提高了，導致硬體成本和功率消耗增加。另外，由於增加的位元數量使得每個參考電壓位準之間的距離很窄，所以位元錯誤率增加了。另外，因為需要更強大的容錯(error-tolerance)與誤差校正方法以降低程式化擾亂(program disturb)、讀取擾亂以及鄰近記憶體單元干擾的影像，因此非常需要一種新型的電壓/電流檢測方法與ECC結構以解決上述問題，尤其是當實施第5B圖所示的多位元存取技術時。
根據本發明一個實施例，當讀取儲存於記憶體單元中的資料時，可將記憶體單元的已檢測臨界電壓或通過將閘極電壓應用於記憶體單元而傳導的電流從類比轉換為數位，以用數位格式代表。本發明實施例中，控制器可接收代表記憶體單元的已檢測電壓或傳導電流的數位信號。數位信號承載數位檢測結果用於進一步在數位域中解碼以及誤差校正，以恢復儲存於記憶體單元中的資料的內容。下面詳細介紹電壓/電流檢測方法與ECC結構。
根據本發明第一實施例，記憶體裝置與控制器之間有數位介面。可由記憶體裝置將類比已檢測電壓或傳導電流轉換為數位信號，並且控制器接收數位信號中承載的數位檢測結果以及根據數位信號檢測記憶體單元的電壓位準或傳導電流位準以獲得資料的內容。第8圖為根據本發明第一實施例的方塊示意圖。根據第一實施例，當讀取儲存於記憶體單元821中的資料時，記憶體裝置802可檢測記憶體單元821的臨界電壓或傳導電流ID 並且產生類比已檢測信號以代表已檢測電壓或傳導電流。請注意，可能有多個檢測記憶體單元的臨界電壓或傳導電流的不同實施方式。舉例來說，記憶體裝置802可直接檢測臨界電壓或應用閘極電壓以檢測記憶體單元821的傳導電流並且之後經由第8圖所示電流至電壓(Current to Voltage，I/V)轉換器822將已檢測電流轉換為相應的電壓。因此並不應限制本發明的範圍。如第8圖所示，記憶體裝置802包括類比至數位轉換器(Analog to Digital Converter，ADC)823，ADC 823將類比已檢測信號轉換為數位信號。本發明實施例中，ADC 823利用8位元代表數位轉換結果。然而，ADC結果可由不同數量的位元來代表，本發明並非以此為限制。
控制器801的適應性位準檢測器814根據數位信號檢測記憶體單元821的電壓位準或傳導電流位準，以獲得儲存於記憶體單元821中的資料的內容。當需要時，適應性位準檢測器814將獲得的內容與軟錯誤(soft error)傳遞至ECC引擎815用於校正獲得的內容中的錯誤，其中軟錯誤會在後面詳細描述。
第9圖為根據本發明第二實施例的方塊示意圖。根據本發明第二實施例，記憶體裝置與控制器之間有類比介面。當讀取儲存於記憶體單元921中的資料時，記憶體裝置902可檢測記憶體單元921的臨界電壓或傳導電流ID 並且產生類比與差動已檢測信號對ana_p與ana_n以代表已檢測電壓或傳導電流。記憶體裝置902包括I/V轉換器922。控制器901接收類比與差動已檢測信號對ana_p與ana_n。控制器901包括ADC 916、適應性位準檢測器914以及ECC引擎915，其中ADC 916將類比與差動已檢測信號對ana_p與ana_n轉換為數位信號。接收數位信號後，適應性位準檢測器914根據數位信號檢測記憶體單元921的電壓位準或傳導電流位準，以獲得儲存於記憶體單元921中的資料的內容，並且當需要時將獲得的內容與軟錯誤傳遞至ECC引擎915用於校正獲得的內容中的錯誤。
第10圖為根據本發明實施例的檢測電路的方塊示意圖。如第10圖所示，檢測電路100-1至100-n包括於記憶體裝置(例如記憶體裝置302或記憶體裝置802)中，用於檢測記憶體單元的電壓或傳導電流並且產生數位信號。本發明第一實施例中，檢測電路100-1至100-n中的每一個耦接於位元線(位元線0至位元線n)其中之一用於檢測記憶體單元的臨界電壓或傳導電流。記憶體裝置可進一步包括計數器104，計數器104耦接於檢測電路100-1至100-n用於當控制器(例如控制器301或控制器801)開始讀取儲存於記憶體單元中的資料時計數一個值。根據本發明一個實施例，計數器104可為葛萊碼計數器以進一步減少每個已計數值的過渡邊界中產生的錯誤。每個檢測電路可包括閂鎖(latch)、比較器以及I/V轉換器。I/V轉換器103-1至103-n將每個記憶體單元的傳導電流ID 轉換為相應的已檢測電壓。比較器102-1至102-n將相應的記憶體單元的已檢測電壓與參考電壓Vcmp 進行比較。請注意，本發明其他實施例中，可省略I/V轉換器並且比較器可為電流比較器，並且電流比較器可直接將相應記憶體單元的傳導電流與參考電流進行比較，本發明並非以此為限制。閂鎖101-1至101-n分別耦接於計數器104以及比較器102-1至102-n，閂鎖101-1至101-n接收相應比較器的比較結果作為閂鎖致能信號「en」，並且當比較結果顯示將要讀取的記憶體單元的電壓或傳導電流比參考電壓或參考電流小時，鎖住由計數器計數的值，例如鎖住由計數器計數的電流值。
根據本發明第一實施例，每個位元線中的寄生電容的電荷由將被讀取的相應記憶體單元中的傳導電晶體電流IDS 放電。通過測量用於將相應記憶體單元的位元線電壓放電至參考電壓Vcmp 所需的時間來達到傳導電流或電壓的檢測。若將相應記憶體單元的位元線電壓放電至參考電壓Vcmp 所需的測量時間長，則意味著相應記憶體單元的臨界電壓高或傳導電晶體電流IDS 小。第11A圖為MLC NAND快閃記憶體的四個狀態(邏輯00、邏輯01、邏輯10以及邏輯11)的分布示意圖。第11B圖為相關於MLC NAND快閃記憶體的控制電壓的傳導電晶體電流IDS 的IV曲線示意圖。
第12圖為根據本發明一個實施例的四個狀態的放電曲線示意圖。在相同的閘極電壓VG 下，儲存資料11的記憶體單元傳導大的電流IDS (如第11圖所示)。因此，當在儲存四個不同狀態(邏輯00、邏輯01、邏輯10以及邏輯11)的記憶體單元中進行比較時，將儲存資料11的記憶體單元的位元線電壓放電至參考電壓Vcmp 所需的時間T11 最短。
第13圖為根據本發明一個實施例的四個狀態的計數值與閂鎖值的示意圖。如前所述，當比較結果顯示將要讀取的記憶體單元的電壓或傳導電流比參考電壓或電流小時，每個檢測電路中的閂鎖鎖住由計數器計數的電流值。因此，通過區分閂鎖值可獲得相應記憶體單元中儲存的資料的內容(例如邏輯00、邏輯01、邏輯10以及邏輯11)。
根據本發明第一實施例，檢測電路可輸出閂鎖值作為數位信號，並且適應性位準檢測器(例如適應性位準檢測器314或適應性位準檢測器814)。可根據數位信號檢測記憶體單元的電壓位準或傳導電流位準，以獲得記憶體單元中儲存的資料的內容。適應性位準檢測器可根據多個預設判斷臨界值(decision threshold)檢測記憶體單元的電壓位準或傳導電流位準。因為不同字元線的預設判斷臨界值可能不同，適應性位準檢測器可通過查找判斷臨界值表來補償字元線之間的不同，其中判斷臨界值表記錄相關於不同字元線的多個判斷臨界值。第14圖為根據本發明一個實施例的判斷臨界值表的示意圖。判斷臨界值表可由記憶體單元的字元線號碼(或頁面號碼)進行索引。如第14圖所示，判斷臨界值表包括32列，每列用於為相應的字元線儲存15個判斷臨界值(判斷臨界值V00至判斷臨界值V14)。此實施例中，每個記憶體單元儲存4位元資料。因此，需要15個判斷臨界值以檢測每個記憶體單元的電壓位準或電流位準。請注意，這裡的字元線與判斷臨界值的數量僅用來舉例，本發明並非以此為限制。
根據本發明的一個實施例，判斷臨界值表可儲存於記憶體313中。另外，為了補償從每個記憶體單元到檢測點的位元線長度中的不同，適應性位準檢測器也可查找儲存於記憶體313中的位元線長度補償表。位元線長度補償表記錄相關於不同位元線的補償值。第15圖為根據本發明一個實施例的用於適應性產生判斷臨界值的方法示意圖。適應性位準檢測器根據記憶體單元的區塊號碼與字元線號碼(或頁面號碼)分別查找位元線長度補償表1501與判斷臨界值表1502，以獲得判斷臨界值與補償值。適應性位準檢測器進一步接收承載閂鎖值的數位信號並且根據判斷臨界值、補償值以及數位信號檢測記憶體單元的電壓位準或傳導電流位準。
根據本發明的一個實施例，可通過檢測預設學習序列(learning sequence)來獲得判斷臨界值表與位元線長度補償表。第16圖為根據本發明實施例的頁面資料的示意圖。頁面資料包括具有16個4-位元預設資料的學習序列。請注意，可重複學習序列多次以獲得更準確的判斷臨界值與補償值。另外，在ECC解碼與錯誤校正之後，也可根據記憶體中儲存的資料更新判斷臨界值表與位元線長度補償表。
根據本發明一個實施例，控制器可進一步產生直方圖用於計算不同字元線的數位信號的不同值的分布，並且根據直方圖動態地更新判斷臨界值表。第17圖為根據本發明一個實施例的用於計算專用字元線的閂鎖值的分布的直方圖的示意圖。根據第17圖所示的直方圖可獲得用於區分儲存於記憶體單元中的不同內容的判斷臨界值。另外，數位信號中承載的閂鎖值是獲得的內容的標準化概率也可通過直方圖獲得。舉例來說，如第17圖所示，當閂鎖值是A時，閂鎖值A為邏輯1111的概率是50%，並且當閂鎖值是B時，閂鎖值B為邏輯1111的概率是10%。適應性位準檢測器可將閂鎖值的概率作為軟錯誤提供至ECC引擎用於進一步的ECC解碼。
為了在同時存取多個位元時進一步提高ECC能力，提出一種新型的ECC結構。根據本發明的實施例，並非如第5A圖所示將MLC記憶體單元的多個位元交錯至不同的頁面，而是在相同的頁面中配置MLC記憶體單元的多個位元以同時存取多個位元。然而，為了進一步提高ECC能力，將相同MLC記憶體單元的多個位元交錯至不同ECC單元，其中不同ECC單元包括於ECC引擎中(例如ECC引擎315、ECC引擎815或ECC引擎915)。第18圖與第19圖分別為根據本發明一個實施例的用於將相同MLC記憶體單元的多個位元交錯至不同ECC單元的兩個方法的示意圖。實施例中每個MLC記憶體單元儲存4位元資料。
如第18圖所示，當將如第6圖所示葛萊碼映射應用於MLC記憶體單元的資料位元b0 至b3 時，可通過將第一位元b0 傳遞至第一ECC單元0、將第二位元b1 傳遞至第二ECC單元1……等等，來執行多個位元交錯。同時，當未應用葛萊碼映射時，可如第19圖所示通過將第一MLC記憶體單元的第一位元b0 、第二MLC記憶體單元的第二位元b1 、第三MLC記憶體單元的第三位元b2 以及第四MLC記憶體單元的第四位元b3 傳遞至第一ECC單元0、將第一MLC記憶體單元的第二位元b1 、第二MLC記憶體單元的第三位元b2 以及第三MLC記憶體單元的第四位元b3 以及第四MLC記憶體單元的第一位元b0 傳遞至第二ECC單元1……等等，來執行多個位元交錯。請注意，這裡利用4位元MLC記憶體單元用於簡單描述交錯概念。任何習知技藝者可依據本發明的精神輕易完成的改變或均等性的安排均屬於本發明所主張的範圍，本發明並非以此為限制。
根據本發明的實施例，ECC引擎(例如ECC引擎315、ECC引擎815或ECC引擎915)可應用多種不同編碼方案。第20A圖為將博斯－查德胡里－霍昆格姆(Bose，Ray-Chaudhuri Hocquenghem，BCH)碼應用於葛萊碼的編碼方塊示意圖。第20B圖為將BCH碼應用於葛萊碼的解碼方塊示意圖。本發明實施例中，ECC單元可為應用BCH編碼方案的BCH ECC單元。BCH碼在1959年由霍昆格姆發明並在1960年由博斯和查德胡里獨立發明。
BCH碼的主要優勢在於它們可經由稱為癥狀解碼(syndrome decoding)的很好的代數方法而解碼。根據本發明的實施例，如第20A圖所示，資料由BCH ECC單元進行BCH編碼並且葛萊碼用於二進制轉換後，將資料程式化至記憶體單元。當從記憶體裝置讀取資料時，執行反轉過程(reverse process)，其中首先將資料二進制轉換為葛萊碼並且接碼BCH編碼。本發明一些實施例中，ECC引擎包括葛萊碼至二進制轉換器、二進制至葛萊碼轉換器以及多個BCH ECC單元。
第21A圖為根據本發明另一個實施例的將BCH碼應用於網格編碼調變(Trellis Coded Modulation，TCM)的編碼方塊示意圖。第21B圖為將BCH碼應用於TCM的解碼方塊示意圖。網格編碼解調是由Gottfried Ungerboeck發明的應用於電信中的調變方案，而本發明的實施例中利用由安德魯維特比(Andrew Viterbi)發明的維特比解碼算法來解碼TCM。根據本發明的實施例，如第21A圖所示，資料由BCH ECC單元BCH編碼之後，交錯資料、網格編碼調變資料並接著將資料程式化至記憶體單元。當從記憶體裝置讀取資料時，由適應性位準檢測器檢測的位準被輸出至維特比解碼器用於網格編碼解調。解調結果由BCH ECC單元進行解交錯並且BCH解碼。利用網格編碼調變的優勢在於，當MLC可識別位準的數量不是2的整數冪時(例如19個位準而不是16個位準)，網格編碼調變可以充分利用每個可識別MLC位準。本發明一些實施例中，ECC引擎包括網格編碼調變器、維特比解碼器以及多個BCH ECC單元。
第22A圖為根據本發明另一個實施例應用低密度同位校驗碼(Low Density Parity Check code，LDPC code)的編碼方塊示意圖。第22B圖為應用LDPC碼至軟性決定的解碼方塊示意圖。LDPC是應用於雜訊通道上高效傳輸(例如10GBase-T以太網絡)中的線性錯誤校正碼，並且LDPC允許雜訊上邊界接近理論最大值以保持期望的資訊的小錯誤概率。根據本發明的實施例，如第22A圖所示，將資料程式化至記憶體單元之前將資料進行LDPC編碼。當從記憶體裝置讀取資料時，將由適應性位準檢測器檢測的位準值以及相關於數位信號與判斷臨界值之間的不同的資訊輸出至LDPC解碼器用於軟性決定。根據本發明一個實施例，其中資訊可為閂鎖值(即數位結果)是適應性位準檢測器的一個檢測的位準或多個不同檢測的位準的概率或多個概率。當錯誤檢查結果指示已解碼資料中發生錯誤時，可利用概率將錯誤位元校正至最可能的值。舉例來說，請參考第17圖，當閂鎖值是B時，適應性位準檢測器可進一步決定閂鎖值B為邏輯1111的概率是10%以及閂鎖值B為邏輯1110的概率是5%。可將閂鎖值的多個概率作為軟錯誤提供至LDPC解碼器用於軟性決定以明顯地提高錯誤校正的能力。當錯誤檢查結果決定錯誤發生時，LDPC解碼器可將檢測的位準校正至1111，因為與1110相比1111具有最高的概率。
請參考第9圖，根據本發明第二實施例，記憶體裝置902與控制器901之間可有類比介面。控制器901從記憶體裝置902接收類比與差動已檢測信號對ana_p與ana_n並且將類比與差動已檢測信號對ana_p與ana_n轉換為數位信號。第23圖為根據本發明另一個實施例記憶體裝置中檢測電路2301的示意圖。根據本發明第二實施例，檢測電路2301可為多對一採樣與保持(sample and hold)加類比切換。舉例來說，當記憶體裝置包括32768個串列，檢測電路2301可為32768對一採樣與保持加類比切換。多對一採樣與保持加類比切換首先檢測將要讀取的記憶體單元的臨界電壓或傳導電流，並接著獲得已檢測電壓或電流。之後，將已檢測電壓或電流作為類比與差動已檢測信號對ana_p與ana_n輸出至控制器。
第24圖為用於在記憶體裝置中讀取記憶體單元中儲存的資料方法流程示意圖。當讀取儲存於記憶體單元中的資料時，記憶體裝置首先檢測將要讀取的記憶體單元的電壓或傳導電流並產生類比已檢測信號以代表已檢測電壓或已檢測傳導電流(步驟S2401)。根據本發明一個實施例，通過測量用於將將要讀取的記憶體單元的位元線電壓放電至參考電壓所需的時間來檢測記憶體單元的電壓或傳導電流，並且可相應產生代表將要讀取的記憶體單元的已檢測電壓或傳導電流的類比已檢測信號。接著，記憶體裝置或控制器將類比已檢測信號轉換為數位信號(步驟S2402)。接著，控制器根據數位信號檢測將要讀取的記憶體單元的電壓位準或傳導電流位準以獲得記憶體單元中儲存的資料的內容(步驟S2403)。最後，控制器檢查獲得的內容中的錯誤並且當決定產生錯誤時校正獲得的內容中的錯誤(步驟S2404)。根據本發明一個實施例，可根據記憶體單元的字元線數量獲得將要讀取的記憶體單元的多個判斷臨界值(多個判斷臨界值儲存於判斷臨界值表中)，用於檢測將要讀取的記憶體單元的電壓位準或傳導電流位準。可進一步根據數位信號與判斷臨界值之間的不同獲得軟錯誤，其中軟錯誤指示數位信號是獲得的內容的概率。在錯誤校正步驟中，可根據之前所述的軟錯誤校正獲得的內容中的錯誤。
上述的實施例僅用來例舉本發明的實施態樣，以及闡釋本發明的技術特徵，並非用來限制本發明的範疇。任何習知技藝者可依據本發明的精神輕易完成的改變或均等性的安排均屬於本發明所主張的範圍，本發明的權利範圍應以申請專利範圍為準。
100-1～100-n．．．檢測電路
101-1～101-n．．．閂鎖
102-1～102-n．．．比較器
103-1～103-n．．．I/V轉換器
104．．．計數器
300．．．記憶體系統
301、901．．．控制器
302、802、902．．．記憶體裝置
313．．．記憶體
314、814、914．．．適應性位準檢測器
315、815、915．．．ECC引擎
316．．．快閃介面
400．．．NAND快閃記憶體
801．．．控制器
814．．．適應性位準檢測器
815．．．ECC引擎
821、921．．．記憶體單元
822、922．．．I/V轉換器
823．．．ADC
914．．．適應性位準檢測器
915．．．ECC引擎
916．．．ADC
922．．．I/V轉換器
1501．．．位元線長度補償表
1502．．．判斷臨界值表
2301．．．檢測電路
S2401、S2402、S2403、S2404．．．步驟
第1A圖為SLC NAND快閃記憶體的兩個狀態的分布示意圖。
第1B圖為相關於SLC NAND快閃記憶體的控制電壓VG 的傳導電晶體電流IDS 的電流電壓曲線示意圖。
第2A圖為MLC NAND快閃記憶體的四個狀態的分布示意圖。
第2B圖為相關於MLC NAND快閃記憶體的控制電壓VG 的傳導電晶體電流IDS 的電流電壓IV曲線示意圖。
第3圖為根據本發明一個實施例的記憶體系統的示意圖。
第4圖為根據本發明一個實施例的NAND快閃記憶體的基本結構的示意圖。
第5A圖為用於映射MLC記憶體單元的位元的方法的示意圖。
第5B圖為用於映射MLC記憶體單元的位元的方法的示意圖。
第6圖為根據本發明一個實施例的葛萊碼映射規則的示意圖。
第7圖為根據本發明一個實施例的並行檢測電路的示意圖。
第8圖為根據本發明第一實施例的方塊示意圖。
第9圖為根據本發明第二實施例的方塊示意圖。
第10圖為根據本發明實施例的檢測電路的方塊示意圖。
第11A圖為MLC NAND快閃記憶體的四個狀態的分布示意圖。
第11B圖為相關於MLC NAND快閃記憶體的控制電壓的傳導電晶體電流IDS 的IV曲線示意圖。
第12圖為根據本發明一個實施例的四個狀態的放電曲線示意圖。
第13圖為根據本發明一個實施例的四個狀態的計數值與閂鎖值的示意圖。
第14圖為根據本發明一個實施例的判斷臨界值表的示意圖。
第15圖為根據本發明一個實施例的用於適應性產生判斷臨界值的方法示意圖。
第16圖為根據本發明實施例的頁面資料的示意圖。
第17圖為根據本發明一個實施例的用於計算專用字元線的閂鎖值的分布的直方圖的示意圖。
第18圖為根據本發明一個實施例的用於將相同MLC記憶體單元的多個位元交錯至不同ECC單元的方法的示意圖。
第19圖為根據本發明一個實施例的用於將相同MLC記憶體單元的多個位元交錯至不同ECC單元的方法的示意圖。
第20A圖為將BCH碼應用於葛萊碼的編碼方塊示意圖。
第20B圖為將BCH碼應用於葛萊碼的解碼方塊示意圖。
第21A圖為根據本發明另一個實施例的將BCH碼應用於TCM的編碼方塊示意圖。
第21B圖為將BCH碼應用於TCM的解碼方塊示意圖。
第22A圖為根據本發明另一個實施例應用LDPC碼的編碼方塊示意圖。
第22B圖為應用LDPC碼至軟性決定的解碼方塊示意圖。
第23圖為根據本發明另一個實施例記憶體裝置中檢測電路的示意圖。
第24圖為用於在記憶體裝置中讀取記憶體單元中儲存的資料方法流程示意圖。
300．．．記憶體系統
301．．．控制器
302．．．記憶體裝置
313．．．記憶體
314．．．適應性位準檢測器
315．．．ECC引擎
316．．．快閃介面

Claims (17)

  1. 一種記憶體系統，包括：一記憶體裝置，包括：用於儲存資料的多個記憶體單元，其中所述多個記憶體單元包括一第一記憶體單元；多個位元線，以串行方式耦接；多個檢測電路，每個檢測電路耦接於所述多個位元線其中之一，並且所述多個檢測電路用於檢測所述多個記憶體單元的電壓或電流；以及一計數器，耦接於所述多個檢測電路；以及一控制器，耦接於所述記憶體裝置，所述控制器用於存取所述記憶體裝置；其中當讀取儲存於所述第一記憶體單元中的資料時，所述檢測電路通過使用所述計數器計數將所述第一記憶體單元的位元線電壓放電至一參考電壓所需的時間，來檢測所述第一記憶體單元的電壓或電流，並且產生一類比已檢測信號以代表已檢測電壓或已檢測電流，並且所述記憶體裝置進一步包括一轉換器，所述轉換器用於將所述類比已檢測信號轉換為所述數位信號，以及所述控制器接收代表儲存於所述第一記憶體單元中的資料的內容的一數位信號並檢測所述第一記憶體單元的電壓或電流的一位準，以根據所述數位信號獲得所述第一記憶體單元中儲存的資料的內容。
  2. 如申請專利範圍第1項所述之記憶體系統，其中每個檢測電路包括： 一比較器，用於將所述位元線電壓與所述參考電壓進行比較；以及一閂鎖，耦接於所述計數器以及所述比較器的一輸出，用於接收所述比較器的一比較結果並且根據所述比較結果鎖住由所述計數器計數的一值；其中當所述比較結果顯示所述位元線電壓比所述參考電壓小時，所述閂鎖鎖住所述值，從所述值得到所述數位信號。
  3. 如申請專利範圍第1項所述之記憶體系統，其中所述控制器包括：一適應性位準檢測器，用於檢測所述第一記憶體單元的電壓或電流的位準，以根據所述數位信號獲得所述第一記憶體單元中儲存的資料的內容；以及一錯誤校正碼引擎，用於檢查獲得的內容中的錯誤，並且決定發生一錯誤時校正獲得的內容中的錯誤。
  4. 如申請專利範圍第3項所述之記憶體系統，其中所述記憶體裝置進一步包括多個記憶體區塊，每個記憶體區塊包括多個字元線，並且每個字元線耦接於所述多個記憶體單元，並且所述控制器進一步包括：一記憶體，用於儲存一判斷臨界值表，所述判斷臨界值表記錄相關於不同字元線的多個判斷臨界值；其中所述適應性位準檢測器分別根據所述判斷臨界值表以及所述第一記憶體單元的字元線數量獲得所述多個判斷臨界值，並且根據所述多個判斷臨界值與所述數位信號檢測所述第一記憶體單元的電壓或電流的位準。
  5. 如申請專利範圍第4項所述之記憶體系統，其中所述適應性位準檢測器進一步根據所述數位信號與所述多個判斷臨界值之間的一不同提供一軟錯誤至所述錯誤校正碼引擎，其中所述軟錯誤指示所述數位信號是獲得的內容的一概率。
  6. 如申請專利範圍第1項所述之記憶體系統，其中每個記憶體單元儲存不止一個位元，並且在讀取操作中同時存取相應於一個記憶體單元的多個位元。
  7. 如申請專利範圍第3項所述之記憶體系統，其中所述錯誤校正碼引擎包括多個錯誤校正碼單元，並且每個記憶體單元儲存不止一個位元，並且相應於一個記憶體單元的多個位元與不同的錯誤校正碼單元交錯。
  8. 如申請專利範圍第3項所述之記憶體系統，其中所述錯誤校正碼引擎包括一葛萊碼至二進制轉換器、一二進制至葛萊碼轉換器以及多個博斯-查德胡里-霍昆格姆碼錯誤校正碼單元。
  9. 如申請專利範圍第3項所述之記憶體系統，其中所述錯誤校正碼引擎包括一網格編碼調變器、一維特比解碼器以及多個博斯-查德胡里-霍昆格姆碼錯誤校正碼單元。
  10. 如申請專利範圍第3項所述之記憶體系統，其中所述錯誤校正碼引擎包括一低密度同位校驗碼編碼器以及一低密度同位校驗碼解碼器，並且所述適應性位準檢測器進一步提供關於所述數位信號與所述多個判斷臨界值之間的一不同的資訊。
  11. 一種記憶體系統，包括：一記憶體裝置，包括用於儲存資料的多個記憶體單元，其中所述多個記憶體單元包括一第一記憶體單元，並且當讀取儲存於所述第一記憶體單元中的資料時，所述記憶體裝置通過使用一計數器計數用於將所述第一記憶體單元的一位元線電壓放電至一參考電壓所需的時間來檢測所述第一記憶體單元的電壓或電流並且產生一類比與差動已檢測信號對以代表已檢測電壓或已檢測電流；以及一控制器，包括：一轉換器，用於從所述記憶體裝置接收所述類比與差動已檢測信號對並且將所述類比與差動已檢測信號對轉換為一數位信號；一適應性位準檢測器，根據所述數位信號檢測將所述第一記憶體單元的電壓或電流的一位準以獲得所述第一記憶體單元中儲存的資料的內容；以及一錯誤校正碼引擎，用於檢查獲得的內容中的錯誤，並且決定發生一錯誤時校正獲得的內容中的錯誤。
  12. 如申請專利範圍第11項所述之記憶體系統，其中所述記憶體裝置包括多個記憶體區塊，每個記憶體區塊包括多個字元線，並且每個字元線耦接於所述多個記憶體單元，並且所述控制器進一步包括：一記憶體，用於儲存一判斷臨界值表，所述判斷臨界值表記錄相關於不同字元線的多個判斷臨界值；其中所述適應性位準檢測器分別根據所述判斷臨界值表以及所述第一記憶體單元的字元線數量獲得所述多個 判斷臨界值，並且根據所述多個判斷臨界值與所述數位信號檢測所述第一記憶體單元的電壓或電流的位準。
  13. 如申請專利範圍第12項所述之記憶體系統，其中所述適應性位準檢測器進一步根據所述數位信號與所述多個判斷臨界值之間的一不同提供一軟錯誤至所述錯誤校正碼引擎，其中所述軟錯誤指示所述數位信號是獲得的內容的一概率。
  14. 如申請專利範圍第11項所述之記憶體系統，其中每個記憶體單元儲存不止一個位元，並且在讀取操作中同時存取相應於一個記憶體單元的多個位元。
  15. 如申請專利範圍第11項所述之記憶體系統，其中所述錯誤校正碼引擎包括多個錯誤校正碼單元，並且每個記憶體單元儲存不止一個位元，並且相應於一個記憶體單元的多個位元與不同的錯誤校正碼單元交錯。
  16. 一種用於讀取儲存於記憶體裝置的記憶體單元中的資料的方法，包括：利用一計數器計數一值，測量用於將所述記憶體單元的一位元線電壓放電至一參考電壓所需的時間，將所述記憶體單元的電壓與所述參考電壓進行比較以獲得一比較結果；以及當所述比較結果顯示所述記憶體單元的電壓比所述參考電壓小時，鎖住所述值，以獲得一測量結果；根據所述測量結果產生一類比已檢測信號以代表所述記憶體單元的已檢測電壓或已檢測電流；將所述類比已檢測信號轉換為一數位信號；以及根據所述數位信號檢測將要讀取的所述記憶體單元 的電壓或電流的一位準以獲得儲存於所述記憶體單元中的資料。
  17. 如申請專利範圍第16項所述之用於讀取儲存於記憶體裝置的記憶體單元中的資料的方法，進一步包括：根據所述記憶體單元的一字元線數量獲得所述記憶體單元的多個判斷臨界值，其中根據所述多個判斷臨界值與所述數位信號檢測所述記憶體單元的電壓或電流的位準；根據所述數位信號與所述多個判斷臨界值之間的一不同提供一軟錯誤，其中所述軟錯誤指示所述數位信號是獲得的內容的一概率；以及檢查獲得的內容中的錯誤，並且當發生錯誤時根據所述軟錯誤校正獲得的內容中的錯誤。
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