TWI448900B - 雙匯流排並行的運作架構 - Google Patents

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TWI448900B
TWI448900B TW099140967A TW99140967A TWI448900B TW I448900 B TWI448900 B TW I448900B TW 099140967 A TW099140967 A TW 099140967A TW 99140967 A TW99140967 A TW 99140967A TW I448900 B TWI448900 B TW I448900B
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雙匯流排並行的運作架構
本發明係有關於一種雙匯流排並行的運作架構，尤指一種利用記憶體匯流排與系統匯流排的雙匯流排並行的運作架構。
在現有的單匯流排的運作架構中，有些僅提供系統匯流排(system bus)，而有些僅提供記憶體匯流排(memory bus)。因此，在單匯流排的運作架構中，中央處理器以及其他周邊裝置都係透過記憶體匯流排做溝通或中央處理器、直接記憶體存取單元以及其他周邊裝置都係透過系統匯流排做溝通。
因為中央處理器、直接記憶體存取單元共用系統匯流排和其他周邊裝置做溝通，所以如果中央處理器正在透過系統匯流排與一周邊裝置溝通，此時如果其餘周邊裝置要與直接記憶體存取單元溝通，則其餘周邊裝置必須閒置等待系統匯流排空出來時，才能與直接記憶體存取單元溝通。而當直接記憶體存取單元致能時，周邊裝置直接透過系統匯流排和直接記憶體存取單元溝通，將中央處理器所需的資料先行儲存於記憶體中。此時，中央處理器亦只能閒置等待系統匯流排空出來的時候，再進行其他周邊裝置溝通程序。
因此，現有的單匯流排的運作架構會耗費許多閒置等待的時間，造成系統的運作效能無法提升。
本發明的一實施例提供一種雙匯流排並行的運作架構。該運作架構包含一記憶體匯流排、一系統匯流排、一中央處理器、一記憶體、複數個第一周邊裝置、複數個第二周邊裝置及一直接記憶體存取單元。該中央處理器係耦接於該記憶體匯流排和該系統匯流排；該記憶體係耦接於該記憶體匯流排和該系統匯流排；該複數個第一周邊裝置係耦接於該系統匯流排，用以透過該系統匯流排與該中央處理器和直接記憶體存取單元溝通；該複數個第二周邊裝置係耦接於該記憶體匯流排，用以透過該記憶體匯流排與該中央處理器溝通；及該直接記憶體存取(direct memory access,DMA)單元係耦接於該系統匯流排與該複數個第一周邊裝置，當該直接記憶體存取單元致能時，該複數個第一周邊裝置的至少一第一周邊裝置直接透過該系統匯流排和該記憶體溝通。
本發明提供的一種雙匯流排並行的運作架構，係將現有的僅供一中央處理器與一記憶體溝通的一記憶體匯流排，擴充耦接於不須一直接記憶體存取單元服務的複數個第二周邊裝置，而須要該直接記憶體存取單元服務的複數個第一周邊裝置則耦接於該系統匯流排。因此，本發明可大幅減少該中央處理器、直接記憶體存取單元、該複數個第一周邊裝置與該複數個第二周邊裝置的閒置等待時間，並且不會增加現有電路設計的複雜度。
請參照第1圖，第1圖係為本發明的一實施例說明雙匯流排並行的運作架構100的示意圖。運作架構100包含一記憶體匯流排102、一系統匯流排104、一中央處理器106、一記憶體108、複數個第一周邊裝置110、複數個第二周邊裝置112及一直接記憶體存取(direct memory access,DMA)單元114，其中系統匯流排104可為一先進微控制器匯流排架構(advanced microcontroller bus architecture,AMBA)，複數個第一周邊裝置110包含計時器(timer)1102、通用序列匯流排(universal serial bus)1104、通用異步收發傳輸器(universal asynchronous receiver/transmitter,UART)1106及/或內部整合電路(inter-integrated circuit,I2C)匯流排1108，複數個第二周邊裝置112包含實時時脈(real time clock,RTC)電路1122、脈衝寬度調變(pulse width modulation,PWM)電路1124、溫度感測器(temperature sensor)1126、通用型輸入輸出(general purpose I/O)1128及/或紅外線收發器(Infrared transceiver)1130。但本發明的系統匯流排104、複數個第一周邊裝置110及複數個第二周邊裝置112並不受限於上述裝置。
中央處理器106係耦接於記憶體匯流排102和系統匯流排104，用以分別透過記憶體匯流排102、系統匯流排104和複數個第二周邊裝置112、複數個第一周邊裝置110溝通。記憶體108係耦接於記憶體匯流排102和系統匯流排104，因此，中央處理器106可透過記憶體匯流排102、直接記憶體存取單元114可透過系統匯流排104分別對記憶體108存取資料。複數個第一周邊裝置110係耦接於系統匯流排104，中央處理器106可透過系統匯流排104驅動複數個第一周邊裝置110。而直接記憶體存取單元114係耦接於系統匯流排104，用以輔助中央處理器106，先將中央處理器106準備要用的資料透過系統匯流排104傳送至記憶體108。因此，當直接記憶體存取單元104致能時，複數個第一周邊裝置110的至少一第一周邊裝置可直接透過系統匯流排104對記憶體108存取中央處理器106準備要用的資料，所以，可節省中央處理器106的處理時間。另外，不須直接記憶體存取單元114服務的複數個第二周邊裝置112，則耦接於記憶體匯流排102。因此，當直接記憶體存取單元114佔用系統匯流排104時，中央處理器106可透過記憶體匯流排102驅動複數個第二周邊裝置112。
綜上所述，本發明所提供的雙匯流排並行的運作架構，係將現有的僅供中央處理器與記憶體溝通的記憶體匯流排，擴充耦接於不須直接記憶體存取單元服務的第二周邊裝置，而須要直接記憶體存取單元服務的第一周邊裝置則耦接於系統匯流排。因此，本發明可大幅減少中央處理器、第一周邊裝置與第二周邊裝置的閒置等待時間，並且不會增加現有電路設計的複雜度。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧運作架構
102‧‧‧記憶體匯流排
104‧‧‧系統匯流排
106‧‧‧中央處理器
108‧‧‧記憶體
110‧‧‧複數個第一周邊裝置
112‧‧‧複數個第二周邊裝置
114‧‧‧直接記憶體存取單元
1102‧‧‧計時器
1104‧‧‧通用序列匯流排
1106‧‧‧通用異步收發傳輸器
1108‧‧‧內部整合電路匯流排
1122‧‧‧實時時脈電路
1124‧‧‧脈衝寬度調變電路
1126‧‧‧溫度感測器
1128‧‧‧通用型輸入輸出
1130‧‧‧紅外線收發器
第1圖係為本發明的一實施例說明雙匯流排並行的運作架構的示意圖。
100．．．運作架構
102．．．記憶體匯流排
104．．．系統匯流排
106．．．中央處理器
108．．．記憶體
110．．．複數個第一周邊裝置
112．．．複數個第二周邊裝置
114．．．直接記憶體存取單元
1102．．．計時器
1104．．．通用序列匯流排
1106．．．通用異步收發傳輸器
1108．．．內部整合電路匯流排
1122．．．實時時脈電路
1124．．．脈衝寬度調變電路
1126．．．溫度感測器
1128．．．通用型輸入輸出
1130．．．紅外線收發器

Claims (11)

  1. 一種雙匯流排並行的運作架構，包含：一記憶體匯流排；一系統匯流排；一中央處理器，電性連接於該記憶體匯流排和該系統匯流排；一記憶體，電性連接於該記憶體匯流排和該系統匯流排；複數個第一周邊裝置，電性連接於該系統匯流排，用以透過該系統匯流排與該中央處理器和該記憶體溝通；複數個第二周邊裝置，電性連接於該記憶體匯流排，用以透過該記憶體匯流排與該中央處理器和該記憶體溝通；及一直接記憶體存取(direct memory access,DMA)單元，電性連接於該系統匯流排與該複數個第一周邊裝置，當該直接記憶體存取單元致能時，該複數個第一周邊裝置的至少一第一周邊裝置直接透過該系統匯流排和該記憶體溝通。
  2. 如請求項1所述之運作架構，其中該複數個第一周邊裝置包含一計時器(timer)。
  3. 如請求項1所述之運作架構，其中該複數個第一周邊裝置包含一通用序列匯流排(universal serial bus)。
  4. 如請求項1所述之運作架構，其中該複數個第一周邊裝置包含 一通用異步收發傳輸器(universal asynchronous receiver/transmitter,UART)。
  5. 如請求項1所述之運作架構，其中該複數個第一周邊裝置包含一內部整合電路(inter-integrated circuit,I2C)匯流排。
  6. 如請求項1所述之運作架構，其中該複數個第二周邊裝置包含一實時時脈(real time clock,RTC)電路。
  7. 如請求項1所述之運作架構，其中該複數個第二周邊裝置包含一脈衝寬度調變(pulse width modulation,PWM)電路。
  8. 如請求項1所述之運作架構，其中該複數個第二周邊裝置包含一溫度感測器(temperature sensor)。
  9. 如請求項1所述之運作架構，其中該複數個第二周邊裝置包含一通用型輸入輸出(general purpose I/O)。
  10. 如請求項1所述之運作架構，其中該複數個第二周邊裝置包含一紅外線收發器(Infrared transceiver)。
  11. 如請求項1所述之運作架構，其中該複數個第一周邊裝置需要該直接記憶體存取單元的服務，且該複數個第二周邊裝置不需 要該直接記憶體存取單元的服務。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6622208B2 (en) * 2001-03-30 2003-09-16 Cirrus Logic, Inc. System and methods using a system-on-a-chip with soft cache
TWI285815B (en) * 2004-07-07 2007-08-21 Via Tech Inc Direct memory access (DMA) controller and bus structure in a master/slave system
US7689758B2 (en) * 2007-07-12 2010-03-30 Atmel Corporation Dual bus matrix architecture for micro-controllers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6622208B2 (en) * 2001-03-30 2003-09-16 Cirrus Logic, Inc. System and methods using a system-on-a-chip with soft cache
TWI285815B (en) * 2004-07-07 2007-08-21 Via Tech Inc Direct memory access (DMA) controller and bus structure in a master/slave system
US7689758B2 (en) * 2007-07-12 2010-03-30 Atmel Corporation Dual bus matrix architecture for micro-controllers

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