TWI397808B - 多處理器系統及其動態省電方法 - Google Patents

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Description

多處理器系統及其動態省電方法
本發明是有關於一種處理器系統及其省電方法，且特別是有關於一種多處理器系統及其動態省電方法。
多處理器系統可以是由一顆一般型處理器與一顆或多顆具有特殊運算能力的處理器所組成。此多處理器系統採用資源共享的概念，藉以降低硬體配置成本，其中最普遍共享的資源是存儲器，此存儲器內可以存放任何資料，包括用以指示處理器之間通訊狀態的訊號，以及由多個處理器同時進行運算的資料。
隨著多處理器系統的普及化，市面上諸如桌上型電腦、筆記型電腦或手機、個人數位助理等嵌入式裝置也都採用此架構。藉由整合不同處理器的運算特性，不僅能夠達到更好的效能，也比一般使用單一高速處理器的方法來得有效率。
由於處理器硬體架構不同的特性，底層運算單元實做上的不同，相同的工作在異質性處理器上的時間與耗能表現皆有所不同。因此，目前發展的技術大多著重於衡量不同的處理器對於一件工作的執行時間與耗能，進而調整作業系統中的工作排程，藉以達到省電與提高效能的目的。然而，要如何能夠有效整合處理器硬體架構不同的特性， 進而達到系統整體的省電功效，仍舊是該領域系統業者的一大課題。
本發明提供一種多處理器系統，利用額外配置的匯流排請求腳位接收處理器對於匯流排的控制請求訊號，而適應性地啟動或關閉晶片組中的輸入緩衝器。
本發明提供一種多處理器系統的動態省電方法，在處理器進入主動狀態(Active Status)時，動態啟動或關閉晶片組中的輸入緩衝器以節省電力。
本發明提出一種多處理器系統，其包括多個處理器及一晶片組。其中，每一個處理器均包括多個標準匯流排請求(Bus Request)腳位及一個特定匯流排請求腳位，而各個處理器的標準匯流排請求腳位個別與其他處理器之標準匯流排請求腳位交互連接。晶片組係耦接至各個處理器的特定匯流排請求腳位，並偵測這些特定匯流排請求腳位上的控制請求訊號。其中，當晶片組偵測到所述特定匯流排請求腳位上的控制請求訊號時，即將與處理器相連接的輸入緩衝器啟動，以供處理器透過此輸入緩衝器存取資料；反之，當晶片組沒有偵測到控制請求訊號時，則將輸入緩衝器關閉。
本發明提出一種多處理器系統的動態省電方法，適用於包括多個處理器及一晶片組的多處理器系統，其中各個處理器均透過一個特定匯流排請求腳位耦接至晶片組。此 方法係由晶片組偵測所述特定匯流排請求腳位上的控制請求訊號。當晶片組有偵測到所述特定匯流排請求腳位上的控制請求訊號時，即將與處理器相連接的輸入緩衝器啟動，以供處理器透過該輸入緩衝器存取資料；反之，當晶片組沒有偵測到控制請求訊號時，則將輸入緩衝器關閉。
本發明提出一種多處理器系統，其包括多個處理器及一晶片組。其中，每一個處理器包括多個匯流排請求腳位，且個別與其他處理器的匯流排請求腳位交互連接。晶片組分別耦接至各個處理器的匯流排請求腳位，並偵測這些匯流排請求腳位上的控制請求訊號。當晶片組偵測到所述匯流排請求腳位上的控制請求訊號時，隨即將與處理器相連接的輸入緩衝器啟動，以供處理器透過該輸入緩衝器存取資料；當晶片組沒有偵測到控制請求訊號時，則將輸入緩衝器關閉。
本發明提出一種多處理器系統的動態省電方法，適用於包括多個處理器及一個晶片組的多處理器系統，所述晶片組分別耦接至各個處理器的多個匯流排請求腳位，而每一個處理器的匯流排請求腳位則與其他處理器之匯流排請求腳位交互連接。此方法係由晶片組偵測這些匯流排請求腳位上的控制請求訊號，當偵測到所述匯流排請求腳位上的控制請求訊號時，即將與這些處理器相連接的輸入緩衝器啟動，以供處理器透過輸入緩衝器存取資料；當沒有偵測到控制請求訊號時，則將輸入緩衝器關閉。
本發明之多處理器系統及其動態省電方法可根據是 否有處理器對於匯流排的控制請求訊號，據以將輸入緩衝器開啟或關閉，進而達到省電的功效。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明係將多處理器系統中各個處理器的匯流排請求腳位分別耦接至晶片組，或是使用額外的匯流排請求腳位耦接至晶片組，而能夠在多處理器系統之處理器進入主動狀態(Active Status)時，讓晶片組在第一時間掌握各個處理器對於匯流排的控制請求狀態。這裡所指的「主動狀態」是相對於進階組態與電源管理介面規格ACPI所定義的待機狀態(Sleep State)電源管理，例如：C1、C2、C3或Cn等待機狀態；亦即主動狀態可以是指C0之工作狀態(Execution State)。
每當有處理器請求使用匯流排傳輸資料時，晶片組即將與處理器相連接的輸入緩衝器(Input buffer)啟動，以供處理器透過輸入緩衝器傳輸資料。然而在主動狀態時，若在一段時間區間內，並無處理器請求使用匯流排傳輸資料，則可將晶片組上的輸入緩衝器關閉，藉以節省開啟輸入緩衝器所需的電力。為了使本發明之內容更為明瞭，以下特舉實施例作為本發明確實能夠據以實施的範例。
圖1是依照本發明一實施例所繪示之多處理器系統的電路方塊圖。請參照圖1，本實施例之多處理器系統100 包括處理器102、104、106、108及晶片組110。上述之處理器102、104、106、108均包括四個匯流排請求腳位BR0#、BR1#、BR2#、BR3#，且在這些處理器之間會透過匯流排請求線BREQ0#、BREQ1#、BREQ2#、BREQ3#交互連接其匯流排請求腳位。例如，處理器102的腳位BR0#與處理器104的腳位BR3#、處理器106的腳位BR2#、處理器108的腳位BR1#相連接；處理器102的腳位BR1#則與處理器104的腳位BR0#、處理器106的腳位BR3#、處理器108的腳位BR2#相連接，以此類推。
值得注意的是，一般處理器在有需要使用匯流排傳輸資料時，均是利用腳位BR0#發出通知訊號至其他處理器，以告知其已請求使用匯流排，也利用腳位BR0#發出控制請求訊號至晶片組，藉以取得匯流排的主控權。據此，本發明將各個處理器的匯流排請求腳位BR0#均連接至晶片組110，使得晶片組110與處理器102、104、106、108的腳位BR0#保持連結，而能夠隨時掌握各個處理器對於匯流排的控制請求狀態。
詳細地說，圖2是依照本發明一實施例所繪示之多處理器系統之動態省電方法的流程圖。請同時參照圖1及圖2，本實施例係在多處理器系統100的處理器102、104、106、108進入主動狀態之後，若在一段時間區間內，並無處理器102、104、106、108請求使用匯流排傳輸資料時，則先將晶片組110中與處理器連接的輸入緩衝器關閉，藉以節省輸入緩衝器所消耗的電力。
在此同時，晶片組110會透過上述的匯流排請求線BREQ0#、BREQ1#、BREQ2#、BREQ3#偵測各個處理器之匯流排請求腳位(步驟S202)，而判斷是否有偵測到控制請求訊號(步驟S204)。
當晶片組110偵測到控制請求訊號時，即代表有處理器請求使用匯流排以傳輸資料，此時晶片組110會將其中與處理器相連接的輸入緩衝器啟動(步驟S206)，以供該處理器透過輸入緩衝器存取資料。此外，在步驟S206之後，更包括：每當有處理器使用匯流排傳輸資料完畢時，若在一段時間區間內，並無處理器102、104、106、108請求使用匯流排傳輸資料，本實施例也會將原先啟動的輸入緩衝器關閉藉以節省電力，並藉由步驟S202繼續偵測各個處理器之匯流排請求腳位。
當晶片組110未偵測到控制請求訊號時，處理器將持續處於停滯或等待狀態，因此本發明會持續將晶片組中的輸入緩衝器維持在關閉狀態(步驟S208)，以節省這些輸入緩衝器所消耗的電力。其中，上述啟動及關閉輸入緩衝器的步驟例如是藉由開啟或關閉提供給輸入緩衝器之電源的方式來達成，本實施例不限制其範圍。在步驟S208之後，更包括繼續偵測各個處理器之匯流排請求腳位(步驟S202)。
藉由上述多處理器系統的架構及動態省電方法，本發明即可在多處理器系統正常運作的狀況下(例如：處理器處於C0狀態)，根據是否有處理器的控制請求狀態，適時地 將晶片組上暫時不需使用的輸入緩衝器關閉，而達到動態節省電力的功效。
除了上述將處理器所有匯流排請求腳位均連接至晶片組的方式之外，本發明的另一實施例則是在這些腳位之外額外配置一個特定匯流排請求腳位，用以連接至晶片組，而能夠讓晶片組直接透過此特定匯流排請求腳位得知各個處理器對於匯流排的控制請求狀態。以下則再舉一實施例詳細說明。
圖3是依照本發明一實施例所繪示之多處理器系統的電路方塊圖。請參照圖3，本實施例之多處理器系統300包括處理器302、304、306、308及晶片組310。其中，每個處理器均包括四個標準的匯流排請求腳位BR0#、BR1#、BR2#、BR3#，且在這些處理器之間會透過匯流排請求線BREQ0#、BREQ1#、BREQ2#、BREQ3#交互連接其匯流排請求腳位。這些腳位的配置均與前述實施例相同，故在此不再贅述。
值得注意的是，本實施例與上一個實施例的差別在於，本實施例係在各個處理器上額外配置一個特定匯流排請求腳位BRS#，而非將各個處理器的匯流排請求腳位BR0#均連接至晶片組。此外，在本實施例中，藉由一條獨立的特定匯流排請求腳位線BRQS#將這些處理器的特定匯流排請求腳位BRS#連結起來並耦接至晶片組310，而在晶片組310亦需有額外的腳位進行對應耦接。這裡所指的「特定匯流排請求腳位BRS#」以及「特定匯流排請求腳 位線BRQS#」是相對於一般多處理器之架構而言，亦即在標準架構下本實施例所進行的額外配置。
至於原本的匯流排請求腳位BR0#、BR1#、BR2#、BR3#，則僅將處理器302的腳位BR0#，以及與其相連之處理器304的腳位BR3#、處理器306的腳位BR2#、處理器308的腳位BR1#耦接至晶片組310。其中，當有需要請求使用匯流排時，處理器即會透過特定匯流排請求腳位BRS#發出控制請求訊號。而在發出控制請求訊號之前，處理器則還包括先透過標準匯流排請求腳位BR0#發出通知訊號至其他處理器，以告知其已請求使用匯流排。
值得一提的是，若無本實施例之特定匯流排請求腳位BRS#以及特定匯流排請求腳位線BRQS#，且各個處理器皆透過各自的匯流排請求腳位BR0#發出控制請求訊號時，由於僅有處理器302的腳位BR0#會耦接至晶片組310，所以晶片組將無法偵測到由處理器304、306、308之腳位BR0#所發出之控制請求訊號，如此將無法藉由本案的技術進入省電狀態。因此，在本實施例中，藉由特定匯流排請求腳位BRS#以及特定匯流排請求腳位線BRQS#的配置解決了上述的問題，並進而達到動態省電的功效。
在上述多處理器系統架構中，晶片組同樣可以藉由偵測匯流排請求腳位上的控制請求訊號，得知是否有處理器對於匯流排進行請求，並據以啟動或關閉其中對應的輸入緩衝器，藉以達到省電的功效。
詳細地說，圖4是依照本發明一實施例所繪示之多處 理器系統之動態省電方法的流程圖。請同時參照圖3及圖4，本實施例係在處理器系統300的處理器302、304、306、308進入主動狀態之後，若在一段時間區間內，並無處理器302、304、306、308請求使用匯流排傳輸資料時，則先將晶片組310中與處理器連接的輸入緩衝器關閉，藉以節省輸入緩衝器所消耗的電力。
在此同時，晶片組310會透過上述的特定匯流排請求線BREQS#偵測各個處理器之特定匯流排請求腳位BRS#(步驟S402)，而判斷是否有偵測到控制請求訊號(步驟S404)。其中，各個處理器在透過特定匯流排請求腳位BRS#發出控制請求訊號之前，更包括先透過標準匯流排請求腳位BR0#發出通知訊號至其他處理器，以告知其已請求使用匯流排。
當晶片組310偵測到控制請求訊號時，即代表有處理器請求使用匯流排以傳輸資料，此時晶片組310會將其中與處理器相連接的輸入緩衝器啟動(步驟S406)，以供該處理器透過輸入緩衝器存取資料。此外，在步驟S406之後，更包括：每當有處理器使用匯流排傳輸資料完畢時，若在一段時間區間內，並無處理器302、304、306、308請求使用匯流排傳輸資料，本實施例也會將原先啟動的輸入緩衝器關閉藉以節省電力，並藉由步驟S402繼續偵測各個處理器之匯流排請求腳位。
反之，當晶片組310沒有偵測到控制請求訊號時，則代表沒有處理器請求使用匯流排以傳輸資料，此時晶片組 310則繼續將其中與處理器相連接的輸入緩衝器維持在關閉狀態(步驟S406)。在步驟S408之後，更包括繼續偵測各個處理器之特定匯流排請求腳位(步驟S402)。
值得一提的是，在一實施例中，晶片組例如是在偵測到控制請求訊號的一段特定時間間隔之後，才會啟動輸入緩衝器。也因此，為了使得輸入緩衝器的啟動跟得上處理器的存取動作，本實施例還可以將處理器發出控制請求訊號的時間點提前，意即處理器在透過標準匯流排請求腳位發出控制請求訊號之前，即先由特定匯流排請求腳位發出控制請求訊號，而讓晶片組提早啟動輸入緩衝器，以應付處理器隨之而來的存取動作。
綜上所述，本發明之多處理器系統及其動態省電方法藉由將多處理器系統中每一個處理器的所有匯流排請求腳位分別耦接至晶片組，或是在每一個處理器中額外配置一個特定匯流排請求腳位而用以耦接晶片組，而使得當多處理器系統中的處理器進入主動狀態時，若在一段時間區間內，並無處理器請求使用匯流排傳輸資料，晶片組能夠暫時將未使用的輸入緩衝器關閉，而可達到動態省電的功效。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、300‧‧‧多處理器系統
102、104、106、108、302、304、306、308‧‧‧處理器
110、310‧‧‧晶片組
BR0#、BR1#、BR2#、BR3#‧‧‧匯流排請求腳位
BRS#‧‧‧特定匯流排請求腳位
BREQ0#、BREQ1#、BREQ2#、BREQ3#‧‧‧特定匯流排請求線
BREQS#‧‧‧匯流排請求線
S202~S208‧‧‧本發明之多處理器系統的動態省電方法之各步驟
S402~S408‧‧‧本發明之多處理器系統的動態省電方法之各步驟
圖1是依照本發明一實施例所繪示之多處理器系統的電路方塊圖。
圖2是依照本發明一實施例所繪示之多處理器系統之動態省電方法的流程圖。
圖3是依照本發明一實施例所繪示之多處理器系統的電路方塊圖。
圖4是依照本發明一實施例所繪示之多處理器系統之動態省電方法的流程圖。
300‧‧‧多處理器系統
302、304、306、308‧‧‧處理器
310‧‧‧晶片組
BR0#、BR1#、BR2#、BR3#‧‧‧匯流排請求腳位
BRS#‧‧‧特定匯流排請求腳位
BREQ0#、BREQ1#、BREQ2#、BREQ3#‧‧‧特定匯流排請求線
BREQS#‧‧‧匯流排請求線

Claims (26)

  1. 一種多處理器系統，包括：多個處理器，每一該些處理器包括多個標準匯流排請求腳位及一特定匯流排請求(Bus Request)腳位，其中各該些處理器之該些標準匯流排請求腳位個別與其他處理器之標準匯流排請求腳位交互連接；以及一晶片組，耦接至各該些處理器之該特定匯流排請求腳位，並偵測該些特定匯流排請求腳位上的一控制請求訊號，其中當該晶片組偵測到該些特定匯流排請求腳位上的該控制請求訊號時，啟動與該些處理器相連接的一輸入緩衝器，以供該些處理器透過該輸入緩衝器存取資料；以及當該晶片組沒有偵測到該控制請求訊號時，關閉該輸入緩衝器。
  2. 如申請專利範圍第1項所述之多處理器系統，其中該晶片組係在該些處理器進入一主動狀態(Active Status)時，開始偵測各該些處理器之該特定匯流排請求腳位上的該控制請求訊號，據以啟動或關閉與該些處理器相連接之該輸入緩衝器。
  3. 如申請專利範圍第2項所述之多處理器系統，其中該主動狀態為進階組態與電源管理介面規格ACPI所定義的C0狀態。
  4. 如申請專利範圍第1項所述之多處理器系統，其中該晶片組包括在偵測到該控制請求訊號的一特定時間間隔 之後，才啟動該輸入緩衝器。
  5. 如申請專利範圍第1項所述之多處理器系統，其中各該些處理器在透過該特定匯流排請求腳位發出該控制請求訊號之前，更包括先透過該些標準匯流排請求腳位發出一通知訊號至其他處理器，以告知其已請求使用匯流排。
  6. 如申請專利範圍第1項所述之多處理器系統，其中該晶片組在啟動與該些處理器相連接的該輸入緩衝器之後，更包括繼續偵測各該些處理器之該特定匯流排請求腳位。
  7. 如申請專利範圍第1項所述之多處理器系統，其中該晶片組在關閉該輸入緩衝器之後，更包括繼續偵測各該些處理器之該特定匯流排請求腳位。
  8. 一種多處理器系統的動態省電方法，適用於包括多個處理器及一晶片組的一多處理器系統，其中各該些處理器係透過一特定匯流排請求腳位耦接至該晶片組，該方法包括下列步驟：該晶片組偵測該些特定匯流排請求腳位上的一控制請求訊號；當該晶片組有偵測到該些特定匯流排請求腳位上的該控制請求訊號時，啟動與該些處理器相連接的一輸入緩衝器，以供該些處理器透過該輸入緩衝器存取資料；以及當該晶片組沒有偵測到該控制請求訊號時，關閉該輸入緩衝器。
  9. 如申請專利範圍第8項所述之多處理器系統的動態 省電方法，其中啟動與該些處理器相連接之該輸入緩衝器的步驟更包括：在偵測到該控制請求訊號的一特定時間間隔後，才啟動該輸入緩衝器。
  10. 如申請專利範圍第8項所述之多處理器系統的動態省電方法，其中該些處理器之間更包括透過多個標準匯流排請求腳位彼此相連接。
  11. 如申請專利範圍第10項所述之多處理器系統的動態省電方法，其中當該些處理器其中之一透過該特定匯流排請求腳位發出該控制請求訊號之前，更包括：透過該些標準匯流排請求腳位發出一通知訊號至其他處理器，以告知其已請求使用匯流排。
  12. 如申請專利範圍第8項所述之多處理器系統的動態省電方法，其中在啟動與該些處理器相連接的該輸入緩衝器的步驟之後，更包括：繼續偵測各該些處理器之該特定匯流排請求腳位。
  13. 如申請專利範圍第8項所述之多處理器系統的動態省電方法，其中在關閉該輸入緩衝器的步驟之後，更包括：繼續偵測各該些處理器之該特定匯流排請求腳位。
  14. 如申請專利範圍第8項所述之多處理器系統的動態省電方法，其中該省電方法適於進階組態與電源管理介面規格ACPI所定義的C0狀態。
  15. 一種多處理器系統，包括： 多個處理器，每一該些處理器包括多個匯流排請求腳位，且個別與其他處理器之匯流排請求腳位交互連接；以及一晶片組，分別耦接至各該些處理器之該些匯流排請求腳位，並偵測該些匯流排請求腳位上的一控制請求訊號，其中當該晶片組偵測到該些匯流排請求腳位上的該控制請求訊號時，啟動與該些處理器相連接的一輸入緩衝器，以供該些處理器透過該輸入緩衝器存取資料；以及當該晶片組沒有偵測到該控制請求訊號時，關閉該輸入緩衝器。
  16. 如申請專利範圍第15項所述之多處理器系統，其中該晶片組係在該些處理器進入一主動狀態時，開始偵測該些匯流排請求腳位所發出的該控制請求訊號，據以啟動或關閉與各該些處理器相連接之該輸入緩衝器。
  17. 如申請專利範圍第15項所述之多處理器系統，其中該主動狀態為進階組態與電源管理介面規格ACPI所定義的C0狀態。
  18. 如申請專利範圍第15項所述之多處理器系統，其中該晶片組包括在偵測到該控制請求訊號的一特定時間間隔之後，才啟動該輸入緩衝器。
  19. 如申請專利範圍第15項所述之多處理器系統，其中該晶片組在啟動與該些處理器相連接的該輸入緩衝器之後，更包括繼續偵測各該些處理器之該匯流排請求腳位。
  20. 如申請專利範圍第15項所述之多處理器系統，其中該晶片組在關閉該輸入緩衝器之後，更包括繼續偵測各該些處理器之該匯流排請求腳位。
  21. 一種多處理器系統的動態省電方法，適用於包括多個處理器及一晶片組的一多處理器系統，其中該晶片組分別耦接至各該些處理器之多個匯流排請求腳位，而每一該些處理器的匯流排請求腳位係與其他處理器之匯流排請求腳位交互連接，該方法包括下列步驟：該晶片組偵測該些匯流排請求腳位上的一控制請求訊號；當偵測到該些匯流排請求腳位上的該控制請求訊號時，啟動與該些處理器相連接的一輸入緩衝器，以供該些處理器透過該輸入緩衝器存取資料；以及當沒有偵測到該控制請求訊號時，關閉該輸入緩衝器。
  22. 如申請專利範圍第21項所述之多處理器系統的動態省電方法，其中啟動與該些處理器相連接之該輸入緩衝器的步驟更包括：在偵測到該控制請求訊號的一特定時間間隔後，才啟動該輸入緩衝器。
  23. 如申請專利範圍第21項所述之多處理器系統的動態省電方法，其中當該些處理器其中之一透過該匯流排請求腳位發出該控制請求訊號之前，更包括：透過該些標準匯流排請求腳位發出一通知訊號至其 他處理器，以告知其已請求使用匯流排。
  24. 如申請專利範圍第21項所述之多處理器系統的動態省電方法，其中在啟動與該些處理器相連接的該輸入緩衝器的步驟之後，更包括：繼續偵測各該些處理器之該匯流排請求腳位。
  25. 如申請專利範圍第21項所述之多處理器系統的動態省電方法，其中在關閉該輸入緩衝器的步驟之後，更包括：繼續偵測各該些處理器之該匯流排請求腳位。
  26. 如申請專利範圍第21項所述之多處理器系統的動態省電方法，其中該省電方法適於進階組態與電源管理介面規格ACPI所定義的C0狀態。
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