TWI440408B - 電磁雜訊抑制電路 - Google Patents

Description

電磁雜訊抑制電路

本發明有關於一種電磁雜訊抑制電路，其採用分散式耦合結構抑制特定頻帶內之電磁雜訊，藉以避免干擾到傳輸線上所傳送的訊號，並減少雜訊所造成之電磁輻射。

隨著電子產品的日新月異，電子產品中之系統電路越來越複雜，使得電磁干擾(Electro Magnetic Interference；EMI)雜訊或共模雜訊的問題更加嚴重，而成為影響系統正常工作的明顯障礙。

以往為了解決EMI的問題，最常使用電磁材料之方式來進行抑制，其利用電磁材料的高電感特性抑制EMI的產生，但，此方式只能工作在低頻範圍內，且結構太大不易應用於高速數位電路上。

或者，近年來製程的進步，尚有一種可利用低溫或高溫共燒陶瓷技術(LTCC/HTCC)製作出一多層結構抑制電路(例如：共模抑制電路)，雖然抑制EMI的效果不錯，然而低溫共燒製程非常昂貴，且此抑制電路往往也只能工作在低頻範圍(例如：750MHz~1GHz)內。

有鑑於此，如何提供一種有效抑制EMI、製程簡單並可應用 於高低頻範圍上之抑制電路，將會是本發明欲達到的目標。

本發明之主要目的，在於提供一種電磁雜訊抑制電路，抑制電路採用分散式耦合結構抑制特定頻帶內之電磁雜訊，藉以避免干擾到傳輸線上所傳送的訊號，並減少雜訊所造成之電磁輻射。

本發明之次要目的，在於提供一種電磁雜訊抑制電路，傳輸線具有一彎曲部，藉由彎曲部之設置將可增加傳輸線與分散式耦合結構間之電容耦合效果，以令抑制電路可抑制更寬廣頻帶的電磁雜訊。

本發明之又一目的，在於提供一種電磁雜訊抑制電路，傳輸線之彎曲部可選擇佈局於一平面上或垂直穿設於基板的板體間。

本發明之又一目的，在於提供一種電磁雜訊抑制電路，分散式耦合結構包括有複數個金屬墊，傳輸線分別與各金屬墊產生耦合電容，以令抑制電路可抑制更寬廣頻帶的電磁雜訊。

本發明之又一目的，在於提供一種電磁雜訊抑制電路，在傳輸線之上下方分別設置一分散式耦合結構，傳輸線分別與上下方的分散式耦合結構等效形成一電感電容共振電路，以令抑制電路可抑制多個特定頻帶的電磁雜訊，並避免雜訊所造成之電磁輻射。

本發明之又一目的，在於提供一種電磁雜訊抑制電路，分散式耦合結構之金屬墊亦可選擇與一接地面電性連接，並且金屬墊及其電性連接之接地面兩者亦可設置在同一平面或不同平面上。

本發明之又一目的，在於提供一種電磁雜訊抑制電路，分散式耦合結構尚包括有至少一連接部，其為一共平面平直結構、一立體平直結構、一共平面彎曲結構或一立體彎曲結構，金屬墊將透過連接部連接至接地面。

為此，為達成上述目的，本發明提供一種電磁雜訊抑制電路，其包括：一第一基板；一第一接地面，設置於第一基板之下表面，且內部具有一第一分散式耦合結構，第一分散式耦合結構包括：一第一缺陷部；及至少一第一金屬墊，透過一第一連接部連接第一接地面，第一缺陷部環繞於第一金屬墊及/或第一連接部四周；及至少一傳輸線，設置於第一基板之上表面且對應於第一金屬墊之位置進行設置，以在傳輸線與第一金屬墊間形成至少一耦合電容。

本發明尚提供一種電磁雜訊抑制電路，其包括：一第一基板；一第二基板；一第一接地面，設置於第一基板之下表面，其內部具有一第一分散式耦合結構，第一分散式耦合結構包括：一第一缺陷部；複數個第一連接部，穿設於該第二基板間；及一第一金屬墊，第一缺陷部環繞於第一金屬墊四周；一第二接地面，設置於第二基板之下表面，第一金屬墊透過其中一第一連接部連接第二接地面，而第二接地面透過另一第一連接部連接第一接地面；及至少一傳輸線，設置於第一基板之上表面且對應於第一金屬墊之位置進行設置，以在傳輸線與第一金屬墊間形成至少一耦合電容。

本發明又提供一種電磁雜訊抑制電路，其包括：一第一基板；一第二基板；一第一接地面，設置於第一基板之下表面，其內 部具有一第一分散式耦合結構，第一分散式耦合結構包括：一第一缺陷部；及一第一金屬墊，第一缺陷部環繞於第一金屬墊四周；一第二接地面，設置於第二基板之上表面，其內部具有一第二分散式耦合結構，第二分散式耦合結構包括：一第二缺陷部；及一第二金屬墊，第二缺陷部環繞於第二金屬墊四周；及至少一傳輸線，設置於第一基板及第二基板間且對應於第一金屬墊及第二金屬墊之位置進行設置，以在傳輸線與第一金屬墊間及傳輸線與第二金屬墊間分別形成至少一耦合電容。

100‧‧‧抑制電路

101‧‧‧抑制電路

102‧‧‧抑制電路

103‧‧‧抑制電路

104‧‧‧抑制電路

105‧‧‧抑制電路

106‧‧‧抑制電路

107‧‧‧抑制電路

108‧‧‧抑制電路

109‧‧‧抑制電路

110‧‧‧抑制電路

11‧‧‧第一基板

12‧‧‧第二基板

13‧‧‧第三基板

14‧‧‧第四基板

15‧‧‧介質層板

21‧‧‧第一接地面

22‧‧‧第二接地面

23‧‧‧第三接地面

24‧‧‧第四接地面

31‧‧‧第一分散式耦合結構

311‧‧‧第一金屬墊

312‧‧‧第二金屬墊

313‧‧‧第一連接部

315‧‧‧第一缺陷部

32‧‧‧第二分散式耦合結構

321‧‧‧第二金屬墊

323‧‧‧第二連接部

325‧‧‧第二缺陷部

40‧‧‧傳輸線

401‧‧‧耦合傳輸線

402‧‧‧絕緣層

41‧‧‧彎曲部

第1A-1C圖：分別為本發明電磁雜訊抑制電路一較佳實施例之結構立體圖、結構俯視透視圖及結構側面剖面圖。

第1D圖：為本發明電磁雜訊抑制電路又一實施例結構俯視透視圖。

第1E圖：為本發明電磁雜訊抑制電路又一實施例結構俯視透視圖。

第1F圖：為本發明電磁雜訊抑制電路又一實施例結構側面剖面圖。

第1G圖：為本發明電磁雜訊抑制電路又一實施例結構俯視透視圖。

第1H圖：為本發明電磁雜訊抑制電路又一實施例結構側面剖面圖。

第2A-2B圖：分別為本發明電磁雜訊抑制電路又一實施例之結構立體圖及結構俯視透視圖。

第3圖：為本發明電磁雜訊抑制電路一較佳實施例之結構立體圖 。

第4圖：為本發明電磁雜訊抑制電路又一實施例之結構側面剖面圖。

第5A-5B圖：分別為本發明電磁雜訊抑制電路又一實施例之結構俯視透視圖及結構側面剖面圖。

第6A-6B圖：分別為本發明電磁雜訊抑制電路又一實施例之結構立體圖及結構側面剖面圖。

第7A-7B圖：分別為本發明電磁雜訊抑制電路又一實施例之結構俯視透視圖及結構側面剖面圖。

第8A-8B圖：分別為本發明電磁雜訊抑制電路又一實施例之結構立體圖及結構側面剖面圖。

第9A-9B圖：為本發明電磁雜訊抑制電路又一實施例之結構立體圖及結構側面剖面圖。

第9C圖：為本發明電磁雜訊抑制電路又一實施例之結構側面剖面圖。

第10圖：為本發明電磁雜訊抑制電路又一實施例之結構側面剖面圖。

第11圖：為本發明電磁雜訊抑制電路又一實施例之結構側面剖面圖。

首先，請參閱第1A圖、第1B圖及第1C圖，分別為本發明電磁雜訊抑制電路一較佳實施例之結構立體圖、結構俯視透視圖及結構側面剖面圖。如圖所示，本發明抑制電路100包括一第一基板11、一第一接地面21及至少一傳輸線40。

其中，第一接地面21設置於第一基板11之下表面及包括有一第一分散式耦合結構31，該第一分散式耦合結構31是蝕刻(etching)第一接地面21所形成。

該第一分散式耦合結構31包括有一第一金屬墊311、一第一連接部313及一第一缺陷部315(亦可稱為鏤空部)。第一分散式耦合結構31根據於第一金屬墊311欲製作出的形狀態樣及/或第一連接部313之線徑長度以在第一接地面21上蝕刻出第一缺陷部315，而令第一缺陷部315環繞於第一金屬墊311及/或第一連接部313四周。第一金屬墊311透過第一連接部313連接第一接地面21。在此，第一連接部313將作為一接地電感，且與第一金屬墊311及第一接地面21同一平面，並為一共平面平直結構。

傳輸線40為一種長條型之平面微帶線(micro strip line)，其設置於第一基板11之上表面並對應於第一分散式耦合結構31之第一金屬墊311之垂直延伸位置進行設置，以在傳輸線40與第一金屬墊311間形成至少一耦合電容。傳輸線40與第一分散式耦合結構31間可等效形成一電感電容(LC)共振電路，此LC共振電路將可抑制一特定頻帶之電磁雜訊進行傳導，以避免電磁雜訊干擾到傳輸線40上所傳送的訊號或資料。

再者，本實施例第一金屬墊311之形狀除製作為H形狀外，也可製作為矩形、圓形、任意形狀等等，其根據於LC共振電路欲達到的共振頻率進行相對的形變及其大小調整。

如上第1B圖所示，本實施例之第一連接部313設置於H形狀之第一金屬墊311的側邊上，或者，如第1D圖所示，也可選擇設置 於H形狀之第一金屬墊311的凹口中。

如第1E圖所示，本發明又一實施例中，第一連接部313除平直結構外，也可選擇為一共平面彎曲(如蛇形)結構。

如第1F圖所示，本發明又一實施例中，第一連接部313也可選擇為一立體彎曲(如ㄇ形)結構並設置於第一接地面21之下表面。在本發明各實施例中，各金屬墊(如第一金屬墊311)主要以單一數量之連接部(如第一連接部313)連接至接地面(如第一接地面21)，然實際操作時，亦可如第1G圖所示，選擇多條連接部連接至接地面。

又，如第1H圖所示，本發明又一實施例中，第一金屬墊311與第一接地面21亦可設置於不同平面上，例如：第一金屬墊311設置在基板11內，該第一金屬墊311並透過第一連接部313連接第一接地面21。

請參閱第2A圖及第2B圖，分別為本發明電磁雜訊抑制電路又一實施例之結構立體圖及結構俯視透視圖。本發明抑制電路101除應用於單一傳輸線40上，亦可進一步使用於多數條傳輸線40上，例如：兩條或兩條以上，兩傳輸線40將可組成為一對耦合傳輸線401，並且耦合傳輸線401與該第一分散式耦合結構31間可等效形成一電感電容共振電路。當差動傳輸時，耦合傳輸線401上將產生一差模訊號及一共模訊號，該差模訊號係為一資料訊號或一控制訊號，而該共模訊號係為一共模的電磁雜訊。本發明實際操作時，耦合傳輸線401與該第一分散式耦合結構31間等效形成的電感電容共振電路將可對於一特定頻帶之共模訊號進行抑制或濾 波的效果，藉以避免共模訊號影響到耦合傳輸線401對於差模訊號的訊號傳輸。

又，在本發明各實施例中，主要以單一條傳輸線40進行解說，然而，熟悉本發明之技術領域者亦可得知本發明之各實施例皆可實際應用於多條傳輸線40上，在此，後續各實施例將不再重複闡述。

請參閱第3圖，為本發明電磁雜訊抑制電路又一實施例之結構立體圖。如圖所示，傳輸線40包括有一彎曲部41，該彎曲部41佈局於第一基板11之上表面並對應於第一分散式耦合結構31之第一金屬墊311的垂直延伸位置進行設置。藉由彎曲部41之設置，將可增加傳輸線40與之第一金屬墊311間之電容耦合效果，以令抑制電路102可進一步抑制更寬廣頻帶的電磁雜訊。

再者，本發明彎曲部41之曲段數量及其彎曲角度亦可進行變化，藉以改變傳輸線40與第一金屬墊311間所耦合的電容值，進而調整LC共振電路之共振頻率，致使以抑制不同頻帶的電磁雜訊。

請參閱第4圖，為本發明電磁雜訊抑制電路又一實施例之結構立體圖。本實施例之抑制電路103尚包括有一介質層板15其增設於傳輸線40上，該介質層板15與第一基板11係為相同的製作材質(例如：FR4)。相較於第3圖實施例，其傳輸線40之彎曲部41選擇水平方式設置於一平面(第一基板11之上表面)上，本實施例之傳輸線40之彎曲部43亦可選擇垂直方式穿設於介質層板15的板體間，同樣可增加傳輸線40與之第一金屬墊311間之電容耦合效果 。

請參閱第5A圖及第5B圖，分別為本發明電磁雜訊抑制電路又一實施例之結構俯視透視圖及結構側面剖面圖。如圖所示，第一分散式耦合結構31進一步包括有複數個第一金屬墊311以及增設有至少一第二金屬墊312。各第一金屬墊311分別透過各自的第一連接部313連接第一接地面21，而第二金屬墊312並未與第一接地面21進行電性連接，在此，各第一連接部313亦可作為接地電感。

第一分散式耦合結構31根據於第一金屬墊311、第二金屬墊312欲製作出的形狀態樣及/或第一連接部313之線徑長度以在第一接地面21上蝕刻出第一缺陷部315，而令第一缺陷部315環繞於第一金屬墊311、第二金屬墊312及第一連接部313四周。

傳輸線40與金屬墊311、312間分別形成多個耦合電容，因此改變傳輸線40與第一分散式耦合結構31間等效形成的LC共振電路其電容值及共振頻率，致使以令抑制電路104可抑制更寬廣頻帶的電磁雜訊。

本發明一實施例中，第一金屬墊311亦可選擇為同一形狀態樣而第二金屬墊312為另一形狀態樣。或者，本發明另一實施例中，各第一金屬墊311分別選擇為不同的形狀態樣。或者，第一金屬墊311及第二金屬墊312皆可選擇為同一形狀態樣。

請參閱第6A圖及第6B圖，分別為本發明電磁雜訊抑制電路又一實施例之結構立體圖及結構側面剖面圖。如圖所示，本發明抑制電路105包括一第一基板11、一第二基板12、一第一接地面21 、一第二接地面22及至少一傳輸線40。

其中，第一接地面21設置於第一基板11之下表面且包括有一第一分散式耦合結構31。該第一分散式耦合結構31是蝕刻第一接地面21所形成。該第一分散式耦合結構31包括有一第一金屬墊311及一第一缺陷部315。第一分散式耦合結構31根據於第一金屬墊311欲製作出的形狀態樣以在第一接地面21上蝕刻出第一缺陷部315，而令第一缺陷部315環繞於第一金屬墊311四周。

接續，第一接地面21之下表面進一步設置有一第二基板12及一第二接地面22。第一分散式耦合結構31尚包括有複數個穿設於第二基板12之板體間之第一連接部313。第一分散式耦合結構31之第一金屬墊311透過其中一第一連接部313連接第二接地面22，而第二接地面22透過另一第一連接部313連接第一接地面21。再者，第一連接部313為一立體平直結構或一立體彎曲結構。

相較於上述實施例，其金屬墊311及其電性連接之第一接地面21設置在同一平面上(例如：兩者皆設置在第一基板11之下表面)，本實施例之第一金屬墊311及其電性連接之第一接地面21亦可設置於不同平面上。

本實施例之傳輸線40同樣設置於第一基板11之上表面並對應於第一分散式耦合結構31之第一金屬墊311之垂直延伸位置進行設置，以在傳輸線40與第一金屬墊311間形成至少一耦合電容。傳輸線40與第一分散式耦合結構31間可等效形成一電感電容(LC)共振電路，此LC共振電路將可抑制一特定頻帶之電磁雜訊進行傳導，以避免電磁雜訊干擾到傳輸線40上所傳送的訊號或資料。

再者，本實施例之傳輸線40也可參照於第3圖或第4圖所示增設一彎曲部41/43，以增加傳輸線40與第一金屬墊311間之電容耦合效果。

請參閱第7A圖及第7B圖，分別為本發明電磁雜訊抑制電路又一實施例之結構俯視透視圖及結構側面剖面圖。相較於第6A圖及第6B圖實施例，本實施例抑制電路106之第一分散式耦合結構31進一步包括有複數個第一金屬墊311以及增設有至少一第二金屬墊312。

第一分散式耦合結構31根據於第一金屬墊311及第二金屬墊312欲製作出的形狀態樣以在第一接地面21上蝕刻出第一缺陷部315，而令第一缺陷部315環繞於第一金屬墊311及第二金屬墊312四周。

再者，各第一金屬墊311分別透過穿設於第二基板12間之第一連接部313連接至第二接地面22，各第一連接部313亦可作為接地電感，而第二金屬墊312並未與第二接地面22進行電性連接。

在本實施例中，第一分散式耦合結構31設置多個金屬墊311、312。傳輸線40與各金屬墊311、312間分別形成多個耦合電容，因此改變傳輸線40與第一分散式耦合結構31間等效形成的LC共振電路其電容值及共振頻率，致使以令抑制電路106可抑制更寬廣頻帶的電磁雜訊。

請參閱第8A圖及第8B圖，分別為本發明電磁雜訊抑制電路又一實施例之結構立體圖及結構側面剖面圖。如圖所示，本實施例之抑制電路107包括有一第一基板11、一第二基板12、一第一接 地面21、一第二接地面22及至少一傳輸線40。在本實施例中，傳輸線40為一帶線(strip line)。

其中，第一接地面21設置於第一基板11之下表面且包括有一第一分散式耦合結構31。該第一分散式耦合結構31是蝕刻第一接地面21所形成。該第一分散式耦合結構31包括有一第一金屬墊311及一第一缺陷部315。第一分散式耦合結構31根據於第一金屬墊311欲製作出的形狀態樣以在第一接地面21上蝕刻出第一缺陷部315，而令第一缺陷部315環繞於第一金屬墊311四周。

第二接地面22設置於第二基板12之上表面且包括有一第二分散式耦合結構32。該第二分散式耦合結構32是蝕刻第二接地面22所形成。該第二分散式耦合結構32包括有一第二金屬墊321及一第二缺陷部325。第二分散式耦合結構32根據於第二金屬墊321欲製作出的形狀態樣以在第二接地面22上蝕刻出第二缺陷部325，而令第二缺陷部325環繞於第二金屬墊321。

至少一傳輸線40設置於第一基板11及第二基板12間並對應於第一金屬墊311及第二金屬墊321之垂直延伸位置進行設置，以在傳輸線40與第一金屬墊311間及傳輸線40與第二金屬墊321間分別形成至少一耦合電容。

本實施例之抑制電路107為一三明治結構，於傳輸線40的上下方分別設置一分散式耦合結構31、32。如此據以實施，傳輸線40與第一分散式耦合結構31間將可形成一組共振電路，傳輸線40與第二分散式耦合結構32間將可形成另一組共振電路，藉由多組共振電路之設計，將可使得抑制電路107可抑制多個特定頻帶的 電磁雜訊。

又，在本實施例中，第一分散式耦合結構31之第一金屬墊311與第二分散式耦合結構32之第二金屬墊321係可製作成相同形狀或不同形狀態樣。

再者，本實施例之傳輸線40也可參照於第3圖或第4圖所示增設一彎曲部41/43，以增加傳輸線40與第一金屬墊311、第二金屬墊321間之電容耦合效果。

又，本實施例亦可在第一基板11與第二基板12間未設置有傳輸線40之部份增設一絕緣層402，藉以增加結構上的平整度以及降低製程上的難度。

請參閱第9A圖及第9B圖，分別為本發明電磁雜訊抑制電路又一實施例之結構立體圖及結構側面剖面圖。相較於第8A圖及第8B圖之實施例，本實施例抑制電路108之第二分散式耦合結構32尚包括有至少一第二連接部323。第二分散式耦合結構32根據於第二金屬墊321欲製作出的形狀態樣及第二連接部323之線徑長度以在第二接地面22上蝕刻出第二缺陷部325，而令第二缺陷部325環繞於第二金屬墊321及第二連接部323四周。第二分散式耦合結構32之第二連接部323與第二金屬墊321設置在同一平面上，第二金屬墊321透過第二連接部323連接第二接地面22，在此，第二連接部323作為一接地電感。

當然，如第9C圖所示，第一分散式耦合結構31也可設置至少一第一連接部313。第一分散式耦合結構31根據於第一金屬墊311欲製作出的形狀態樣及第一連接部313之線徑長度以在第一接地 面21上蝕刻出第一缺陷部315，而令第一缺陷部315環繞於第一金屬墊311及第一連接部313四周。同樣地，第一連接部313與第一金屬墊311設置在同一平面上，第一金屬墊311透過第一連接部313連接第一接地面21，在此，第一連接部313作為另一接地電感。

請參閱第10圖，為本發明電磁雜訊抑制電路又一實施例之結構側面剖面圖。相較於第9A-9C圖之實施例，本實施例之抑制電路109尚包括有一第三基板13及一第三接地面23，第三基板13及第三接地面23依序設置在第一接地面21之下表面。

第一分散式耦合結構31之第一金屬墊311透過穿設於第三基板13之板體間之其中一第一連接部313連接至第三接地面23，並且第三接地面23透過另一第一連接部313連接第一接地面21。在此，第一金屬墊311及其電性連接之接地面(如第一接地面21)亦可設置在不同平面上，而第二金屬墊321及其電性連接之接地面(如第二接地面22)亦可設置在同一平面上。

請參閱第11圖，為本發明電磁雜訊抑制電路又一實施例之結構側面剖面圖。相較於第10圖之實施例，本實施例之抑制電路110尚包括有一第四基板14及一第四接地面24，第四基板14及第四接地面24依序設置在第二接地面22之上表面。

第二分散式耦合結構32之第二金屬墊321透過穿設於第四基板14之板體間之其中一第二連接部323連接至第四接地面24，並且第四接地面24透過另一第二連接部323連接第二接地面22。在此，第一金屬墊311及其電性連接之接地面(如第三接地面23)與 第二金屬墊321及其電性連接之接地面(如第四接地面24)皆可設置在不同平面上。

再者，於第8A-8B圖、第9A-9C圖、第10圖及第11圖中所述之第一連接部313及第二連接部323亦可根據結構上之設計需求相對的設計為一共平面平直結構、一立體平直結構、一共平面彎曲結構或一立體彎曲結構。

以上所述者，僅為本發明之一較佳實施例而已，並非用來限定本發明實施之範圍，即凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

100‧‧‧抑制電路

11‧‧‧第一基板

21‧‧‧第一接地面

31‧‧‧第一分散式耦合結構

311‧‧‧第一金屬墊

313‧‧‧第一連接部

315‧‧‧第一缺陷部

40‧‧‧傳輸線

Claims (22)

1. 一種電磁雜訊抑制電路，其包括：一第一基板；一第一接地面，設置於該第一基板之下表面，且內部具有一第一分散式耦合結構，該第一分散式耦合結構包括：一第一缺陷部；及至少一第一金屬墊，透過至少兩第一連接部連接該第一接地面，這些第一連接部形成為接地電感，該第一缺陷部環繞於該第一金屬墊及/或該第一連接部四周；及兩傳輸線，其組成為一對用以傳輸差模訊號之耦合傳輸線，設置於該第一基板之上表面且對應於該第一金屬墊之位置進行設置，以在該耦合傳輸線與該第一金屬墊間形成至少一耦合電容，該耦合傳輸線與該第一分散式耦合結構間可等效形成一電感電容共振電路，以對於一較高頻帶之共模的電磁雜訊進行抑制。
2. 如申請專利範圍第1項所述之抑制電路，其中該第一連接部為一共平面平直結構、一立體平直結構、一共平面彎曲結構或一立體彎曲結構。
3. 如申請專利範圍第1項所述之抑制電路，其中該第一分散式耦合結構係根據該第一金屬墊之形狀及/或該第一連接部之線徑長度以在該第一接地面上蝕刻出該第一缺陷部。
4. 如申請專利範圍第1項所述之抑制電路，其中該抑制電路尚包括有一介質層板其設置於該耦合傳輸線上，該耦合傳輸線包括有一彎曲部，該彎曲部之各彎曲曲段穿設於該介質層板之板體間且對應於該第一金屬墊之位置進行設置。
5. 如申請專利範圍第1項所述之抑制電路，其中該第一分散式耦合結構尚包括有一第二金屬墊，該第一缺陷部進一步環繞於該第一金屬墊、該第二金屬墊及/或該第一連接部四周。
6. 如申請專利範圍第5項所述之抑制電路，其中該第一分散式耦合結構係根據該第一金屬墊、該第二金屬墊之形狀及/或該第一連接部之線徑長度以在該第一接地面上蝕刻出該第一缺陷部。
7. 如申請專利範圍第5項所述之抑制電路，其中第一連接部、該第一金屬墊、該第二金屬墊與該第一接地面分別設置於同一平面或不同平面上。
8. 一種電磁雜訊抑制電路，其包括：一第一基板；一第二基板；一第一接地面，設置於該第一基板之下表面，其內部具有一第一分散式耦合結構，該第一分散式耦合結構包括：一第一缺陷部；複數個第一連接部，穿設於該第二基板間；及一第一金屬墊，該第一缺陷部環繞於該第一金屬墊四周；一第二接地面，設置於該第二基板之下表面，該第一金屬墊透過其中一第一連接部連接該第二接地面，而該第二接地面透過另一第一連接部連接該第一接地面，這些第一連接部形成為接地電感；及至少一傳輸線，設置於該第一基板之上表面且對應於該第一金屬墊之位置進行設置，以在該傳輸線與該第一金屬墊間形成至少一耦合電容，該傳輸線與該第一分散式耦合結構間可等效形成一共振電路，以對於一特定頻帶之共模的電磁雜訊進行抑制。
9. 如申請專利範圍第8項所述之抑制電路，其中該第一金屬墊與該第一接地面設置於不同平面上，並且該第一連接部為一立體平直結構或一立體彎曲結構。
10. 如申請專利範圍第8項所述之抑制電路，其中該傳輸線之數量為二，以組成為一對耦合傳輸線。
11. 如申請專利範圍第8項所述之抑制電路，其中該第一分散式耦合結構係根據該第一金屬墊之形狀以在該第一接地面上蝕刻出該第一缺陷部。
12. 如申請專利範圍第8項所述之抑制電路，其中該傳輸線包括有一彎曲部，該彎曲部佈局於該第一基板之上表面且對應於該第一金屬墊之位置進行設置。
13. 如申請專利範圍第8項所述之抑制電路，該抑制電路尚包括有一介質層板其設置於該傳輸線上，該傳輸線包括有一彎曲部，該彎曲部之各彎曲曲段穿設於該介質層板之板體間且對應於該第一金屬墊之位置進行設置。
14. 如申請專利範圍第8項所述之抑制電路，其中該第一分散式耦合結構尚包括有至少一第二金屬墊，該第一缺陷部進一步環繞於該第一金屬墊及該第二金屬墊四周。
15. 如申請專利範圍第14項所述之抑制電路，其中該第一分散式耦合結構係根據該第一金屬墊及該第二金屬墊之形狀以在該第一接地面上蝕刻出該第一缺陷部。
16. 一種電磁雜訊抑制電路，其包括：一第一基板；一第二基板；一第一接地面，設置於該第一基板之下表面，其內部具有一第一分散式耦合結構，該第一分散式耦合結構包括：一第一缺陷部；及一第一金屬墊，該第一缺陷部環繞於該第一金屬墊四周；一第二接地面，設置於該第二基板之上表面，其內部具有一第二分散式耦合結構，該第二分散式耦合結構包括：一第二缺陷部；及一第二金屬墊，該第二缺陷部環繞於該第二金屬墊四周；及至少一傳輸線，設置於該第一基板及該第二基板間且對應於該第一金屬墊及該第二金屬墊之位置進行設置，以在該傳輸線與該第一金屬墊間及該傳輸線與該第二金屬墊間分別形成至少一耦合電容；一第三基板；及一第三接地面，該第三基板及該第三接地面依序設置於該第一接地面之下表面，該第一分散式耦合結構尚包括有複數個穿設於該第三基板之板體間之第一連接部，該第一金屬墊透過其中一第一連接部連接至該第三接地面，而該第三接地面透過另一第一連接部連接該第一接地面，這些第一連接部形成為接地電感；其中該第一分散式耦合結構與該傳輸線形成一組共振電路，而該第二分散式耦合結構與該傳輸線形成另一組共振電路，利用這兩組共振電路以對於至少兩個特定頻帶之共模的電磁雜訊進行抑制。
17. 如申請專利範圍第16項所述之抑制電路，其中該第二分散式耦合結構尚包括有至少一第二連接部，該第二連接部、該第二金屬墊與該第二接地面分別設置在同一平面或不同平面上，該第二金屬墊透過該第二連接部連接該第二接地面，並且該第二連接部為一共平面平直結構、一立體平直結構、一共平面彎曲結構或一立體彎曲結構。
18. 如申請專利範圍第16項所述之抑制電路，其中該抑制電路尚包括有一第四基板及一第四接地面，該第四基板及該第四接地面依序設置於該第二接地面之上表面，該第二分散式耦合結構尚包括有複數個穿設於該第四基板之板體間之第二連接部，該第二金屬墊透過其中一第二連接部連接至該第四接地面，而該第四接地面透過另一第二連接部連接該第二接地面。
19. 如申請專利範圍第16項所述之抑制電路，其中該傳輸線之數量為二，以組成為一對耦合傳輸線。
20. 如申請專利範圍第16項所述之抑制電路，其中該第一分散式耦合結構係根據該第一金屬墊之形狀以在該第一接地面上蝕刻出該第一缺陷部。
21. 如申請專利範圍第17項所述之抑制電路，其中該第二分散式耦合結構係根據該第二金屬墊之形狀及/或該第二連接部之線徑長度以在該第二接地面上蝕刻出該第二缺陷部。
22. 如申請專利範圍第16項所述之抑制電路，其中該傳輸線包括有一彎曲部，該彎曲部佈局於該第一基板之上表面且對應於該第一金屬墊及該第二金屬墊之位置進行設置。