TWI440143B - 形成記憶體單元存取裝置的方法 - Google Patents

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Description

形成記憶體單元存取裝置的方法
本發明係關於以基於相變之記憶體材料為基礎的相變高密度存記憶體裝置，包括基於硫族的材料和其他可程式化電阻材料，以及關於用以製造這種裝置的方法。
基於相變的記憶體材料(如基於硫族的材料和類似材料)可致藉由施加適合實施於積體電路中的準位之電流而在非結晶狀態和結晶狀態之間變相。一般的非結晶狀態的特徵在於比一般結晶狀態具有較高的電阻率，可立即被感測而指示資料。這些屬性引起使用可程式化電阻材料組成非揮發性記憶體(nonvolatile memory)電路，其可以隨機存取而讀取和寫入。
這種從非結晶態到結晶態的變化一般是一種較低電流的操作。這種從結晶到非結晶的變化(在此稱為重製(reset))一般是較高電流的操作，其包括一個短暫高電流密度脈衝以熔化或崩壞其晶體結構，在這之後該相變材料迅速冷卻，淬火該相變過程並允許相變材料的至少一部分的相變材料以穩定非結晶狀態。可藉由減少單元中的相變材料元件之尺寸及/或電極與相變材料間的接觸面積來減少重製所需要的電流強度，使得較高的電流密度可用小的絕對電流值通過相變材料元件的達成。
由於發生的相變為加熱的結果，需要相對大的電流以加熱相變材料與引發所希望的相變。場效電晶體存 取裝置已被提出作為相變記憶體單元的驅動者，但場效電晶體(如MOSFET)可以有較弱的電流驅動。雙極性電晶體(BJT)可以提供比場效電晶體更大的電流驅動，但雙極性電晶體與CMOS週邊電路的整合困難，而導致高度複雜的設計和製程。
二極體存取裝置已被提出作為相變記憶體單元的驅動者。然而，兩區域都由被摻雜的多晶矽所構成的二極體可能具有高得無法接受的關斷電流。具有兩個區域都由以摻雜的單晶矽所構成的二極體可提供適當的低關斷電流，但作出具有兩個區域都由以摻雜的單晶矽所構成的二極體製程是複雜的。二極體結構已提出一端含有多晶矽而另一端為單晶矽的結構。請見美國專利7,309,921號。但是，這種結構並未徹底解決多晶矽造成的高關斷電流的問題，而沒有提出用於記憶體單元存取裝置。請見美國專利7,157,314號。
提供當具有適當的低關斷電流時可靠地提供足夠用於相變記憶體單元程式化的電流是被希望的，其在可接受成本下是容易製造的，且相容於高性能邏輯電路。
在一般的觀點下，在此敘述的記憶體裝置包括一存取裝置，其包括pn介面，pn介面包括具有第一導電類型的第一摻雜半導體區域和具有第二導電類型的第二摻雜半導體區域，其中第二導電類型與第一導電類型相反，第一和第二摻雜半導體定義在兩者之間的一個pn介面，其-中第一和第二摻雜半導體區域兩者皆形成於單晶半導體基座。第一和第二摻雜半導體區域實現於形成於單晶半導體基座的分離的平行脊。每個脊呈鈍齒狀，該些鈍齒定義半導體的複數島，該第一摻雜半導體區域佔據該些島的下部與該脊的上部，而該第二摻雜半導體區域佔據該些島的上部，是故該些p-n介面定義於該些島之中。
在一些實施例中，該第一摻雜半導體區域包括一重摻雜P型半導體，而第二摻雜半導體區域包括一重摻N型半導體，在其他實施例中，該第一半導體包括一重摻N-型半導體，而該第二半導體區域包括一重摻雜P型半導體。
單晶半導體基座可以是體半導體(bulk semiconductor)基底，舉例來說如半導體(例如矽)晶圓，或在絕緣層上矽(silicon-on-insulator,SOI)結構中的磊晶矽層。
在另一個一般觀點下，一記憶體單元存取陣列包括一存取裝置，其包或一pn介面，該pn介面包括具有一第一導電類型的一第一(下)導電摻雜半導體區域，與具有一第二導電類型的一第二(上)導電摻雜半導體區域，其中該第二導電類型與第一導電類型相反，該第一與第二摻雜半導體在其之間定義一pn介面，其中該第一摻雜半導體區域與第二區域兩者都形成於一單晶半導體基座中。
在一些實施例中，該第一摻雜半導體區域包括一個重摻雜的P15型單結晶半導體(P+)，而該第二摻雜半導體區域包括一重摻N型單晶半導體(N+)；在其他實施例中，該第一摻雜半導體區域包括一重摻N型單晶半導體(N+)，而該第二摻雜半導體區域包括一重摻雜P型單晶半導體(P+)。
在一些實施例中，一具有較低的摻雜濃度的區域可處於介於該第一和第二摻雜區域的pn介面，舉例來說其具有導電類型P--或N--。這可能會在關斷情況下提供一具有較小漏電流的二極體，允許改善記憶體的運作。
在一些實施例中，該記憶體單元存取陣列包括定義於由一單晶半導體基座形成的複數脊中的鈍齒(crenellation)之間的島陣列單元陣列，其中該些脊被具 有一第一深度的溝槽所分隔，該些鈍齒具有一小於該第一深度的第二深度，其中第一(下)導電性摻雜半導體區域具有具有一第一導電類型，該具有第一導電類型佔據該些島的下部與該些島之間的脊的上部，其中第二(上)導電性摻雜半導體區域具有一第一導電類型，該第一導電類型佔據該些島的上部，其中pn介面定義於的定義在該第一和第二摻雜區域間的島中。
該些島可以有該第二導電類型的一第三(深)摻雜區域構成在該第一導電摻雜半導體區域下的一阱。舉例還說，其中該第一(下)摻雜半導體區域包括一重摻雜P型單晶半導體(P+)，而該第二(下)摻雜半導體區域包括一個重摻N型單晶半導體(N+)，該第三(深)摻雜區域可包括一個輕摻雜的N阱，且其中該第一(下)摻雜半導體區域包括一個重摻N型單晶半導體(N+)，而該第二(上)摻雜半導體區域包括一個重摻雜P型單晶半導體(P+)，該第三(深)摻雜區域可包括一輕摻雜P阱。
定義該些脊的較深溝槽可具有約在150奈米(nm)至500奈米範圍內的一深度，通常在一約250奈米至350奈米左右的範圍，在特例中，該些脊的深度約300奈米。定義該些島的該些鈍齒可可具有較該些較深槽來得淺的深度，其範圍約50奈米至250奈米左右，通常在淺於該些較深溝槽的約100奈米至200奈米左右的範圍，在特例中該些鈍齒具有小於該些較深溝槽的150奈米左右的深度。這些島可能因此高於在該些島之間的脊的高度，其範圍大約在20奈米至200奈米左右，通常在約50奈米至150奈米左右，在特例中，該些島上具有約100奈米高於該些島之間的脊的高度。
在一些實施例中，該些記憶體裝置包括一個記憶體元件與該第二摻雜半導體區域電耦接。記憶體元件可 以是一相變記憶體元件；也就是說，它可以包括一相變材料。
在另一個觀點，一記憶體裝置陣列包括延伸於一第一方向的複數個第一存取線，以及該些第一存取線重疊且延伸於一第二方向的複數個第二存取線，以及複數個記憶體單元，每一記憶體單元包括如此處所述的一存取裝置與記憶體材料。該存取裝置包括一p-n介面，該p-n介面包括具有第一導電類型的一第一(下)導電摻雜半導體區域，與具有第二導電類型的一第二(上)導電摻雜半導體區域，其中該第二導電類型與該第一導電類型相反，該第一和第二摻雜半導體在其之間定義一pn介面，其中該第一摻雜半導體區域和該第二摻雜半導體區域兩者都形成於一單晶半導體基座中。該記憶材料與該存取裝置與一第二存取線電氣通訊。在一些實施例中，該記憶體材料是一相變記憶體材料。該第一導電摻雜半導體區域可構成一第一存取線。
在某些實施例中，該存取裝置更包括在該第二摻雜半導體區域上的一電子導電帽(electrically conductive cap)，並在一些這樣的實施例中，該電子導電帽包括矽化物。該記憶體單元可進一步包括與該電子導電帽接觸的一底部電極，而在這樣的實施例中，記憶體材料與該底部電極接觸。在一些實施例中該底部電極可以省略，如採用一孔隙型存儲單元的實施例，該孔隙型存儲單元具有一孔隙開口對向該帽，其以可程式化電阻材料填滿。在其他實施例中，該記憶材料與該第二半導體區域接觸。
在某些實施例中，記憶體單元更包括一個頂部電極，而在這樣的實施例中，該記憶體材料與該頂部電極接觸。在一些實施例中，該頂部前電極構成一第二存取線。
在另一一般方面，一種用於形成一個記憶體單 元存取裝置的方法，其包括在一單晶半導體基座形成鈍齒狀的平行脊，該些鈍齒定義複數個島；以及摻雜以在該些島中定義P-N介面。
一種用於形成一記憶體單元(Memory Cell)存取陣列的方法，其包括以下步驟：提供具有一第一導電類型的一單晶半導體基座(body)；在該半導體基座上形成一硬光罩材料的一層；在該半導體基座中在一第一方向形成達一第一深度的複數第一溝槽，其造成被一圖形化硬光罩所覆蓋的複數脊；沈積一抗反射塗層(antireflective coating)材料以填滿該複數第一溝槽並在該圖形化硬光罩上形成一抗反射塗層材料的一薄層；在一垂直於該第一方向的方向形成達一第二深度的複數第二隔離溝槽，造成隔離複數單晶半導體島的該複數脊中的鈍齒(crenellations)，其中該複數單晶半導體島被硬光照材料所覆蓋，該第二深度小於該第一深度；以一介電質填充物填滿該第一與第二溝槽，並使其平坦化以暴露該硬光罩材料；移除該硬光罩材料；執行一第二導電類型的一第一植入至一小於該第一深度的深度；以及執行該第一導電類型的一第二植入至一小於該第一植入之深度的深度。
單晶半導體基座可以是體半導體(bulk semiconductor)基底，舉例來說如半導體(例如矽)晶圓，或在晶圓上的絕緣層(insulation layer on the wafer)(“SOI基底(SOI substrate)”)上的磊晶成長單晶半導體層(epitaxially-grown singlecrystalline semiconductor layer)。
該硬光罩材料可以是如氮化矽等的氮化物。一個氧化層，如氧化矽，可以在形成硬照材料層之前形成於單晶(如矽)半導體基座上。
該第一溝槽可以在淺溝槽隔離(STI)程序中 使用反應離子蝕刻來形成，此第一STI程序使用STI程序其為現代半導體工業的標準。通常該第一溝槽形成的深度範圍約在150奈米至500奈米左右，如約300奈米。在氮化矽條(silicon nitride strips)的該些脊的寬度可能會在一個約20奈米至500奈米左右的範圍，一般在一個約50奈米至200奈米左右的範圍，而在一些實施例中約200奈米。
抗反射塗層材料可以是一底部抗反射塗層(BARC)材料，如(舉例來說)一有機BARC該抗反射材料可使用使用如旋轉式過程(spin-on process)來沈積。
該第二溝槽戰壕可在淺溝槽隔離的程序中使用反應離子蝕刻來形成。在此第二STI程序中包括BARC蝕刻，而第二STI程序實現為比第一STI程序較淺的深度。通常情況下，第二溝槽形成的深度大約在70奈米至250奈米左右的範圍而小於第一戰壕，如約150奈米以下。在覆蓋的矽氮化物的該些鈍齒間的島的寬度可在一個約20奈米至500奈米左右的範圍，一般在一個約50奈米至200奈米左右的範圍，而在一些實施例約80奈米。
舉例來說，介電質填充可能是氧化物，如HDP氧化物或臭氧氧化物。
在一些實施例中，該方法還包括執行具有與第一導電類型相反的一導電類型的一深植入，形成一輕摻雜阱將該第一和第二植入自該體半導體材料隔離。舉例來說，該半導體基座(或該深阱植入)可具有一導電類型N-(N阱)，該第一植入可具有一導電類型P+，而該第二植入可具有一導電類型N+。在某些實施例中，一植入可導致在該第一植入所摻雜的區域與該第二植入所摻雜的區域的邊界形成一個空乏區(“本質”區)。舉例來說，該空乏區可具有一導電類型P--或N--。
在另一個方面，一種用於形成一個記憶體陣列 (透過形成如上所述的一記憶體單元存取裝置的陣列)與形成電連接至該存取裝置的一記憶體元件陣列。
在一些實施例中，該方法更包括在該第二摻雜半導體區域的表面上形成一個電子導電帽；而在一些這樣的實施例中，該電子導電帽包括一矽化物。在一些這樣的實施例中，該方法更包括形成與該電子導電帽接觸的一底部電極，而在這樣的實施例中，該記憶體材料形成與該底部電極接觸。在一些實施例中該底部電極可以省略，如採用一孔隙型存儲單元的實施例，該孔隙型存儲單元具有一孔隙開口對向該帽，其以可程式化電阻材料填滿。在其他實施例中，該記憶材料與該第二摻雜半導體區域接觸。
在某些實施例中，該記憶體單元更包括一頂部電極，而在這樣的實施例中，該記憶體材料與該頂部電極接觸。在一些實施例中，該頂部前電極構成一第二存取線。
100‧‧‧記憶體陣列
115‧‧‧記憶體單元
120a、120b、120c‧‧‧位元線
121‧‧‧二極體
130、130a、130b與130c‧‧‧字線
131‧‧‧鈍齒
132‧‧‧第一摻雜半導體區域
133‧‧‧pn介面
134‧‧‧第二摻雜半導體區域
135‧‧‧半導體島
136‧‧‧單晶半導體基座
160‧‧‧記憶體元件
34‧‧‧圖形化硬光罩材質條
36‧‧‧第一溝槽
38‧‧‧氧化物
42‧‧‧溝槽
48‧‧‧ARC材料層
52‧‧‧脊
54‧‧‧硬光罩材料
55‧‧‧鈍齒
56‧‧‧光阻
58‧‧‧薄膜
155‧‧‧島結構
72‧‧‧填充
74‧‧‧光罩
1015-N、1015-P‧‧‧空乏區
1032‧‧‧重摻雜N+區
1034‧‧‧重摻雜P+區
1040‧‧‧輕摻雜區
700‧‧‧記憶體單元
715‧‧‧絕緣墊片
716‧‧‧記憶體元件
717‧‧‧寬度
720‧‧‧第一電極
740‧‧‧第二電極
800‧‧‧記憶體單元
816‧‧‧記憶體元件
820‧‧‧第一電極
840‧‧‧第二電極
822‧‧‧頂面
824‧‧‧底面
900‧‧‧記憶體單元
916‧‧‧記憶體元件
920‧‧‧第一電極
940‧‧‧第二電極體
第1圖是如上所述採用記憶體單元的一記憶體陣列的示意圖，其中記憶體單元具有二極體存取裝置。
第2A、2B與2C圖為本文所述一二極體存取裝置的一部分的一實施例之示意圖；第2A圖是一平面視圖而第2B與2C圖是取自第2A圖中B-B與C-C的截面圖。
第3A、3B與3C圖為一示意圖，其呈現出如第2A、2B與2C所示的製作二極體存取裝置的程序中的一階段。第3A圖是一平面圖，而第3B與3C圖是取自第3A圖中B-B和C-C的截面圖。
第4A、4B與4C圖為示意圖，其呈現出如第2A、2B與2C所示的製作二極體存取裝置的程序中的一階段。第4A圖是一平面圖，而第4B與4C圖是取自第4A圖中B-B和C-C的截面圖。
第5A、5B、5C與5D圖為示意圖，其呈現出如第2A、2B與2C所示的製作二極體存取裝置的程序中的一階段。第5A圖是一平面圖，而第5B、5C與5D圖是取自第4A圖中B-B、C-C與D-D的截面圖。
第6A、6B、6C與6D圖為示意圖，其呈現出如第2A、2B與2C所示的製作二極體存取裝置的程序中的一階段。第6A圖是一平面圖，而第6B、6C與6D圖是取自第6A圖中B-B、C-C與D-D的截面圖。
第7A、7B、7C與7D圖為示意圖，其呈現出如第2A、2B與2C所示的製作二極體存取裝置的程序中的一階段。第7A圖是一平面圖，而第7B、7C與7D圖是取自第7A圖中B-B、C-C與D-D的截面圖。
第8A、8B、8C與8D圖為示意圖，其呈現出如第2A、2B與2C所示的製作二極體存取裝置的程序中的一階段。第8A圖是一平面圖，而第8B、8C與8D圖是取自第8A圖中B-B、C-C與D-D的截面圖。
第9A、9B、9C與9D圖為示意圖，其呈現出如第2A、2B與2C所示的製作二極體存取裝置的程序中的一階段。第9A圖是一平面圖，而第9B、9C與9D圖是取自第9A圖中B-B、C-C與D-D的截面圖。
第10圖是一截面圖中的示意圖，其呈現在此所述的一存取陣列的替代實施例。
第11A~11C圖說明用於可程式化電阻記憶體單元的替代結構，其可與此處所述的存取裝置一起使用
本發明現在將藉由參考圖式進一步詳細敘述，其說明替代的具體的實施例與方法。該些圖式為示意圖，顯示該些實施例的特徵以及它們對其他特徵與架構的關係， 而非等比例。為了提高介紹的清楚程度，在圖式中說明不同的實施例，對應於出現在其他圖式中的元件之元件不再全部重新編號，雖然它們在所有圖式中都已可識別。同時為了呈現的清晰部份本發明非必要瞭解的特徵未出現在圖式中。必須了解本發明不受具體揭露的實施例和方法限制，但本發明可使其他特徵、元件與實施例來實施。描述較佳實施例係用以說明本發明，而不限制其範圍，其範圍是由申請專利範圍定義。本領域具一般技藝入士會辨認對於如下敘述的等效變化之變化。
第1圖說明如本發明所述的記憶體陣列100的部份示意圖，其使用記憶體裝置與二極體存取裝置。陣列100中的每個記憶體單元包括一二極管存取裝置與一記憶體元件(在第1圖由一可變電阻表示)能夠被設置為複數個電阻狀態其中之一，而且因此能夠一或多個資料的位元。
陣列100包括複數個字線(word line)130，其包括字線130a、130b與130c平行地延伸於一第一方向，以及複數個位元線(bit line)120，其包括位元線120a、120b與120c平行地延伸於大致垂直於該第一個方向地一第二方向。該些字線130與位元線120典型地以這樣的一個方式安排，該方式為一給定的字線130與一給定的位元線120互相交叉越過彼此，但無實體相交。
記憶體單元115代表記憶體單元陣列100。該記憶體單元115包括安培為串連的一二極體存取裝置121與一記憶體元件160；二極體121電耦合到字線130b，而記憶體元件160電耦合到位元線120b(或反之亦然)。
讀或寫入陣列100的記憶體單元115可通過施加適當的電壓和/或電流至相應的字線130b和位元線120b來達到感應一流通過選定的記憶體單元115。所施加的電 壓/電流的準位與持續時間是依據該所執行的操作，例如一個讀取操作或寫入操作。
在具有包含一相變材料的記憶體元件160之記憶體單元115的重置(或抹除)操作中，一重置脈衝施加到相應的字線130b和位線120b造成該相變材料的一主動區域轉變為一非結晶相，藉以設定該相變材料至與重置狀態有關的一電阻質範圍內的一電阻。重置脈衝是一個相對高能量脈衝，足以提高至少該記憶體元件160的主動區域的溫度上升至熔化溫度以放置至少該主動區域至一液體狀態。接著重置脈衝很快終止，造成在該主動地區迅速冷卻至低於轉變溫度時的一相對快速淬火時間，使該主動區域穩定於一結晶相。
在具有包含一相變材料的記憶體元件160之記憶體單元115的設定(或程式化)操作中，一程式化脈衝施加到適合的振幅與持續期間之相應的字線130b和位元線120b，以感應一電流該主動區域的至少一部分的溫度至轉換溫度以上，並造成該主動區域的一部分從該非結晶相轉換至一結晶相，此轉換降低了記憶體元件160的電阻且將記憶體單元115設置為所希望的狀態。
在儲存於記憶體單元115中的資料值的讀取(或感測)操作中，其中該記憶體單元115具有包含相變材料的記憶體元件160，一讀取脈衝施加到適合的振幅與持續期間之相應的字線130b和位元線120b，以感應使一電流流動，該電流不會導致記憶體元件160經歷一電阻狀態的變化。通過記憶體單元115的電流依據記憶體元件160的，因此資料值儲存於記憶體單元115。
第2A、2B與2C圖顯示記憶體單元存取裝置130的一陣列100之一實施例的一部分的各種視圖，其形成於一於單晶半導體基座之中。每一記憶體單元存取裝置 130包括一pn介面133，其定義於一邊界，該邊界位於具有一第一導電類型(在此例中為N+)的一第一摻雜半導體區域132、與具有與該第一導電類型相反之一第二導電類型(在此例中為P+)的一第二摻雜半導體區域134之間。該第一和第二摻雜半導體區域兩者皆是形成於單晶半導體基座136之中。該第一和第二摻雜半導體區域實現於形成於單晶半導體基座中的分離的平行脊。每一脊(顯示於第2B圖中的截面圖)是鈍齒狀的，該些鈍齒131定義半導體島135，該第一摻雜半導體區域132佔據該些島的下部與該脊的上部，而該第二摻雜半導體區域134佔據該些島的上部，從而使pn介面定義於該些島之內。
第10A、10B與10C圖說明在如第2C圖中的一剖面圖，該pn介面的一實施例如本文所述而形成，其具有一輕摻雜區域1040位於pn介面區，其中該輕摻雜區域包括(未摻雜)本真或低濃度摻雜(P--或N--)。這觀點建立一二極體，其在關斷狀態下具有較小的漏電流和改善的崩潰電壓，其允許改善記憶體運作。如第2C圖中所示的實施例，說明一二極體包括一下方重摻雜N+區1032，與上方重摻雜P+區1034。在該下方摻雜區以及該摻雜區1032與1034的其中之一或另一者之間的一物理邊界定義了該pn介面。然而該pn介面的寬度是空乏區1015-N和1015-P的寬度之總和，其有各自的寬度在圖中標記為WN和WP(加上輕摻雜區1040的寬度)。
在第10圖所示的這個例子中，輕摻雜區1040是一本質(實質上未摻雜)區，而空乏區1015-N和1015-P與該第一和第二摻雜半導體區1032、1034在該本質區的界面形成。在第10B圖所示的例子中，該輕摻雜區1040是被植入以具有低濃度摻雜P--，造成在該N+摻雜區1032中的一狹窄(寬度WN)空乏區中的狀況。在第1OC圖的例子 中，該輕摻雜區1040是被植入以具有低濃度摻雜N--，造成在該P+摻雜區1032中的一狹窄(寬度WP)空乏區中的狀況。
由於形成該些島的空乏區是藉由該脊中的鈍齒而分隔於鄰接的二極體，該些介面是分隔於可被捆綁彼此靠近的鄰接介面。
第3A圖等~第9A圖等說明用於製作如第2A、2B與2C圖舉例所示的一存取裝置陣列的一實施例；以及如第10B、10B與10C圖舉例所示。
提供一單晶半導體基座其具有一第一導電類型。這可以是一體半導體基板，如一半導體(例如矽)晶圓，或形成於一晶圓上絕緣層(“SOI基板”)磊晶生長單晶半導體層。
一氧化層可以選擇性地在半導體基座表面上形成，對矽半導體基座來說該氧化層舉例來說可以是氧化矽。
一層硬光罩材料形成於半導體基座上(且在氧化層上)。該硬光罩舉例來說可以是氮化物，例如對矽半導體基座來說可以是氮化矽。
之後第一溝槽在一第一方向形成，在該半導體基座中達一第一深度，造成被硬光罩材料覆蓋的脊。該第一個溝槽可使用圖形化光阻光罩(未顯示於圖中)而透過蝕刻程序來形成，以及蝕刻通過該硬光罩層(例如藉由反應離子蝕刻)、該氧化層(如圖)、與該單晶半導體基座至一確定的第一溝槽深度D1。第3A、3B與3C圖顯示一結果，其中在該單晶半導體基座中的脊被具有一第一溝槽深度D1的一第一溝槽36所分隔；該些脊被圖形化硬光罩材質條34所覆蓋，該非必要的氧化物38在下方。在這些圖式中，該光阻光罩以被去除，且蝕刻程序所損壞的層已被 去除。
此後一抗反射塗層材料被沉積以填補該第一溝槽，並形成抗反射塗層(ARC)材料的一薄層於該圖案化硬光罩上方。第4A、4B與4C圖顯示一結果，其中(在此圖說中)ARC是以三個階段沈積，填滿溝槽42的底部44以及溝槽42的頂部46，以及以將該圖形化硬光罩連同ARC材料層48覆蓋於該些脊上方。較佳的是，以一單一旋轉式步驟(single spin-on step)沈積該ARC材料。
之後第二溝槽在一垂直於該第一溝槽之該第一方向的方向形成，在該半導體基座中到達小於該第一深度的一第二深度，造成該些脊中的鈍齒，該些脊定義且分隔被光阻與硬光罩材料覆蓋的單晶半導體島。該第二溝槽可由圖形化蝕刻程序形成，使用一圖形化光阻光罩與蝕刻(例如透過活性離子蝕刻)，通過該ARC材料、該硬光罩材料條、該氧化層(此處所呈現)、與該單結晶半導體脊至一確定的第二溝槽深度D2。一結果顯示於圖5A、5B、5C和5D，在該結果中該第二溝槽隔離島結構155所形成的鈍齒55包含具有由光阻寬度155所定義出的一寬度和在該脊55的半導體材料中由該第二溝槽的該深度D2所定義的一高度之單晶島，而該單晶島被硬光罩材料54所覆蓋於頂上、被置有該選擇性的氧化物於其下、被ARC材料的該薄膜58所覆蓋、並且被該光阻56所疊加其上。因為該第二溝槽蝕刻停止於小於該第一溝槽深度之一深度，一些ARC材料殘留(59)在該第一溝槽的底部，並且該脊52的一部份53殘留在該島之間。
其後該光阻被除去而該殘留ARC材料被移除，其結果顯示於圖6A、6B、6C和6D。
該一電介質填充在該島的頂端上被沉積且平坦化以暴露出該硬光罩材料，例如藉由化學機械拋光；一 產生的結構顯示出平坦的填充72及被暴露的映光罩74被顯示於圖7A、7B和7C。
其後該硬光罩材料被移除，例如藉由一濕蝕刻(HF)和EG凹陷，如同該氧化物(此處所呈現)，結果如圖8A、8B、8C和8D所顯示。
其後依序被執行植入以形成摻雜區。可選擇地一第一導電類型(圖中的P-)的深植入被執行以構成一隔離阱(圖中的P-阱)。一第二導電類型(N+於圖中)的一第一(較低)植入被製造成小於該第一深度(也就是，小於該第一溝槽的深度)的一深度。因為該植入的深度是小於該第一溝槽的深度，僅該島的一較低部位(至少)及該脊的較高部位在此第一植入中被摻雜；也就是，在該脊間的該第一溝槽的底部(至少)中該半導體基部未被摻雜。此後該第一導電類型(P+於圖中)的一第二植入被製成小於該第二深度(也就是，小於該第二溝槽的該深度)的一深度。因為該植入的該深度是小於該第二溝槽的該深度，僅該島被此職入物所摻雜，且該產生的摻雜區被該鈍齒所分開(及被隔離)。
一產生的結果被顯示於圖9A、9B、9C和9D。該島的較高部位(在此例中)被摻雜P+；及該島的較低部位和該脊的該較高部位(在此例中)被摻雜N+；及該脊的該較低部位和該下層基質是被輕摻雜P-以形成一阱(在此例中唯一P-阱)。每一P-N接合完全吻合於該島中。樂見的是，在其他的實施例中該導電類型可以是相反的，因此該結構包括一N-阱；第一摻雜區P+，及一第二摻雜區N+。
可以被期待的是在該第一(較低)植入和該第二植入間形成一輕摻雜(或未摻雜，內部)半導體區域。該輕摻雜區可以有一導電類型P-或N-。
如圖9A、9B、9C和9D所示，該島的該頂面被暴露，且被用以製成有重疊結構的一電接點，及特別地 用以製成有記憶體元件的一疊加陣列的電接點。在一些例子中，該疊加的記憶元件是可編程電阻記憶體元件，而在特別的例子中該記憶體元件是相變記憶體元件。
在該闡述的例子中，該記憶體元件160包括一相變材料。該記憶體元件160可能包含，例如，自Ge、Sb、Te、Se、In、Ti、Ga、Bi、Sn、Cu、Pd、Pb、Ag、S、Si、O、P、As、N和Au的該族之一或更多材料。
在此實施例所描述的該記憶體單元包括以相變為基礎的記憶體材料，及包括以硫屬化物為基礎的材料及其他材料以用於該記憶體元件。硫屬化物包括形成該週期表的6A族一部分的該四個元素如氧(O)、硫(S)、硒(Se)、碲(Te)中的任一元素。硫屬化物包含有一偏正電性或自由基的硫屬元素。硫屬化物合金包含硫屬化物和其他例如過渡金屬材料的組合。一硫屬化物合金通常包含一或更多自週期表的6A族的元素，例如鍺(Ge)和錫(Sn)。硫屬化物合金經常包括含一或更多的銻(Sb)、鎵(Ga)、銦(In)和銀(Ag)。許多以相變為基礎的記憶體材料以被描述於技術性文獻中，包含Ga/Sb,In/Sb,In/Se,Sb/Te,Ge/Te,Ge/Sb/Te,In/Sb/Te,Ga/Se/Te,Sn/Sb/Te,In/Sb/Ge,Ag/In/Sb/Te,Ge/Sn/Sb/Te,Ge/Sb/Se/Te和Te/Ge/Sb/S的合金。在Ga/Sb/Te合金的家族中，廣泛的合金組合物可能是可使用的。該組合物可被以為主要特徵。一研發員已描述最有用的合金是在該沉積材料阱中具有低於70%的一Te的平均濃度，典型地低於約60%且一般範圍低於約23%且高達約58%的Te，及最好的情況是約48%至58%間的Te。Ge在此材料中是在約5%以上且範圍在低約8%至約30%平均濃度。最佳實施例為Ge濃度在約8%~40%。在此組合物中該主要組成元素的剩餘部分是Sb。這些比例是該組合元素的原子的整個100%的原子比例。(Ovshinsky 5,687.112 patent,cols 10-11)。由另 一研究員所估計的特定合金包括Ge2Sb2Te5,GeSb2Te4和GeSb4Te7(Nororu Yamada,“Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording”,SPIE v.3109,pp.28-37(1997))。更一般而言，一過渡金屬如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)和其中之混合物或合金可能被與Ge/Sb/Te所組成以形成具可編程電阻特性的一相變合金。特定例子中，記憶體材料在Ovshinsky‘112at columns 11-13所描述的例子中是有用的，這些例子以此併入於參考文獻中。
在一些實施例中，硫屬化物和其他相變材料被與非均質材料摻雜以改良導電性、轉換溫度、熔點溫度和其他使用該摻雜硫屬化物的記憶體元件的特性。用於摻雜硫屬化物的典型非均質材料包括氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦和氧化鈦。可見如美國專利6,800,504號和美國專利出版物U.S.2005/0029502號。
相變合金能在一第一結構狀態和一第二結構狀態間被轉換，而在局部順序(local order)中在該單元的該主動通道區域中該材料在第一結構狀態中是處於一一般非晶固體相，而該材料在第二結構狀態中是處於一一般結晶狀態固體相。這些合金至少是雙穩態的。非結晶狀態的名詞被用於提及一相對較無順序的結構，比起一單晶體較失序的，而該非結晶狀態具有該可偵測的特性，如比該結晶狀態相有較高的電阻性。結晶狀態的名詞被用於提及一較有順序的結構，比在一非結晶狀態結構中更有秩序，該結晶狀態具有可偵測特性，如比該非結晶狀態相有更低的電阻性。典型地，相變材料可能是透過在完全非結晶狀態和完全結晶狀態狀態間的光譜在局部順序的不同可偵測狀態間電轉換。其它在非結晶狀態和結晶狀態相間變化所影響 的材料特性包含原子序、自由電子密度和活化能。該材料可能不是被轉換成不同固體相就是轉換成二或更多固體相的混合物，且該材料提供在完全非結晶狀態和完全結晶狀態相的一灰階。在該材料中的該電特性可能依序變化。
相變合金可藉由電脈衝的應用自一相態轉變成另一相態。已被觀察到一更短且更高的振幅脈衝傾向改變該相變材料成一一般非結晶狀態。一更長且更低的振幅脈衝傾向改變該相變材料成一一般結晶狀態。在一較短且較高振幅脈衝的能量是足夠高去使結晶狀態結構的鍵結斷裂且足夠短以避免該原子不調整成一結晶狀態。對於脈衝的合適的概述(profile)不需過度不當實驗、特別的改變成特定相變合金而可被決定。在該揭露的以下章節中，該相變材料是以GST為例，且可使用其它種類的相變材料是可被理解的。在此描述用於一PCRAM的移植的一材料是Ge2Sb2Te5。
其他可編程電阻記憶體材料可能被使用在其他發明的實施例中，包括使用不同晶體相變的其他材料以決定電阻，或使用一電脈衝的其他材料以改變該電阻態。例子包括用於使用在電阻隨機存取記憶體(RRAM)的材料，如金屬氧化物包括氧化鎢(WOX)、氧化鎳(NiO)、五氧化二鈮(Nb2O5)、CuO、Ta2O5、Al2O3、CoO、Fe2O3、HfO2、TiO2、SrTiO3、SrZrO3、(BaSr)TiO3。另一例子包括用於使用在磁電阻隨機存取記憶體(MRAM)中的材料，例如至少一CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O5、NiOFe2O3、MgOFe2、EuO和Y3Fe5O12。例如參考美國出版物2007/0176251號名”Magnetic Memory Device and Method of Fabricating the Same”歸於此文件之參考文獻中。另一例子包括用於可編程金屬化單元(PMC)記憶體或奈米離子 記憶體的固態電解液材料，如銀摻雜硫化鍺電解液和銅摻雜硫化鍺電解液。例如見參考文獻N.E.Gilbert et al.,”A macro model of programmable metallization cell devices”Solid-State Electronics 49(2005)1813-1819。
一用於形成硫屬化物材料的方法之實施例，該法法是使用在1mTorr~100mTorr的氣壓下搭配氬氣、氮氣和/或氦氣等的氣源真空濺鍍PVD或磁控管濺射方法。該沉積物通常在室溫下被完成。一有1~5的圖像縱橫比的準直器可被使用於改善該填充的效能。為了改善該填充物的效能，數十倍電壓對數百倍的電壓的一直流電偏壓也被使用。另一方面，直流偏壓的該組合和該準直器可同時被使用。
在真空中或在一氮氣環境下一後沉積物加溫冷卻處理(post-disposition annealing treatment)被選擇性執行以改善硫屬化物材料的該結晶狀態。該加溫冷卻溫度範圍一般在100℃~400℃且加溫冷卻時間低於30分鐘。
或者，該硫屬化物材料可能被化學真空沉積(CVD)所形成。
圖11A~11C闡述用於可編程電阻記憶體單元的另一種結構，該結構可被所述的該存取裝置所運用。
圖11A闡述一記憶體單元700的橫截面示意圖，該記憶體單元700包括一記憶體元件716，其中包含相變材料的一主體(body)。該記憶體單元700包含一絕緣墊片715且該絕緣墊片715以分開第一720和第二電極740，其中定義在該第一720和第二電極740的一電極間電流通路，該電極間電流通路具有由該絕緣墊片715的該寬度717所定義的一通路長度。操作上，當電流通過該第一和第二電極720、740間且通過該記憶體元件716時，該主動區域710比該記憶體元件716的該殘留物(如非主動區域713)升 溫來的更快速。例如，上述的該存取裝置可被耦合於該電極720和740之其中之一。
圖11B闡述一記憶體單元800的橫截面示意圖，該記憶體單元800包含一記憶體元件816，其中包含相變材料的一基座。該記憶體單元800包含一柱形記憶體元件816且柱形記憶體元件816分別接觸第一820和第二電極840的頂面822和底面824，該記憶體元件816本質上具有和該第一820和第二電極840的寬度相同的一寬度817，以定義被電介質所圍繞的多層柱形體(未顯示於圖中)。如上述所使用，名詞"本質上”意指包容製造的公差。操作上，當電流通過該第一820和第二電極840間且通過該記憶體元件816時。例如，上述的該存取裝置可被耦合於該電極820。
圖11C闡述一記憶體單元900的橫截面示意圖，該記憶體單元900包含一記憶體元件916，其中包含相變材料的一基座。該記憶體單元900包含被電介質(未顯示於圖中)所圍繞的一孔型記憶體元件916，且該孔形記憶體元件916分別接觸第一920和第二電極940的頂面和底面。該記憶體元件具有小於該第一和第二極體的寬度的一寬度，且在操作上，當電流通過該第一和第二電極間且通過該記憶體元件時，該主動區域比該記憶體元件的該殘留物升溫來的更快速。例如，上述的該存取裝置可被耦合於該電極920。
如同可理解的，被運用的該可編程電阻材料可包含相變材料、氧化金屬材料，和適合一特定移植的其他記憶體材料。
其它實施例說明於以下的申請專利範圍中。
130‧‧‧字線
131‧‧‧鈍齒
133‧‧‧pn介面
135‧‧‧半導體島
136‧‧‧單晶半導體基座

Claims (17)

  1. 一種用於形成一記憶體單元(Memory Cell)存取陣列的方法，其包括以下步驟：提供具有一第一導電類型的一單晶半導體基座(body)；在該半導體基座上形成一硬光罩材料的一層；在該半導體基座中在一第一方向形成達一第一深度的複數第一溝槽，其造成被一圖形化硬光罩所覆蓋的複數脊；沈積一抗反射塗層(antireflective coating)材料以填滿該複數第一溝槽並在該圖形化硬光罩上形成一抗反射塗層材料的一薄層；在一垂直於該第一方向的方向形成達一第二深度的複數第二隔離溝槽，造成隔離複數單晶半導體島的該複數脊中的鈍齒，其中該複數單晶半導體島被硬光罩材料所覆蓋，而該第二深度小於該第一深度；以一介電質填充物填滿該第一與第二溝槽，並使其平坦化以暴露該硬光罩材料；移除該硬光罩材料；執行一第二導電類型的一第一植入至一小於該第一深度的深度；以及執行該第一導電類型的一第二植入至一小於該第一植入之深度的深度。
  2. 如申請專利範圍第1項所述的方法，更包括在形成該硬光罩材料的一層之前在該單晶半導體基座形成一氧化 層，其中該硬光罩材料的一層包括氮化矽(Silicon Nitride)。
  3. 如申請專利範圍第1項所述的方法，其中該複數第二隔離溝槽的深度在約50奈米到250奈米的範圍。
  4. 如申請專利範圍第1項所述的方法，其中該複數第二隔離溝槽的深度在約100奈米到200奈米的範圍而小於該複數第一溝槽的深度。
  5. 如申請專利範圍第1項所述的方法，其中該複數第二隔離溝槽的深度約150奈米而小於該複數第一溝槽的深度。
  6. 如申請專利範圍第1項所述的方法，更包括執行具有一與該第一導電類型相反的導電類型的一深植入，以形成隔離該第一與第二植入的一阱。
  7. 如申請專利範圍第6項所述的方法，其中該深植入具有一導電類型N-以形成一N阱，該第一植入具有一導電類型P+，而該第二植入具有一導電類型N+。
  8. 如申請專利範圍第6項所述的方法，其中該深植入具有一導電類型P-以形成一P阱，該第一植入具有一導電類型N+，而該第二植入具有一導電類型P+。
  9. 如申請專利範圍第1項所述的方法，更包括在該第一植入所摻雜的區域與第二植入所摻雜的區域之間形成一輕摻雜區域。
  10. 如申請專利範圍第9項所述的方法，其中該輕摻雜區域具有一導電類型P--。
  11. 如申請專利範圍第9項所述的方法，其中該輕摻雜區域具有一導電類型N--。
  12. 一種用於形成一記憶體單元(Memory Cell)存取陣列的方法，其包括以下步驟：提供具有一第一導電類型的一單晶半導體基座(body)；在該半導體基座中在一第一方向形成達一第一深度的複數第一溝槽；在一垂直於該第一方向的方向形成達一第二深度的複數第二隔離溝槽，其中該第二深度小於該第一深度；以一介電質填充物填滿該第一與第二溝槽；執行一第二導電類型的一第一植入至一小於該第一深度的深度；以及執行該第一導電類型的一第二植入至一小於該第一植入之深度的深度。
  13. 如申請專利範圍第12項所述的方法，更包括沈積一抗反射塗層(antireflective coating)材料層以填滿該複數第一溝槽。
  14. 如申請專利範圍第13項所述的方法，其中在形成該第二溝槽後，一些抗反射塗層材料存留在該第一溝槽底部。
  15. 如申請專利範圍第12項所述的方法，更包括在該第一植入所摻雜的區域與第二植入所摻雜的區域之間形成一輕摻雜區域。
  16. 如申請專利範圍第15項所述的方法，其中該輕摻雜區域具有一導電類型P--。
  17. 如申請專利範圍第15項所述的方法，其中該輕摻雜區域具有一導電類型N--。
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