CN102842535B - 形成存储器单元存取阵列的方法 - Google Patents

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Abstract

本发明公开了一种用于形成一存储器单元存取阵列的方法，其中存储器单元存取阵列包括一存储器装置，该存储器装置包括一存取装置，该存取装置包括具有一第一导电类型的一第一掺杂半导区域，与具有一第二导电类型的一第二掺杂半导体区域，该第二导电类型与该第一导电类型相反。该第一与该第二掺杂半导体区域两者皆形成于一单晶半导体衬底中，并定义一p-n结于其之间，该第一与第二掺杂半导体区域实现于形成在该单晶半导体衬底的多个分离的平行脊之中。每一脊呈钝齿状，而该些钝齿定义出多个半导体岛；该第一掺杂半导体区域占据该些岛的下部与该脊的上部，而该第二掺杂半导体区域占据该些岛的上部，是故该些p-n结定义于该些岛之中。

Description

形成存储器单元存取阵列的方法
技术领域
本发明是关于以基于相变的存储器材料为基础的相变高密度存储器装置，包括基于硫族的材料和其它可编程电阻材料，以及关于用以形成这种存储器单元存取阵列的方法。
背景技术
基于相变的存储器材料(如基于硫族的材料和类似材料)可致通过施加适合实施于集成电路中的电平的电流而在非结晶状态和结晶状态之间转变。一般的非结晶状态的特征在于比一般结晶状态具有较高的电阻率，可立即被感测而指示数据。这些属性引起使用可编程电阻材料组成非易失性存储器(nonvolatile memory)电路，其可以随机存取而读取和写入。
这种从非结晶态到结晶态的变化一般是一种较低电流的操作。这种从结晶到非结晶的变化(在此称为复位(reset))一般是较高电流的操作，其包括一个短暂高电流密度脉冲以熔化或崩坏其晶体结构，在这之后该相变材料迅速冷却，淬火该相变过程并允许相变材料的至少一部分的相变材料以稳定非结晶状态。可通过减少单元中的相变材料元件的尺寸及/或电极与相变材料间的接触面积来减少复位所需要的电流强度，使得较高的电流密度可用小的绝对电流值通过相变材料元件的达成。
由于发生的相变为加热的结果，需要相对大的电流以加热相变材料与引发所希望的相变。场效晶体管存取装置已被提出作为相变存储器单元的驱动者，但场效晶体管(如MOSFET)可以有较弱的电流驱动。双极性晶体管(BJT)可以提供比场效晶体管更大的电流驱动，但双极性晶体管与CMOS外围电路的整合困难，而导致高度复杂的设计和工艺。
二极管存取装置已被提出作为相变存储器单元的驱动者。然而，两区域都由被掺杂的多晶硅所构成的二极管可能具有高得无法接受的关断电流。具有两个区域都由以掺杂的单晶硅所构成的二极管可提供适当的低关断电流，但作出具有两个区域都由以掺杂的单晶硅所构成的二极管工艺是复杂的。二极管结构已提出一端含有多晶硅而另一端为单晶硅的结构。请见美国专利7,309,921号。但是，这种结构并未彻底解决多晶硅造成的高关断电流的问题，而没有提出用于存储器单元存取装置。请见美国专利7,157,314号。
提供当具有适当的低关断电流时可靠地提供足够用于相变存储器单元编程的电流是被希望的，其在可接受成本下是容易制造的，且兼容于高性能逻辑电路。
发明内容
在一般的观点下，在此叙述的存储器装置包括一存取装置，其包括pn结，pn结包括具有第一导电类型的第一掺杂半导体区域和具有第二导电类型的第二掺杂半导体区域，其中第二导电类型与第一导电类型相反，第一和第二掺杂半导体定义在两者之间的一个pn结，其中第一和第二掺杂半导体区域两者皆形成于单晶半导体的衬底。第一和第二掺杂半导体区域实现于形成于单晶半导体衬底的分离的平行脊。每个脊呈钝齿状，该些钝齿定义半导体的多个岛，该第一掺杂半导体区域占据该些岛的下部与该脊的上部，而该第二掺杂半导体区域占据该些岛的上部，是故该些p-n结定义于该些岛之中。
在一些实施例中，该第一掺杂半导体区域包括一重掺杂P型半导体，而第二掺杂半导体区域包括一重掺N型半导体，在其它实施例中，该第一半导体包括一重掺N-型半导体，而该第二半导体区域包括一重掺杂P型半导体。
单晶半导体衬底可以是体半导体(bulk semiconductor)衬底，举例来说如半导体(例如硅)晶圆，或在绝缘体上硅(silicon-on-insulator，SOI)结构中的外延硅层。
在另一个一般观点下，一存储器单元存取阵列包括一存取装置，其包或一pn结，该pn结包括具有一第一导电类型的一第一(下)导电掺杂半导体区域，与具有一第二导电类型的一第二(上)导电掺杂半导体区域，其中该第二导电类型与第一导电类型相反，该第一与第二掺杂半导体在其之间定义一pn结，其中该第一掺杂半导体区域与第二区域两者都形成于一单晶半导体的衬底中。
在一些实施例中，该第一掺杂半导体区域包括一个重掺杂的P15型单结晶半导体(P+)，而该第二掺杂半导体区域包括一重掺N型单晶半导体(N+)；在其它实施例中，该第一掺杂半导体区域包括一重掺N型单晶半导体(N+)，而该第二掺杂半导体区域包括一重掺杂P型单晶半导体(P+)。
在一些实施例中，一具有较低的掺杂浓度的区域可处于介于该第一和第二掺杂区域的pn结，举例来说其具有导电类型P--或N--。这可能会在关断情况下提供一具有较小漏电流的二极管，允许改善存储器的运作。
在一些实施例中，该存储器单元存取阵列包括定义于由一单晶半导体衬底形成的多个脊中的钝齿(crenellation)之间的岛阵列单元阵列，其中该些脊被具有一第一深度的沟道所分隔，该些钝齿具有一小于该第一深度的第二深度，其中第一(下)导电性掺杂半导体区域具有一第一导电类型，该具有第一导电类型占据该些岛的下部与该些岛之间的脊的上部，其中第二(上)导电性掺杂半导体区域具有一第一导电类型，该第一导电类型占据该些岛的上部，其中pn结定义于的定义在该第一和第二掺杂区域间的岛中。
该些岛可以有该第二导电类型的一第三(深)掺杂区域构成在该第一导电掺杂半导体区域下的一阱。举例还说，其中该第一(下)掺杂半导体区域包括一重掺杂P型单晶半导体(P+)，而该第二(下)掺杂半导体区域包括一个重掺N型单晶半导体(N+)，该第三(深)掺杂区域可包括一个轻掺杂的N阱，且其中该第一(下)掺杂半导体区域包括一个重掺N型单晶半导体(N+)，而该第二(上)掺杂半导体区域包括一个重掺杂P型单晶半导体(P+)，该第三(深)掺杂区域可包括一轻掺杂P阱。
定义该些脊的较深沟道可具有约在150纳米(nm)至500纳米范围内的一深度，通常在一约250纳米至350纳米左右的范围，在特例中，该些脊的深度约300纳米。定义该些岛的该些钝齿可可具有较该些较深沟道来得浅的深度，其范围约50纳米至250纳米左右，通常在浅于该些较深沟道的约100纳米至200纳米左右的范围，在特例中该些钝齿具有小于该些较深沟道的150纳米左右的深度。这些岛可能因此高于在该些岛之间的脊的高度，其范围大约在20纳米至200纳米左右，通常在约50纳米至150纳米左右，在特例中，该些岛上具有约100纳米高于该些岛之间的脊的高度。
在一些实施例中，该些存储器装置包括一个存储器元件与该第二掺杂半导体区域电耦接。存储器元件可以是一相变存储器元件；也就是说，它可以包括一相变材料。
在另一个观点，一存储器装置阵列包括延伸于一第一方向的多个第一存取线，以及该些第一存取线重叠且延伸于一第二方向的多个第二存取线，以及多个存储器单元，每一存储器单元包括如此处所述的一存取装置与存储器材料。该存取装置包括一p-n结，该p-n结包括具有第一导电类型的一第一(下)导电掺杂半导体区域，与具有第二导电类型的一第二(上)导电掺杂半导体区域，其中该第二导电类型与该第一导电类型相反，该第一和第二掺杂半导体在其之间定义一pn结，其中该第一掺杂半导体区域和该第二掺杂半导体区域两者都形成于一单晶半导体衬底中。该存储材料与该存取装置与一第二存取线电气通讯。在一些实施例中，该存储器材料是一相变存储器材料。该第一导电掺杂半导体区域可构成一第一存取线。
在某些实施例中，该存取装置更包括在该第二掺杂半导体区域上的一电子导电帽(electrically conductive cap)，并在一些这样的实施例中，该电子导电帽包括硅化物。该存储器单元可进一步包括与该电子导电帽接触的一底部电极，而在这样的实施例中，存储器材料与该底部电极接触。在一些实施例中该底部电极可以省略，如采用一孔隙型存储单元的实施例，该孔隙型存储单元具有一孔隙开口对向该帽，其以可编程电阻材料填满。在其它实施例中，该存储材料与该第二半导体区域接触。
在某些实施例中，存储器单元更包括一个顶部电极，而在这样的实施例中，该存储器材料与该顶部电极接触。在一些实施例中，该顶部前电极构成一第二存取线。
在另一一般方面，一种用于形成一个存储器单元存取装置的方法，其包括在一单晶半导体衬底形成钝齿状的平行脊，该些钝齿定义多个岛；以及掺杂以在该些岛中定义P-N结。
一种用于形成一存储器单元(Memory Cell)存取阵列的方法，其包括以下步骤：提供具有一第一导电类型的一单晶半导体衬底(body)；在该半导体衬底上形成一硬掩模材料的一层；在该半导体衬底中在一第一方向形成达一第一深度的多个第一沟道，其造成被一图形化硬掩模所覆盖的多个脊；沉积一抗反射涂层(antireflective coating)材料以填满该多个第一沟道并在该图形化硬掩模上形成一抗反射涂层材料的一薄层；在一垂直于该第一方向的方向形成达一第二深度的多个第二隔离沟道，造成隔离多个单晶半导体岛的该多个脊中的钝齿(crenellations)，其中该多个单晶半导体岛被硬光照材料所覆盖，该第二深度小于该第一深度；以一介电质填充物填满该第一与第二沟道，并使其平坦化以暴露该硬掩模材料；移除该硬掩模材料；执行一第二导电类型的一第一注入至一小于该第一深度的深度；以及执行该第一导电类型的一第二注入至一小于该第一注入的深度的深度。
单晶半导体衬底可以是体半导体(bulk semiconductor)衬底，举例来说如半导体(例如硅)晶圆，或在晶圆上的绝缘层(insulation layer on thewafer)(“SOI衬底(SOI substrate)”)上的外延成长单晶半导体层(epitaxially-grown singlecrystalline semiconductor layer)。
该硬掩模材料可以是如氮化硅等的氮化物。一个氧化层，如氧化硅，可以在形成硬掩模材料层之前形成于单晶(如硅)半导体体衬底上。
该第一沟道可以在浅沟道隔离(STI)程序中使用反应离子刻蚀来形成，此第一STI程序使用STI程序其为现代半导体工业的标准。通常该第一沟道形成的深度范围约在150纳米至500纳米左右，如约300纳米。在氮化硅条(silicon nitride strips)的该些脊的宽度可能会在一个约20纳米至500纳米左右的范围，一般在一个约50纳米至200纳米左右的范围，而在一些实施例中约200纳米。
抗反射涂层材料可以是一底部抗反射涂层(BARC)材料，如(举例来说)一有机BARC该抗反射材料可使用使用如旋转式过程(spin-onprocess)来沉积。
该第二沟道可在浅沟道隔离的程序中使用反应离子刻蚀来形成。在此第二STI程序中包括BARC刻蚀，而第二STI程序实现为比第一STI程序较浅的深度。通常情况下，第二沟道形成的深度大约在70纳米至250纳米左右的范围而小于第一沟道，如约150纳米以下。在覆盖的硅氮化物的该些钝齿间的岛的宽度可在一个约20纳米至500纳米左右的范围，一般在一个约50纳米至200纳米左右的范围，而在一些实施例约80纳米。
举例来说，介电质填充可能是氧化物，如HDP氧化物或臭氧氧化物。
在一些实施例中，该方法还包括执行具有与第一导电类型相反的一导电类型的一深注入，形成一轻掺杂阱将该第一和第二注入自该体半导体材料隔离。举例来说，该半导体衬底(或该深阱注入)可具有一导电类型N-(N阱)，该第一注入可具有一导电类型P+，而该第二注入可具有一导电类型N+。在某些实施例中，一注入可导致在该第一注入所掺杂的区域与该第二注入所掺杂的区域的边界形成一个空乏区(“本质”区)。举例来说，该空乏区可具有一导电类型P--或N--。
在另一个方面，一种用于形成一个存储器阵列(透过形成如上所述的一存储器单元存取装置的阵列)与形成电连接至该存取装置的一存储器元件阵列。
在一些实施例中，该方法更包括在该第二掺杂半导体区域的表面上形成一个电子导电帽；而在一些这样的实施例中，该电子导电帽包括一硅化物。在一些这样的实施例中，该方法更包括形成与该电子导电帽接触的一底部电极，而在这样的实施例中，该存储器材料形成与该底部电极接触。在一些实施例中该底部电极可以省略，如采用一孔隙型存储单元的实施例，该孔隙型存储单元具有一孔隙开口对向该帽，其以可编程电阻材料填满。在其它实施例中，该存储材料与该第二掺杂半导体区域接触。
在某些实施例中，该存储器单元更包括一顶部电极，而在这样的实施例中，该存储器材料与该顶部电极接触。在一些实施例中，该顶部前电极构成一第二存取线。
附图说明
图1是如上所述采用存储器单元的一存储器阵列的示意图，其中存储器单元具有二极管存取装置。
图2A、图2B与图2C为本文所述一二极管存取装置的一部分的一实施例的示意图；图2A是一平面视图而图2B与图2C是取自图2A中B-B与C-C的截面图。
图3A、图3B与图3C为一示意图，其呈现出如图2A、图2B与图2C所示的制作二极管存取装置的程序中的一阶段。图3A是一平面图，而图3B与图3C是取自图3A中B-B和C-C的截面图。
图4A、图4B与图4C为示意图，其呈现出如图2A、图2B与图2C所示的制作二极管存取装置的程序中的一阶段。图4A是一平面图，而图4B与图4C是取自图4A中B-B和C-C的截面图。
图5A、图5B、图5C与图5D为示意图，其呈现出如图2A、图2B与图2C所示的制作二极管存取装置的程序中的一阶段。图5A是一平面图，而图5B、图5C与图5D是取自图4A中B-B、C-C与D-D的截面图。
图6A、图6B、图6C与图6D为示意图，其呈现出如图2A、图2B与图2C所示的制作二极管存取装置的程序中的一阶段。图6A是一平面图，而图6B、图6C与图6D是取自图6A中B-B、C-C与D-D的截面图。
图7A、图7B、图7C与图7D为示意图，其呈现出如图2A、图2B与图2C所示的制作二极管存取装置的程序中的一阶段。图7A是一平面图，而图7B、图7C与图7D是取自图7A中B-B、C-C与D-D的截面图。
图8A、图8B、图8C与图8D为示意图，其呈现出如图2A、图2B与图2C所示的制作二极管存取装置的程序中的一阶段。图8A是一平面图，而图8B、图8C与图8D是取自图8A中B-B、C-C与D-D的截面图。
图9A、图9B、图9C与图9D为示意图，其呈现出如图2A、图2B与图2C所示的制作二极管存取装置的程序中的一阶段。图9A是一平面图，而图9B、图9C与图9D是取自图9A中B-B、C-C与D-D的截面图。
图10是一截面图中的示意图，其呈现在此所述的一存取阵列的替代实施例。
图11A至图11C说明用于可编程电阻存储器单元的替代结构，其可与此处所述的存取装置一起使用。
【主要元件符号说明】
100：存储器阵列
115：存储器单元
120a、120b、120c：位线
121：二极管
130a、130b与130c：字线
131：钝齿
132：第一掺杂半导体区域
133：pn界面
134：第二掺杂半导体区域
135：半导体岛
136：单晶半导体体衬底
160：存储器元件
34：图形化硬掩模材质条
36：第一沟道
38：氧化物
42：沟道
48：ARC材料层
52：脊
54：硬掩模材料
55：钝齿
56：光刻胶
58：薄膜
155：岛结构
72：填充
74：掩模
1015-N、1015-P：空乏区
1032：重掺杂N+区
1034：重掺杂P+区
1040：轻掺杂区
700：存储器单元
715：绝缘垫片
716：存储器元件
717：宽度
720：第一电极
740：第二电极
800：存储器单元
816：存储器元件
820：第一电极
840：第二电极
822：顶面
824：底面
900：存储器单元
916：存储器元件
920：第一电极
940：第二电极
具体实施方式
本发明现在将通过参考图式进一步详细叙述，其说明替代的具体的实施例与方法。该些图式为示意图，显示该些实施例的特征以及它们对其他特征与架构的关系，而非等比例。为了提高介绍的清楚程度，在图式中说明不同的实施例，对应于出现在其它图式中的元件的元件不再全部重新编号，虽然它们在所有图式中都已可识别。同时为了呈现的清晰部份本发明非必要了解的特征未出现在图式中。必须了解本发明不受具体揭露的实施例和方法限制，但本发明可使其它特征、元件与实施例来实施。描述较佳实施例是用以说明本发明，而不限制其范围，其范围是由权利要求范围定义。本领域具一般技艺人士会辨认对于如下叙述的等效变化的变化。
图1说明如本发明所述的存储器阵列100的部份示意图，其使用存储器装置与二极管存取装置。阵列100中的每个存储器单元包括一二极管存取装置与一存储器元件(在图1由一可变电阻表示)能够被设置为多个电阻状态其中之一，而且因此能够一或多个数据的位。
阵列100包括多个字线(word line)130，其包括字线130a、130b与130c平行地延伸于一第一方向，以及多个位线(bit line)120，其包括位线120a、120b与120c平行地延伸于大致垂直于该第一个方向地一第二方向。该些字线130与位线120典型地以这样的一个方式安排，该方式为一给定的字线130与一给定的位线120互相交叉越过彼此，但无实体相交。
存储器单元115代表存储器单元阵列100。该存储器单元115包括安排为串连的一二极管存取装置121与一存储器元件160；二极管121电耦合到字线130b，而存储器元件160电耦合到位线120b(或反之亦然)。
读或写入阵列100的存储器单元115可通过施加适当的电压和/或电流至相应的字线130b和位线120b来达到感应一流通过选定的存储器单元115。所施加的电压/电流的电平与持续时间是依据该所执行的操作，例如一个读取操作或写入操作。
在具有包含一相变材料的存储器元件160的存储器单元115的复位(或擦除)操作中，一复位脉冲施加到相应的字线130b和位线120b造成该相变材料的一主动区域转变为一非结晶相，藉以设定该相变材料至与复位状态有关的一电阻质范围内的一电阻。复位脉冲是一个相对高能量脉冲，足以提高至少该存储器元件160的主动区域的温度上升至熔化温度以放置至少该主动区域至一液体状态。接着复位脉冲很快终止，造成在该主动地区迅速冷却至低于转变温度时的一相对快速淬火时间，使该主动区域稳定于一结晶相。
在具有包含一相变材料的存储器元件160的存储器单元115的设定(或编程)操作中，一编程脉冲施加到适合的振幅与持续期间的相应的字线130b和位线120b，以感应一电流该主动区域的至少一部分的温度至转换温度以上，并造成该主动区域的一部分从该非结晶相转换至一结晶相，此转换降低了存储器元件160的电阻且将存储器单元115设置为所希望的状态。
在储存于存储器单元115中的数据值的读取(或感测)操作中，其中该存储器单元115具有包含相变材料的存储器元件160，一读取脉冲施加到适合的振幅与持续期间的相应的字线130b和位线120b，以感应使一电流流动，该电流不会导致存储器元件160经历一电阻状态的变化。通过存储器单元115的电流依据存储器元件160的，因此数据值储存于存储器单元115。
图2A、图2B与图2C显示存储器单元存取装置130的一阵列100的一实施例的一部分的各种视图，其形成于一于单晶半导体的衬底之中。每一存储器单元存取装置130包括一pn结133，其定义于一边界，该边界位于具有一第一导电类型(在此例中为N+)的一第一掺杂半导体区域132、与具有与该第一导电类型相反的一第二导电类型(在此例中为P+)的一第二掺杂半导体区域134之间。该第一和第二掺杂半导体区域两者皆是形成于单晶半导体体衬底136之中。该第一和第二掺杂半导体区域实现于形成于单晶半导体衬底中的分离的平行脊。每一脊(显示于图2B中的截面图)是钝齿状的，该些钝齿131定义半导体岛135，该第一掺杂半导体区域132占据该些岛的下部与该脊的上部，而该第二掺杂半导体区域134占据该些岛的上部，从而使pn结定义于该些岛之内。
图10A、图10B与图10C说明在如图2C中的一剖面图，该pn结的一实施例如本文所述而形成，其具有一轻掺杂区域1040位于pn结区，其中该轻掺杂区域包括(未掺杂)本征或低浓度掺杂(P--或N--)。这观点建立一二极管，其在关断状态下具有较小的漏电流和改善的崩溃电压，其允许改善存储器运作。如图2C中所示的实施例，说明一二极管包括一下方重掺杂N+区1032，与上方重掺杂P+区1034。在该下方掺杂区以及该掺杂区1032与1034的其中之一或另一者之间的一物理边界定义了该pn结。然而该pn结的宽度是空乏区1015-N和1015-P的宽度的总和，其有各自的宽度在图中标记为WN和WP(加上轻掺杂区1040的宽度)。
在图10所示的这个例子中，轻掺杂区1040是一本征(实质上未掺杂)区，而空乏区1015-N和1015-P与该第一和第二掺杂半导体区1032、1034在该本征区的界面形成。在图10B所示的例子中，该轻掺杂区1040是被注入以具有低浓度掺杂P--，造成在该N+掺杂区1032中的一狭窄(宽度WN)空乏区中的状况。在图10C的例子中，该轻掺杂区1040是被注入以具有低浓度掺杂N--，造成在该P+掺杂区1032中的一狭窄(宽度WP)空乏区中的状况。
由于形成该些岛的空乏区是通过该脊中的钝齿而分隔于邻接的二极管，该些界面是分隔于可被捆绑彼此靠近的邻接界面。
图3A等～图9A等说明用于制作如图2A、图2B与图2C举例所示的一存取装置阵列的一实施例；以及如图10B、图10B与图10C举例所示。
提供一单晶半导体衬底其具有一第一导电类型。这可以是一体半导体衬底，如一半导体(例如硅)晶圆，或形成于一晶圆上绝缘层(“SOI衬底”)外延生长单晶半导体层。
一氧化层可以选择性地在半导体衬底表面上形成，对硅半导体衬底来说该氧化层举例来说可以是氧化硅。
一层硬掩模材料形成于半导体衬底上(且在氧化层上)。该硬掩模举例来说可以是氮化物，例如对硅半导体衬底来说可以是氮化硅。
之后第一沟道在一第一方向形成，在该半导体衬底中达一第一深度，造成被硬掩模材料覆盖的脊。该第一个沟道可使用图形化光刻胶掩模(未显示于图中)而透过刻蚀程序来形成，以及刻蚀通过该硬掩模层(例如通过反应离子刻蚀)、该氧化层(如图)、与该单晶半导体衬底至一确定的第一沟道深度D1。图3A、图3B与图3C显示一结果，其中在该单晶半导体体衬底中的脊被具有一第一沟道深度D1的一第一沟道36所分隔；该些脊被图形化硬掩模材质条34所覆盖，该非必要的氧化物38在下方。在这些图式中，该光刻胶掩模以被去除，且刻蚀程序所损坏的层已被去除。
此后一抗反射涂层材料被沉积以填补该第一沟道，并形成抗反射涂层(ARC)材料的一薄层于该图案化硬掩模上方。图4A、图4B与图4C显示一结果，其中(在此图说中)ARC是以三个阶段沉积，填满(44)沟道42的底部以及(46)沟道42的顶部，以及以将该图形化硬掩模连同ARC材料层48覆盖于该些脊上方。较佳的是，以一单一旋转式步骤(singlespin-on step)沉积该ARC材料。
之后第二沟道在一垂直于该第一沟道的该第一方向的方向形成，在该半导体衬底中到达小于该第一深度的一第二深度，造成该些脊中的钝齿，该些脊定义且分隔被光刻胶与硬掩模材料覆盖的单晶半导体岛。该第二沟道可由图形化刻蚀程序形成，使用一图形化光刻胶掩模与刻蚀(例如透过等离子刻蚀)，通过该ARC材料、该硬掩模材料条、该氧化层(此处所呈现)、与该单结晶半导体脊至一确定的第二沟道深度D2。一结果显示于图5A、图5B、图5C和图5D，在该结果中该第二沟道隔离岛结构155所形成的钝齿55包含具有由光刻胶宽度155所定义出的一宽度和在该脊55的半导体材料中由该第二沟道的该深度D2所定义的一高度的单晶岛，而该单晶岛被硬掩模材料54所覆盖于顶上、被置有该选择性的氧化物于其下、被ARC材料的该薄膜58所覆盖、并且被该光刻胶56所叠加其上。因为该第二沟道刻蚀停止于小于该第一沟道深度的一深度，一些ARC材料残留(59)在该第一沟道的底部，并且该脊52的一部份53残留在该岛之间。
其后该光刻胶被除去而该残留ARC材料被移除，其结果显示于图6A、图6B、图6C和图6D。
该一电介质填充在该岛的顶端上被沉积且平坦化以暴露出该硬掩模材料，例如通过化学机械抛光；一产生的结构显示出平坦的填充72及被暴露的映掩模74被显示于图7A、图7B和图7C。
其后该硬掩模材料被移除，例如通过一湿刻蚀(HF)和EG凹陷，如同该氧化物(此处所呈现)，结果如图8A、图8B、图8C和图8D所显示。
其后依序被执行注入以形成掺杂区。可选择地，一第一导电类型(图中的P-)的深注入被执行以构成一隔离阱(图中的P-阱)。一第二导电类型(N+于图中)的一第一(较低)注入被制造成小于该第一深度(也就是，小于该第一沟道的深度)的一深度。因为该注入的深度是小于该第一沟道的深度，仅该岛的一较低部位(至少)及该脊的较高部位在此第一注入中被掺杂；也就是，在该脊间的该第一沟道的底部(至少)中该半导体基部未被掺杂。此后该第一导电类型(P+于图中)的一第二注入被制成小于该第二深度(也就是，小于该第二沟道的该深度)的一深度。因为该注入的该深度是小于该第二沟道的该深度，仅该岛被此职入物所掺杂，且该产生的掺杂区被该钝齿所分开(及被隔离)。
一产生的结果被显示于图9A、图9B、图9C和图9D。该岛的较高部位(在此例中)被掺杂P+；及该岛的较低部位和该脊的该较高部位(在此例中)被掺杂N+；及该脊的该较低部位和该下层基质是被轻掺杂P-以形成一阱(在此例中唯一P-阱)。每一P-N接合完全吻合于该岛中。乐见的是，在其它的实施例中该导电类型可以是相反的，因此该结构包括一N-阱；第一掺杂区P+，及一第二掺杂区N+。
可以被期待的是在该第一(较低)注入和该第二注入间形成一轻掺杂(或未掺杂，内部)半导体区域。该轻掺杂区可以有一导电类型P-或N-。
如图9A、图9B、图9C和图9D所示，该岛的该顶面被暴露，且被用以制成有重叠结构的一电接点，及特别地用以制成有存储器元件的一叠加阵列的电接点。在一些例子中，该叠加的存储元件是可编程电阻存储器元件，而在特别的例子中该存储器元件是相变存储器元件。
在该阐述的例子中，该存储器元件160包括一相变材料。该存储器元件160可能包含，例如，自Ge、Sb、Te、Se、In、Ti、Ga、Bi、Sn、Cu、Pd、Pb、Ag、S、Si、O、P、As、N和Au的该族之一或更多材料。
在此实施例所描述的该存储器单元包括以相变为基础的存储器材料，及包括以硫属化物为基础的材料及其它材料以用于该存储器元件。硫属化物包括形成该周期表的6A族一部分的该四个元素如氧(O)、硫(S)、硒(Se)、碲(Te)中的任一元素。硫属化物包含有一偏正电性或自由基的硫属元素。硫属化物合金包含硫属化物和其它例如过渡金属材料的组合。一硫属化物合金通常包含一或更多自周期表的6A族的元素，例如锗(Ge)和锡(Sn)。硫属化物合金经常包括含一或更多的锑(Sb)、镓(Ga)、铟(In)和银(Ag)。许多以相变为基础的存储器材料以被描述于技术性文献中，包含Ga/Sb，In/Sb，In/Se，Sb/Te，Ge/Te，Ge/Sb/Te，In/Sb/Te，Ga/Se/Te，Sn/Sb/Te，In/Sb/Ge，Ag/In/Sb/Te，Ge/Sn/Sb/Te，Ge/Sb/Se/Te和Te/Ge/Sb/S的合金。在Ga/Sb/Te合金的家族中，广泛的合金组合物可能是可使用的。该组合物可被以TeaGebSb100(a+b)为主要特征。一研发员已描述最有用的合金是在该沉积材料阱中具有低于70％的一Te的平均浓度，典型地低于约60％且一般范围低于约23％且高达约58％的Te，及最好的情况是约48％至58％间的Te。Ge在此材料中是在约5％以上且范围在低约8％至约30％平均浓度。最佳实施例为Ge浓度在约8％～40％。在此组合物中该主要组成元素的剩余部分是Sb。这些比例是该组合元素的原子的整个100％的原子比例。(Ovshinsky5,687.112patent，cols 10-11)。由另一研究员所估计的特定合金包括Ge2Sb2Te5，GeSb2Te4和GeSb4Te7(Nororu Yamada，“Potential of Ge-Sb-TePhase-Change Optical Disks for High-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))。更一般而言，一过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)和其中的混合物或合金可能被与Ge/Sb/Te所组成以形成具可编程电阻特性的一相变合金。特定例子中，存储器材料在Ovshinsky‘112at columns 11-13所描述的例子中是有用的，这些例子以此并入于参考文献中。
在一些实施例中，硫属化物和其它相变材料被与非均质材料掺杂以改良导电性、转换温度、熔点温度和其它使用该掺杂硫属化物的存储器元件的特性。用于掺杂硫属化物的典型非均质材料包括氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛和氧化钛。可见如美国专利6,800,504号和美国专利出版物U.S.2005/0029502号。
相变合金能在一第一结构状态和一第二结构状态间被转换，而在局部顺序(local order)中在该单元的该主动通道区域中该材料在第一结构状态中是处于一一般非晶固体相，而该材料在第二结构状态中是处于一一般结晶状态固体相。这些合金至少是双稳态的。非结晶状态的名词被用于提及一相对较无顺序的结构，比起一单晶体较失序的，而该非结晶状态具有该可侦测的特性，如比该结晶状态相有较高的电阻性。结晶状态的名词被用于提及一较有顺序的结构，比在一非结晶状态结构中更有秩序，该结晶状态具有可侦测特性，如比该非结晶状态相有更低的电阻性。典型地，相变材料可能是透过在完全非结晶状态和完全结晶状态间的光谱在局部顺序的不同可侦测状态间电转换。其它在非结晶状态和结晶状态相间变化所影响的材料特性包含原子序、自由电子密度和活化能。该材料可能不是被转换成不同固体相就是转换成二或更多固体相的混合物，且该材料提供在完全非结晶状态和完全结晶状态相的一灰阶。在该材料中的该电特性可能依序变化。
相变合金可通过电脉冲的应用自一相态转变成另一相态。已被观察到一更短且更高的振幅脉冲倾向改变该相变材料成一一般非结晶状态。一更长且更低的振幅脉冲倾向改变该相变材料成一一般结晶状态。在一较短且较高振幅脉冲的能量是足够高去使结晶状态结构的键能断裂且足够短以避免该原子不调整成一结晶状态。对于脉冲的合适的概述(profile)不需过度不当实验、特别的改变成特定相变合金而可被决定。在该揭露的以下章节中，该相变材料是以GST为例，且可使用其它种类的相变材料是可被理解的。在此描述用于一PCRAM的移植的一材料是Ge2Sb2Te5。
其它可编程电阻存储器材料可能被使用在其它发明的实施例中，包括使用不同晶体相变的其它材料以决定电阻，或使用一电脉冲的其它材料以改变该电阻态。例子包括用于使用在电阻随机存取存储器(RRAM)的材料，如金属氧化物包括氧化钨(WOX)、氧化镍(NiO)、五氧化二铌(Nb2O5)、CuO、Ta2O5、Al2O3、CoO、Fe2O3、HfO2、TiO2、SrTiO3、SrZrO3、(BaSr)TiO3。另一例子包括用于使用在磁电阻随机存取存储器(MRAM)中的材料，例如至少一CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O5、NiOFe2O3、MgOFe2、EuO和Y3Fe5O12。例如参考美国出版物2007/0176251号名”Magnetic Memory Device andMethod of Fabricating the Same”归于此文件之参考文献中。另一例子包括用于可编程金属化单元(PMC)存储器或纳米离子存储器的固态电解液材料，如银掺杂硫化锗电解液和铜掺杂硫化锗电解液。例如见参考文献N.E.Gilbert et al.，”A macro model of programmable metallization cell devices”Solid-State Electronics 49(2005)1813-1819。
一用于形成硫属化物材料的方法的实施例，该方法是使用在1mTorr～100mTorr的气压下搭配氩气、氮气和/或氦气等的气源真空溅射PVD或磁控管溅射方法。该沉积物通常在室温下被完成。一有1～5的图像纵横比的准直器可被使用于改善该填充的效能。为了改善该填充物的效能，数十倍电压对数百倍的电压的一直流电偏压也被使用。另一方面，直流偏压的该组合和该准直器可同时被使用。
在真空中或在一氮气环境下一后沉积物加温冷却处理(post-dispositionannealing treatment)被选择性执行以改善硫属化物材料的该结晶状态。该加温冷却温度范围一般在100℃～400℃且加温冷却时间低于30分钟。
或者，该硫属化物材料可能被化学真空沉积(CVD)所形成。
图11A～图11C阐述用于可编程电阻存储器单元的另一种结构，该结构可被所述的该存取装置所运用。
图11A阐述一存储器单元700的横截面示意图，该存储器单元700包括一存储器元件716，其中包含相变材料的一主体(body)。该存储器单元700包含一绝缘垫片715且该绝缘垫片715以分开第一720和第二电极740，其中定义在该第一720和第二电极740的一电极间电流通路，该电极间电流通路具有由该绝缘垫片715的该宽度717所定义的一通路长度。操作上，当电流通过该第一和第二电极720、740间且通过该存储器元件716时，该主动区域710比该存储器元件716的该残留物(如非主动区域713)升温来的更快速。例如，上述的该存取装置可被耦合于该电极720和740的其中之一。
图11B阐述一存储器单元800的横截面示意图，该存储器单元800包含一存储器元件816，其中包含相变材料的一衬底。该存储器单元800包含一柱形存储器元件816且柱形存储器元件816分别接触第一820和第二电极840的顶面822和底面824，该存储器元件816本质上具有和该第一820和第二电极840的宽度相同的一宽度817，以定义被电介质所围绕的多层柱形体(未显示于图中)。如上述所使用，名词″本质上”意指包容制造的公差。操作上，当电流通过该第一820和第二电极840间且通过该存储器元件816时。例如，上述的该存取装置可被耦合于该电极820。
图11C阐述一存储器单元900的横截面示意图，该存储器单元900包含一存储器元件916，其中包含相变材料的一衬底。该存储器单元900包含被电介质(未显示于图中)所围绕的一孔型存储器元件916，且该孔形存储器元件916分别接触第一920和第二电极940的顶面和底面。该存储器元件具有小于该第一和第二极管的宽度的一宽度，且在操作上，当电流通过该第一和第二电极间且通过该存储器元件时，该主动区域比该存储器元件的该残留物升温来的更快速。例如，上述的该存取装置可被耦合于该电极920。
如同可理解的，被运用的该可编程电阻材料可包含相变材料、氧化金属材料，和适合一特定移植的其它存储器材料。
其它实施例说明于以下的权利要求范围中。

Claims (17)

1.一种用于形成一存储器单元存取阵列的方法，其包括以下步骤：
提供具有一第一导电类型的一单晶半导体衬底；
在该半导体衬底上形成一硬掩模材料的一层；
在该半导体衬底中在一第一方向形成达一第一深度的多个第一沟道，其造成被一图形化硬掩模所覆盖的多个脊；
沉积一抗反射涂层材料以填满该多个第一沟道并在该图形化硬掩模上形成一抗反射涂层材料的一薄层；
在一垂直于该第一方向的方向形成达一第二深度的多个第二隔离沟道，造成隔离多个单晶半导体岛的该多个脊中的钝齿，其中该多个单晶半导体岛被硬光照材料所覆盖，而该第二深度小于该第一深度；
以一介电质填充物填满该第一沟道与第二隔离沟道，并使其平坦化以暴露该硬掩模材料；
移除该硬掩模材料；
执行一第二导电类型的一第一注入至一小于该第一深度的深度；以及
执行该第一导电类型的一第二注入至一小于该第一注入的深度的深度。
2.根据权利要求1所述的方法，更包括在形成该硬掩模层之前在该单晶半导体衬底形成一氧化层，其中该硬掩模层包括氮化硅。
3.根据权利要求1所述的方法，其中该多个第二隔离沟道的深度在50纳米到250纳米的范围。
4.根据权利要求1所述的方法，其中该多个第二隔离沟道的深度在100纳米到200纳米的范围而小于该多个第一沟道的深度。
5.根据权利要求1所述的方法，其中该多个第二隔离沟道的深度为150纳米而小于该多个第一沟道的深度。
6.根据权利要求1所述的方法，更包括执行具有一与该第一导电类型相反的导电类型的一深注入，以形成隔离该第一与第二注入的一阱。
7.根据权利要求6所述的方法，其中该深注入具有一导电类型N-以形成一N阱，该第一注入具有一导电类型P+，而该第二注入具有一导电类型N+。
8.根据权利要求6所述的方法，其中该深注入具有一导电类型P-以形成一P阱，该第一注入具有一导电类型N+，而该第二注入具有一导电类型P+。
9.根据权利要求1所述的方法，更包括在该第一注入所掺杂的区域与第二注入所掺杂的区域之间形成一轻掺杂区域。
10.根据权利要求9所述的方法，其中该轻掺杂区域具有一导电类型P--。
11.根据权利要求9所述的方法，其中该轻掺杂区域具有一导电类型N--。
12.一种用于形成一存储器单元存取阵列的方法，其包括以下步骤：
提供具有一第一导电类型的一单晶半导体衬底；
在该半导体衬底中在一第一方向形成达一第一深度的多个第一沟道；
在一垂直于该第一方向的方向形成达一第二深度的多个第二隔离沟道，其中该第二深度小于该第一深度；
以一介电质填充物填满该第一沟道与第二隔离沟道；
执行一第二导电类型的一第一注入至一小于该第一深度的深度；以及
执行该第一导电类型的一第二注入至一小于该第一注入的深度的深度。
13.根据权利要求12所述的方法，更包括沉积一抗反射涂层材料层以填满该多个第一沟道。
14.根据权利要求13所述的方法，其中在形成该第二隔离沟道后，一些抗反射涂层材料存留在该第一沟道底部。
15.根据权利要求12所述的方法，更包括在该第一注入所掺杂的区域与第二注入所掺杂的区域之间形成一轻掺杂区域。
16.根据权利要求15所述的方法，其中该轻掺杂区域具有一导电类型P--。
17.根据权利要求15所述的方法，其中该轻掺杂区域具有一导电类型N--。
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