TWI423596B - 解碼電路 - Google Patents

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TWI423596B TW099110122A TW99110122A TWI423596B TW I423596 B TWI423596 B TW I423596B TW 099110122 A TW099110122 A TW 099110122A TW 99110122 A TW99110122 A TW 99110122A TW I423596 B TWI423596 B TW I423596B
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Description

解碼電路
本發明係有關於維特比解碼(Viterbi decoding)控制，且特別有關於響應解碼結果及/或具有圖形依賴(pattern dependency)之多個維特比目標位準而運作之解碼電路。
於光碟機(例如藍光光碟(Blu-ray Disc，以下簡稱BD)驅動)中，對於解碼資料，維特比解碼通常係為必需的。舉例而言，BD驅動之讀取路徑(read path)可包含光學讀取(optical pickup，以下簡稱OPU)模組、信號處理單元、類比數位轉換器(analog-to-digital converter，以下簡稱ADC)、有限脈衝響應等化器(finite impulse response equalizer，以下簡稱FIR EQ)、維特比解碼器以及資料解碼器。依據相關技術，維特比解碼器並非一直適當工作，從而導致諸如資料解碼失敗等問題。更具體而言，於藉由光碟機存取之碟片並未被適當記錄之情形下，可能因為不適當之維特比解碼控制而導致資料解碼失敗。此外，於藉由光碟機存取之碟片上有粉尘或劃痕之情形下，類似的問題亦可能發生。因此，需要一種新型解碼電路以提供較優維特比解碼控制。
有鑑於此，特提供以下技術方案：
本發明實施例提供一種解碼電路，包含位準調節器及維特比解碼器。位準調節器具有圖形依賴，產生具有圖形依賴之多個維特比目標位準；維特比解碼器依據具有圖形依賴之多個維特比目標位準執行維特比解碼。
本發明實施例另提供一種解碼電路，包含維特比解碼器。維特比解碼器依據具有圖形依賴之多個維特比目標位準執行維特比解碼，其中維特比解碼器包含分支計量產生器，分支計量產生器依據維特比解碼器之輸入及具有圖形依賴之多個維特比目標位準產生具有圖形依賴之多個分支計量，分支計量產生器包含多個分支計量產生路徑以及選擇單元，多個分支計量產生路徑依據維特比解碼器之輸入及具有圖形依賴之多個維特比目標位準分別產生多個中間值，選擇單元選取多個中間值之一部分作為具有圖形依賴之多個分支計量。
本發明實施例另提供一種解碼電路，包含維特比解碼器。維特比解碼器依據維特比目標位準執行維特比解碼，其中維特比解碼器包含分支計量產生器，依據維特比解碼器之輸入及維特比目標位準產生具有圖形依賴之多個分支計量之至少一部分，分支計量產生器包含分支計量產生路徑及選擇單元，分支計量產生路徑依據維特比解碼器之輸入及維特比目標位準產生中間值，選擇單元依據具有圖形依賴之控制信號選取中間值或定值作為具有圖形依賴之多個分支計量之至少一部分。
本發明實施例另提供一種解碼電路，包含維特比解碼器。維特比解碼器依據控制信號執行維特比解碼，其中維特比解碼器包含分支計量產生器、加-比較-選擇運算單元及存活路徑記憶體，分支計量產生器依據維特比解碼器之輸入及控制信號產生多個分支計量；加-比較-選擇運算單元依據多個分支計量執行多個加-比較-選擇運算操作，以產生多個決策位元；存活路徑記憶體臨時儲存多個決策位元以及輸出維特比解碼器之輸出。
本發明之解碼電路可提供較先前技術更佳的維特比解碼控制。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的基準。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表第一裝置可直接電氣連接於第二裝置，或透過其他裝置或連接手段間接地電氣連接至第二裝置。
請參考第1A圖及第1B圖。第1A圖係為依據本發明第一實施例之解碼電路100A之示意圖，而第1B圖係為依據本發明第二實施例之解碼電路100B之示意圖。解碼電路100A包含維特比解碼器(Viterbi decoder)110、具有圖形依賴(pattern dependency)之位準調節器120A以及截剪器(slicer)130，而解碼電路100B則包含維特比解碼器110以及具有圖形依賴之位準調節器120B。於上述實施例中，維特比解碼器110之輸入係為例如前文所述之FIR EQ之輸出，因此被標記為“FIR_EQ_OUT”。此外，維特比解碼器110之輸出被標記為“Viterbi_Out”。
請參考第1A圖，具有圖形依賴之位準調節器120A依據維特比解碼器110之輸入FIR_EQ_OUT產生具有圖形依賴的多個維特比目標位準，並且維特比解碼器110依據具有圖形依賴的多個維特比目標位準執行維特比解碼。請注意，截剪器130對維特比解碼器110之輸入FIR_EQ_OUT執行截剪操作以產生截剪結果，其中具有圖形依賴之位準調節器120A依據截剪結果及輸入FIR_EQ_OUT產生具有圖形依賴之多個維特比目標位準。
請參考第1B圖，具有圖形依賴之位準調節器120B依據維特比解碼器110之輸出Viterbi_Out產生具有圖形依賴之多個維特比目標位準，並且維特比解碼器110依據具有圖形依賴的多個維特比目標位準執行維特比解碼。
無論利用第1A圖或第1B圖中繪示之架構中之哪一者，由於具有圖形依賴之維特比目標位準間或響應讀取路徑上之再現信號(reproduced signal)之圖形依賴而變化(讀取路徑包含維特比解碼器110)，故由第1A圖或第1B圖中繪示之架構提供之維特比解碼控制可響應於圖形依賴而被最優化。更具體而言，所述圖形依賴代表對於一個或多個(例如mL個)平面(land)之依賴性、對於一個或多個(例如nP個)凹槽(pit)之依賴性及/或對於一個或多個凹槽與一個或多個平面之不同組合中之一個或多個，例如組合(mL，nP)、(mP，nL)、(mL，nP，qL)、(mP，nL，qP)、(mL，nP，qL，rP)、(mP，nL，qP，rL)等等之依賴性。此處，符號L代表一個平面，符號P代表一個凹槽，而符號m、n、q、r等等則分別代表每一凹槽佔據T之數目或每一平面佔據T之數目，用於指示凹槽或平面之理想長度，其中T代表一個時脈信號週期(例如EFM時脈或類似時脈信號)。舉例而言，於m=2且n=2之情形下，組合(mL,nP)代表2T-平面及2T-凹槽之組合。於另一範例中，於m=3、n=2、q=4且r=5之情形下，組合(mP，nL，qP，rL)代表3T-凹槽、2T-平面、4T-凹槽及5T-平面之組合。藉由利用第1A圖或第1B圖中繪示之架構，具有圖形依賴之多個維特比目標位準響應於圖形依賴而被適當地提取。因此，本發明可提供較先前技術更佳的維特比解碼控制。
第2圖依據本發明之實施例繪示第1A圖或第1B圖中繪示之維特比解碼器110之實施細節。在此處，於本實施例中，符號110-1被用來代表第1A圖或第1B圖中繪示之維特比解碼器110。維特比解碼器110-1包含：分支計量(branch metric)產生器112-1、加-比較-選擇運算(add-compare-select，以下簡稱ACS)單元114以及存活路徑(survivor path)記憶體116。分支計量產生器112-1依據維特比解碼器110-1之輸入FIR_EQ_OUT及上述之具有圖形依賴的多個維特比目標位準產生多個分支計量(更特別地，具有圖形依賴之多個分支計量)。此外，ACS單元114依據多個分支計量執行ACS操作以產生多個決策位元(decision bit)，而存活路徑記憶體116臨時儲存決策位元並且輸出維特比解碼器110-1之輸出Viterbi_Out。此外，無論利用第1A圖或第1B圖中所繪示之架構之哪一者，前述之解碼電路(舉例而言，解碼電路100A或解碼電路100B)可更包含解碼單元140，解碼維特比解碼器110之輸出Viterbi_Out以產生至少一個解碼結果。
第3A圖繪示依據本發明實施例第2圖繪示之分支計量產生器112-1。分支計量產生器112-1包含多個分支計量產生路徑310A及選擇單元320A。分支計量產生路徑310A依據維特比解碼器110之輸入FIR_EQ_OUT及具有圖形依賴之多個維特比目標位準分別產生多個中間值(舉例而言，被標記於分支計量產生路徑310A之輸出上之符號，例如(yi -x2Tland+2Tpit )2 ,(yi -x2TlandAvg )2 ,(yi -x2Tland+3Tpit )2 ,(yi -x3Tpit+2Tland )2 等等)。此外，選擇單元320A(於第3A圖中被標記為“Min”)選取中間值之一部分作為具有圖形依賴之分支計量。符號BranchMetrics2Tland 代表分支計量，其中下標指示具有圖形依賴之分支計量，其中，對應於2T-平面之分支計量作為具有圖形依賴之分支計量之範例。
此處，符號yi 代表輸入FIR_EQ_OUT，其中下標i指示藉由輸入FIR_EQ_OUT所承載之各值。此外，符號x(例如，x2Tland+2Tpit 、x2TlandAvg 、x2Tland +3Tpit 、x3Tpit+2Tland 等等)代表維特比目標位準，其中下標指示具有圖形依賴之維特比目標位準。舉例而言，符號x2Tland+2Tpit 代表對應於組合(2L，2P)之維特比目標位準，符號x2Tland+3Tpit 代表對應於組合(2L，3P)之維特比目標位準，而符號x3Tpit+2Tland 代表對應於組合(3P，2L)之維特比目標位準。於另一範例中，符號x2TlandAvg 代表對應於具有至少一個2T-平面之組合之維特比目標位準之平均值。
請注意，於本實施例中，分支計量產生路徑310A之每一者包含算術單元(例如，具有反向輸入(inverted input)之加法器)，計算維特比解碼器之輸入及具有圖形依賴之多個維特比目標位準之一者之間之差值，且分支計量產生路徑310A之每一者更包含平方單元(square unit)(例如乘法器)，計算上述差值之平方值以產生中間值之一者，其中選擇單元320A選取中間值之最小值，因此被標記為“Min”。以上所述僅用於說明之目的，並非為本發明之限制。依據第3A圖中繪示之實施例之一變形，例如繪示於第3B圖中之實施例，前述分支計量產生路徑之至少一部分，例如所述變形中之分支計量產生器112-2之分支計量產生路徑310B，包含算術單元(例如具有反向輸入之加法器)，計算維特比解碼器之輸入及維特比目標位準之間之差值，且分支計量產生路徑310B更包含平方單元(例如乘法器)，計算差值之平方值以產生中間值，其中選擇單元320B依據控制信號選取定值(constant value)或中間值作為具有圖形依賴之多個分支計量之至少一部分。
於所述變形中，選擇單元320B係為多工器，且因此被標記為“MUX”，其中對應於2T-平面之符號C2Tland 於所述變形中作為定值之範例。舉例而言，定值可係為零。於第2圖中繪示之分支計量產生器112-1被所述變形中之分支計量產生器112-2取代之情形下，在諸如第3B圖所繪示之控制信號之控制下，選擇單元320B可選取定值或中間值。請注意，控制信號可為具有圖形依賴之控制信號或不具有圖形依賴之控制信號。於控制信號具有圖形依賴之情形下，當偵測到對應於特定圖形之位準(例如，對應於2T-平面之位準)嚴重分散(scatter)時，選擇單元320B可選取定值。於控制信號不具有圖形依賴之情形下，當偵測到解碼結果不夠好時，選擇單元320B可選取定值。對所述變形不再作類似描述。稍後將參考第4圖-第5圖對控制信號之實施例做出說明。
依據第3B圖中繪示之實施例之一變形，分支計量產生路徑310B不涉及圖形依賴，但控制信號可為具有圖形依賴之控制信號或不具有圖形依賴之控制信號。於控制信號具有圖形依賴之情形下，當偵測到對應於特定圖形之位準(例如，對應於2T-平面之位準)嚴重分散時，選擇單元320B可選取定值。於控制信號不具有圖形依賴之情形下，當偵測到解碼結果不夠好時，選擇單元320B可選取定值。對所述變形不再作類似描述。稍後將參考第4圖-第5圖對控制信號之實施例做出說明。
依據第3A圖中繪示之實施例之變形，例如第3C圖所繪示的，前述分支計量產生路徑(例如，分支計量產生器112-3之分支計量產生路徑310C)中之至少一部分包含算術單元(例如，具有反向輸入之加法器)，計算維特比解碼器之輸入及具有圖形依賴之多個維特比目標位準之一者之間之差值，且分支計量產生路徑310C更包含平方單元(例如乘法器)，計算差值之平方值以產生中間值之一者，其中選擇單元320C依據控制信號選取定值或中間值之最小值。
於所述變形中，選擇單元320C係為多工器，且因此被標記為“MUX”，其中對應於2T-平面之符號C2Tland 於所述變形中作為定值之範例。舉例而言，定值可係為零。於第2圖中繪示之分支計量產生器112-1被所述變形中之分支計量產生器112-3取代之情形下，在諸如第3C圖所示之控制信號之控制下，選擇單元320C可選取定值或中間值之最小者。對所述變形不再作類似描述。稍後將參考第4圖-第5圖對控制信號之實施例做出說明。
請注意，以上所揭露之一些實施例(例如，第3A圖-第3C圖繪示之產生分支計量BranchMetrics2Tland 之實施例)中，產生對應於2T-平面之分支計量之分支計量產生器被用作範例。其僅用於說明之目的，並非為本發明之限制。依據本發明之另外一些實施例(例如，第3A圖-第3C圖繪示之變形)，產生分別對應於特定圖形之分支計量(例如分別對應於具有不同數目T之平面、不同數目T之凹槽及凹槽與平面之不同組合(例如，分支計量BranchMetricsmTland ，BranchMetricsnTpit ，BranchMetrics(mL，nP) ，BranchMetrics(mP，nL) ，BranchMetrics(mL，nP，qL) ，BranchMetrics(mP，nL，qP) 等等))，可藉由類似方法及對應分支計量產生器實施。
第4圖-第6圖依據本發明之某些實施例繪示第1A圖或第1B圖中繪示之維特比解碼器110之實施細節，其中所述實施例係為第2圖繪示之實施例之變形。
請參考第4圖，符號110-2用於代表本實施例中第1A圖或第1B圖繪示之維特比解碼器110。除上述之ACS單元114及存活路徑記憶體116之外，維特比解碼器110-2更包含第3B圖中繪示之分支計量產生器112-2及控制區塊118。分支計量產生器112-2可由第3C圖中繪示之分支計量產生器112-3取代。控制區塊118依據具有圖形依賴之多個維特比目標位準產生諸如第3B圖或第3C圖所示之控制信號。此外，分支計量產生器112-2依據維特比解碼器110之輸入FIR_EQ_OUT、控制信號及多個維特比目標位準產生多個分支計量。於使用分支計量產生器112-3之情形下，分支計量產生器112-3依據維特比解碼器110之輸入FIR_EQ_OUT、控制信號以及包含具有圖形依賴之維特比目標位准之多個維特比目標位準產生多個分支計量。
舉例而言，當偵測到對應於2T-平面之具有圖形依賴之維特比目標位準與具有圖形依賴之維特比目標位準之其他部分分離(separate)時，控制區塊118可控制選擇單元320B或320C(例如上文所述之多工器)選取定值，例如C2Tland ，或者更特別地，0。類似地，當偵測到對應於mT-平面之具有圖形依賴之維特比目標位準與具有圖形依賴之維特比目標位準之其他部分分離時，控制區塊118可控制選擇單元320B或320C選取定值，例如CmTland 。於另一範例中，當探測到對應於nT-凹槽之具有圖形依賴之維特比目標位準與具有圖形依賴之維特比目標位準之其他部分分離時，控制區塊118可控制選擇單元320B或320C選取定值CnTpit 。
於本實施例中，ACS單元114及存活路徑記憶體116之操作與前文之揭露類似，故此處不再做詳細描述。
請參考第5圖，於本實施例中，符號110-3用於代表第1A圖或第1B圖中繪示之維特比解碼器110。本實施例係為第4圖繪示之實施例之變形。維特比解碼器110-3依據自解碼單元140接收之控制信號執行維特比解碼。分支計量產生器112-2可由第3C圖中繪示之分支計量產生器112-3取代。更具體地，分支計量產生器112-2或112-3依據維特比解碼器110之輸入FIR_EQ_OUT及控制信號產生多個分支計量，其中解碼單元140解碼維特比解碼器110之輸出Viterbi_Out以產生控制信號，而控制信號之產生基於解碼單元140之至少一解碼結果。此外，分支計量產生器112-2依據多個維特比目標位準產生多個分支計量。於使用分支計量產生器112-3之情形下，分支計量產生器112-3依據包含具有圖形依賴之維特比目標位準之多個維特比目標位準產生多個分支計量。ACS單元114及存活路徑記憶體116之操作與前文之揭露類似，故此處不再做詳細描述。
請參考第6圖，於本實施例中，符號110-4用於代表第1A圖或第1B圖中繪示之維特比解碼器110。本實施例係為第4圖繪示之實施例之變形，亦為第5圖繪示之實施例之變形。請注意分支計量產生器112-2依據維特比解碼器110之輸入FIR_EQ_OUT及控制信號產生多個分支計量，其中解碼單元140解碼維特比解碼器110之輸出Viterbi_Out以產生至少一解碼結果，並且控制信號對應於所述解碼結果。ACS單元114及存活路徑記憶體116之操作與前文之揭露類似，故此處不再做詳細描述。
請注意，依據上述揭露中某些實施例之變形(例如，第4圖-第6圖中繪示之變形)，上述之分支計量產生路徑可不涉及圖形依賴，而控制信號(若存在)可係為具有圖形依賴之控制信號或不具有圖形依賴之控制信號。於控制信號具有圖形依賴之情形下，當偵測到對應於特定圖形之位準嚴重分散時，上述之選擇單元可選取定值(若存在)。於控制信號不具有圖形依賴之情形下，當偵測到解碼結果不夠好時，選擇單元可選取定值(若存在)。對所述變形不再作類似描述。
此外，依據上述揭露中某些實施例之變形(例如，第2圖、第3A圖-第3C圖及第4圖-第6圖中繪示之變形)，上述之分支計量產生路徑中之平方單元可由絕對值(absolute value)計算單元取代，其中所述絕對值計算單元計算差值之絕對值以產生相關中間值。於上述變形中，每一分支計量產生路徑輸出其前端電路產生之差值之絕對值，替代差值之平方值之輸出。任一其他指示改變差值幅度(magnitude)之變形均可應用於本發明。差值幅度係為選取中間值所採用的參數之一。對所述變形不再作類似描述。
本發明之優點之一係為藉由利用本發明之某些實施例之解碼電路，具有圖形依賴之維特比目標位準可響應於圖形依賴而被適當提取。因此，本發明可提供較先前技術更佳的維特比解碼控制。
本發明之另一優點係為藉由利用本發明之某些實施例之解碼電路，分支計量響應於圖形依賴及/或解碼單元之至少一解碼結果而適當產生。因此，本發明可提供較先前技術更佳的維特比解碼控制。
以上所述僅為本發明之較佳實施例，舉凡熟悉本案之人士援依本發明之精神所做之等效變化與修飾，皆應涵蓋於後附之申請專利範圍內。
100A、100B．．．解碼電路
110、110-1、110-2、110-3、110-4．．．維特比解碼器
112-1、112-2、112-3．．．分支計量產生器
114．．．ACS單元
116．．．存活路徑記憶體
118．．．控制區塊
120A、120B．．．具有圖形依賴之位準調節器
130．．．截剪器
140．．．解碼單元
310A、310B、310C．．．分支計量產生路徑
320A、320B、320C．．．選擇單元
第1A圖係為依據本發明第一實施例之解碼電路之示意圖。
第1B圖係為依據本發明第二實施例之解碼電路之示意圖。
第2圖依據本發明實施例繪示第1A圖或第1B圖中繪示之維特比解碼器之實施細節。
第3A圖繪示依據本發明實施例第2圖繪示之分支計量產生器。
第3B圖依據第3A圖中繪示之實施例之變形繪示第2圖繪示之分支計量產生器。
第3C圖依據第3A圖中繪示之實施例之另一變形繪示第2圖繪示之分支計量產生器。
第4圖-第6圖依據本發明之某些實施例繪示第1A圖或第1B圖中繪示之維特比解碼器之實施細節。
100B．．．解碼電路
110．．．維特比解碼器
120B．．．具有圖形依賴之位準調節器

Claims (22)

  1. 一種解碼電路，包含：一具有圖形依賴之位準調節器，產生具有圖形依賴之多個維特比目標位準；以及一維特比解碼器，依據具有圖形依賴之該多個維特比目標位準執行維特比解碼。
  2. 如申請專利範圍第1項所述之解碼電路，其中具有圖形依賴之該位準調節器依據該維特比解碼器之一輸入產生具有圖形依賴之該多個維特比目標位準。
  3. 如申請專利範圍第2項所述之解碼電路，更包含：一截剪器，對該維特比解碼器之該輸入執行一截剪操作以產生一截剪結果；其中具有圖形依賴之該位準調節器依據該截剪結果產生具有圖形依賴之該多個維特比目標位準。
  4. 如申請專利範圍第1項所述之解碼電路，其中具有圖形依賴之該位準調節器依據該維特比解碼器之一輸出產生具有圖形依賴之該多個維特比目標位準。
  5. 如申請專利範圍第1項所述之解碼電路，其中該維特比解碼器包含：一分支計量產生器，依據該維特比解碼器之一輸入及具有圖形依賴之該多個維特比目標位準產生多個分支計量；一加-比較-選擇運算單元，依據該多個分支計量執行多個加-比較-選擇運算操作，以產生多個決策位元；以及一存活路徑記憶體，臨時儲存該多個決策位元以及輸出該維特比解碼器之一輸出。
  6. 如申請專利範圍第1項所述之解碼電路，其中該維特比解碼器包含：一控制區塊，依據具有圖形依賴之該多個維特比目標位準產生一控制信號；一分支計量產生器，依據該維特比解碼器之一輸入、該控制信號以及多個維特比目標位準產生多個分支計量；一加-比較-選擇運算單元，依據該多個分支計量執行多個加-比較-選擇運算操作，以產生多個決策位元；以及一存活路徑記憶體，臨時儲存該多個決策位元以及輸出該維特比解碼器之一輸出。
  7. 如申請專利範圍第6項所述之解碼電路，其中該多個維特比目標位準包含具有圖形依賴之該多個維特比目標位準。
  8. 一種解碼電路，包含：一維特比解碼器，依據具有圖形依賴之多個維特比目標位準執行維特比解碼，其中該維特比解碼器包含一分支計量產生器，該分支計量產生器依據該維特比解碼器之一輸入及具有圖形依賴之該多個維特比目標位準產生具有圖形依賴之多個分支計量，以及該分支計量產生器包含：多個分支計量產生路徑，依據該維特比解碼器之該輸入及具有圖形依賴之該多個維特比目標位準分別產生多個中間值；以及一選擇單元，選取該多個中間值之一部分作為具有圖形依賴之該多個分支計量。
  9. 如申請專利範圍第8項所述之解碼電路，其中該多個分支計量產生路徑之每一者包含：一算術單元，計算該維特比解碼器之該輸入及具有圖形依賴之該多個維特比目標位準之一者之間之一差值。
  10. 如申請專利範圍第9項所述之解碼電路，其中該選擇單元選取一定值或該多個中間值之一最小值。
  11. 如申請專利範圍第8項所述之解碼電路，其中該維特比解碼器更包含：一加-比較-選擇運算單元，依據該多個分支計量執行多個加-比較-選擇運算操作，以產生多個決策位元；以及一存活路徑記憶體，臨時儲存該多個決策位元以及輸出該維特比解碼器之一輸出。
  12. 如申請專利範圍第8項所述之解碼電路，更包含：一解碼單元，解碼該維特比解碼器之一輸出以產生至少一解碼結果。
  13. 一種解碼電路，包含：一維特比解碼器，依據一維特比目標位準執行維特比解碼，其中該維特比解碼器包含一分支計量產生器，依據該維特比解碼器之一輸入及該維特比目標位準產生具有圖形依賴之多個分支計量之至少一部分，以及該分支計量產生器包含：一分支計量產生路徑，依據該維特比解碼器之該輸入及該維特比目標位準產生一中間值；以及一選擇單元，依據具有圖形依賴之一控制信號選取該中間值或一定值作為具有圖形依賴之該多個分支計量之該至少一部分。
  14. 如申請專利範圍第13項所述之解碼電路，其中該分支計量產生路徑包含：一算術單元，計算該維特比解碼器之該輸入及該維特比目標位準之間之一差值。
  15. 如申請專利範圍第13項所述之解碼電路，其中該維特比解碼器更包含：一加-比較-選擇運算單元，依據該多個分支計量執行多個加-比較-選擇運算操作，以產生多個決策位元；以及一存活路徑記憶體，臨時儲存該多個決策位元以及輸出該維特比解碼器之一輸出。
  16. 如申請專利範圍第13項所述之解碼電路，更包含：一解碼單元，解碼該維特比解碼器之一輸出以產生至少一解碼結果。
  17. 一種解碼電路，包含：一維特比解碼器，依據一控制信號執行維特比解碼，其中該維特比解碼器包含：一分支計量產生器，依據該維特比解碼器之一輸入及該控制信號產生多個分支計量；一加-比較-選擇運算單元，依據該多個分支計量執行多個加-比較-選擇運算操作，以產生多個決策位元；以及一存活路徑記憶體，臨時儲存該多個決策位元以及輸出該維特比解碼器之一輸出。
  18. 如申請專利範圍第17項所述之解碼電路，其中該維特比解碼器更包含：一控制區塊，依據具有圖形依賴之多個維特比目標位準產生該控制信號。
  19. 如申請專利範圍第18項所述之解碼電路，其中該分支計量產生器依據包含具有圖形依賴之該多個維特比目標位準之多個維特比目標位準產生該多個分支計量。
  20. 如申請專利範圍第17項所述之解碼電路，更包含：一解碼單元，解碼該維特比解碼器之該輸出以產生該控制信號。
  21. 如申請專利範圍第20項所述之解碼電路，其中該分支計量產生器依據多個維特比目標位準產生該多個分支計量。
  22. 如申請專利範圍第17項所述之解碼電路，更包含：一解碼單元，解碼該維特比解碼器之該輸出以產生至少一解碼結果，其中該控制信號對應於該至少一解碼結果。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060233093A1 (en) * 2005-04-14 2006-10-19 Hideo Ando Storage medium, reproducing method, and recording method
US7131054B2 (en) * 2001-09-17 2006-10-31 Digeo, Inc. Apparatus and method for efficient decoder normalization
TW200935754A (en) * 2007-10-19 2009-08-16 Sony Corp Data decoding apparatus, data decoding method, data tramsmitting/receiving system, data receiving apparatus, data receiving method and program
TW200937873A (en) * 2008-02-11 2009-09-01 Samsung Electronics Co Ltd Method and apparatus for channel encoding and decoding in a communication system using low-density parity-check codes

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ZA947317B (en) * 1993-09-24 1995-05-10 Qualcomm Inc Multirate serial viterbi decoder for code division multiple access system applications
US7599450B2 (en) * 2004-02-03 2009-10-06 Seagate Technology Pattern-dependent equalization and detection
US7949927B2 (en) * 2006-11-14 2011-05-24 Samsung Electronics Co., Ltd. Error correction method and apparatus for predetermined error patterns
US8255780B2 (en) * 2009-02-18 2012-08-28 Saankhya Labs Pvt Ltd. Scalable VLIW processor for high-speed viterbi and trellis coded modulation decoding

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7131054B2 (en) * 2001-09-17 2006-10-31 Digeo, Inc. Apparatus and method for efficient decoder normalization
US20060233093A1 (en) * 2005-04-14 2006-10-19 Hideo Ando Storage medium, reproducing method, and recording method
TW200935754A (en) * 2007-10-19 2009-08-16 Sony Corp Data decoding apparatus, data decoding method, data tramsmitting/receiving system, data receiving apparatus, data receiving method and program
TW200937873A (en) * 2008-02-11 2009-09-01 Samsung Electronics Co Ltd Method and apparatus for channel encoding and decoding in a communication system using low-density parity-check codes

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