TWI423424B - 具極低電容之橫向暫態電壓抑制器 - Google Patents

具極低電容之橫向暫態電壓抑制器 Download PDF

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Kun Hsien Lin
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Description

具極低電容之橫向暫態電壓抑制器
本發明係有關一種橫向暫態電壓抑制器，特別是關於一種具極低電容之橫向暫態電壓抑制器。
由於積體電路(IC)之元件已微縮化至奈米尺寸，很容易受到靜電放電(ESD)的衝擊而損傷，再加上一些電子產品，如筆記型電腦或手機亦作的比以前更加輕薄短小，對ESD衝擊的承受能力更為降低。對於這些電子產品，若沒有利用適當的ESD保護裝置來進行保護，則電子產品很容易受到ESD的衝擊，而造成電子產品發生系統重新啟動，甚至硬體受到傷害而無法復原的問題。目前，所有的電子產品都被要求能通過IEC 61000-4-2標準之ESD測試需求。對於電子產品的ESD問題，使用暫態電壓抑制器(TVS)是較為有效的解決方法，讓ESD能量快速透過TVS予以釋放，避免電子產品受到ESD的衝擊而造成傷害。TVS的工作原理如第1圖所示，在印刷電路板(PCB)上，暫態電壓抑制器10並聯欲保護裝置12，當ESD情況發生時，暫態電壓抑制器10係瞬間被觸發，同時，暫態電壓抑制器10亦可提供一低電阻路徑，以供暫態之ESD電流進行放電，讓ESD暫態電流之能量透過暫態電壓抑制器10得以釋放。
如第2圖及第3圖所示，傳統之暫態電壓抑制器包含一第一二極體14、一第二二極體16與一齊納(Zener)二極體18。第一二極體14係由一P型重摻雜區20、一N型重摻雜區22與一P型輕摻雜井區24所形成。第二二極體16係由一P型重摻雜區26、一N型重摻雜區28與一N型輕摻雜井區30所形成。齊納二極體18係由一P型重摻雜區32、二N型重摻雜區34、36與一P型井區38所形成。此外，每一井區係利用一場氧化層40予以隔離。然而，在元件運作之後，P型輕摻雜井區24與N型輕摻雜井區30之摻雜濃度會被P型井區38影響，並同時增加，以造成傳統暫態電壓抑制器之高輸入電容。
對於高速介面應用，如十億位元乙太網路(Gigabit Ethernet)、通用串列匯流排(USB)3.0等等。為了配合較好的訊號效能，暫態電壓抑制器的輸入電容，會盡量設計地愈小愈好。然而，為了較好的靜電放電效能，會設計較大尺寸的暫態電壓抑制器，但此舉會同時將輸入電容變大。因此如何在不縮小元件尺寸的前提下，降低暫態電壓抑制器之輸入電容，是一種挑戰。
因此，本發明係在針對上述之困擾，提出一種具極低電容之橫向暫態電壓抑制器，以解決習知所產生的問題。
本發明之主要目的，在於提供一種橫向暫態電壓抑制器，其係於一基板中，採用深溝渠隔離結構以隔離每一摻雜井區，進而得到極低輸入電容。此輸入電容不僅有益於訊號效能，更適用於高速介面應用。
為達上述目的，本發明提供一種具極低電容之橫向暫態電壓抑制器，其包含一第一型基板與一位於第一型基板中之至少一二極體串接結構。此串接結構更包含至少一第二型輕摻雜井區與至少一第一型輕摻雜井區，一第一、第二重摻雜區係設於第二型輕摻雜井區中，一第三、第四重摻雜區係設於第一型輕摻雜井區中。對於每一摻雜區之摻雜型態，第一、第二重摻雜區互為相異型，第三、第四重摻雜區互為相異型，第二、第三重摻雜區互為相異型並互相連接。串接結構係與一第二型井區相鄰，一第五、第六、第七重摻雜區係設於第二型井區中，且第六、第七重摻雜區分別與第五重摻雜區互為相異型。抑制器更包含複數深溝渠隔離結構，其係設於第一型基板中，且其深度較第二型輕摻雜井區、第二型井區、第一型輕摻雜井區更深，使每一井區藉由一深溝渠隔離結構相互隔離。
茲為使 貴審查委員對本發明之結構特徵及所達成之功效更有進一步之瞭解與認識，謹佐以較佳之實施例圖及配合詳細之說明，說明如後：
請參閱第4圖與第5圖，第5圖為第4圖之等效電路圖。本發明包含一第一型基板42，且至少一二極體串接結構44、第二型井區46與複數深溝渠隔離結構48，其中第二型井區46與二極體串接結構相鄰44。為了大幅降低本發明之輸入電容，二極體串接結構44包含至少一第二型輕摻雜井區50與至少一第一型輕摻雜井區52，其係皆設於第一型基板42中。在第一實施例中，二極體串接結構44、第二型輕摻雜井區50與第一型輕摻雜井區52之數量皆以一為例。此外，第一型基板42、第二型井區46、第二型輕摻雜井區50與第一型輕摻雜井區52分別以N型基板、P型井區、P型輕摻雜井區與N型輕摻雜井區為例。第二型輕摻雜井區50與第一型輕摻雜井區52相鄰，第一型輕摻雜井區52與第二型井區46相鄰。位於第二型輕摻雜井區50與第一型輕摻雜井區52之間的一深溝渠隔離結構48亦與第二型輕摻雜井區50與第一型輕摻雜井區52相鄰接，且位於第一型輕摻雜井區52與第二型井區46之間的一深溝渠隔離結構48亦與第一型輕摻雜井區52 與第二型井區46相鄰接。深溝渠隔離結構48之材質為介電材料，且其深度大於第二型輕摻雜井區50、第二型井區46與第一型輕摻雜井區52之深度，且深溝渠隔離結構48係用來隔離第二型輕摻雜井區50、第二型井區46與第一型輕摻雜井區52。
一第一、第二重摻雜區54、56係設於第二型輕摻雜井區50中，並互為相異型。具體而言，第一重摻雜區54與第二型輕摻雜井區50為同型；第二重摻雜區56與第一型基板42同型。一第一二極體58由第一重摻雜區54、第二重摻雜區56與第二型輕摻雜井區50形成。
一第三、第四重摻雜區60、62係設於第一型輕摻雜井區52中，並互為相異型，且第二重摻雜區56與第三重摻雜區60互為相異型。詳言之，第三重摻雜區60與第一重摻雜區54為同型；第四重摻雜區62與第二重摻雜區56為同型。第三、第四重摻雜區60、62與第一型輕摻雜井區52係構成一第二二極體64。此外，第二重摻雜區56連接第三重摻雜區60，且第二重摻雜區56與第三重摻雜區60同時連接一輸入輸出接腳(I/O pin)。
一第五、第六、第七重摻雜區66、68、70係位於第二型井區46中，且第五重摻雜區66分別與第六、第七重摻雜區68、70互為相異型。詳言之，第五重摻雜區66與第三重摻雜區60為同型；第六重摻雜區68、第七重摻雜區70與第四重摻雜區62為同型。第一、第五、第六重摻雜區54、66、68皆連接至一作為接地電位之低電壓。第四、第七重摻雜區62、70皆連接至一高電壓Vcc。第五、第六、第七重摻雜區66、68、70與第二型井區46係構成一齊納(Zener)二極體72。
當對抑制器進行偏壓時，靜電放電(ESD)電流係以一橫向路徑流經上 位於二極體串接結構44與第二型井區46之間的一深溝渠隔離結構48，亦與二極體串接結構44與第二型井區46互相鄰接。換言之，深溝渠隔離結構48係隔離二極體串接結構44，使每一井區各自獨立。
第二實施例的驅動過程與第一實施例相同，於此不再贅述。
第二實施例亦可以另一種型態展現。當第一型基板42與第一型輕摻雜井區52分別為P型基板與P型輕摻雜井區時，第二型輕摻雜井區50與第二型井區46分別為N型輕摻雜井區與N型井區。此外，每一二極體串接結構44之第一、第二、第三、第四重摻雜區54、56、6062，與第五、第六、第七重摻雜區66、68、70係對應基板42及每一摻雜井區50、52、46之摻雜型態而改變。每一二極體串接結構44之第一重摻雜區54，與第五、第六重摻雜區66、68連接高電壓Vcc，每一二極體串接結構44之第四重摻雜區62，與第七重摻雜區70則連接上述之低電壓。
為了大幅降低暫態電壓抑制器之輸入電容，以下介紹第三實施例。請參閱第8圖與第9圖，第9圖為第8圖之等效電路圖。第三實施例與第一實施例差異在於有複數個第二型輕摻雜井區50與第一型輕摻雜井區52水平設於第一型基板42中。為了清楚描述第三實施例，第二型輕摻雜井區50與第一型輕摻雜井區52之數量係以二為例。第二型輕摻雜井區50互相相鄰，第一型輕摻雜井區52亦互相相鄰，且其中一第一型輕摻雜井區52係與第二型井區46相鄰，第二型輕摻雜井區50係透過第一、第二重摻雜區54、56互相串聯，第一型輕摻雜井區52則透過第三、第四重摻雜區60、62互相串聯。更者，利用第二、第三重摻雜區56、60，第二型輕摻雜井區50可與最其相鄰之第一型輕摻雜井區52相連接，互相連接之第二、第三重 述井區。且於驅動後，第二型井區46會因為深溝渠隔離結構48的關係，而無法影響第二型輕摻雜井區50與第一型輕摻雜井區52。所以，本發明不但具有極低輸入電容，以有利訊號品質，更適用於高速介面應用。
第一實施例亦可以另一種型態展現。當第一型基板42與第一型輕摻雜井區52分別為P型基板與P型輕摻雜井區時，第二型輕摻雜井區50與第二型井區46分別為N型輕摻雜井區與N型井區。此外，第一、第二、第三、第四、第五、第六、第七重摻雜區54、56、60、62、66、68、70係對應基板42及每一摻雜井區50、52、46之摻雜型態而改變。第一、第五、第六重摻雜區54、66、68連接高電壓Vcc，第四、第七重摻雜區62、70則連接上述之低電壓。
以下介紹第二實施例，請參閱第6圖與第7圖，第7圖為具有多通道之暫態電壓抑制器，並為第6圖之等效電路圖。第二實施例與第一實施例的差異在於有複數個設於第一型基板42中的二極體串接結構44。每一二極體串接結構44之第二、第三重摻雜區56、60係連接至一輸入輸出接腳，每一二極體串接結構44之第一重摻雜區54、第五、第六重摻雜區66、68則連接至低電壓，每一二極體串接結構44之第四重摻雜區62與第七重摻雜區70則連接至高電壓Vcc。
再者，二極體串接結構44互相相鄰，且其中二二極體串接結構44與第二型井區46相鄰。對於每一二極體串接結構44，位於第二型輕摻雜井區50與第一型輕摻雜井區52之間的一深溝渠隔離結構48，係與第二型輕摻雜井區50與第一型輕摻雜井區52互相鄰接。位於二相鄰之二極體串接結構44之間的一深溝渠隔離結構48，亦與此二二極體串接結構44互相鄰接。 摻雜區56、60則同時連接至一輸入輸出接腳。
在第三實施例中，最左側之第二型輕摻雜井區50係視為第一第二輕摻雜井區50，最右側之第一型輕摻雜井區52係視為最後第二輕摻雜井區52。第一第二輕摻雜井區50之第一重摻雜區54，與第五、第六重摻雜區66、68連接低電壓，最後第二輕摻雜井區52之第四重摻雜區62，與第七重摻雜區70連接高電壓Vcc，使第二型摻雜井區50之第一、第二重摻雜區54、56，及第一型輕摻雜井區52之第三、第四重摻雜區60、62皆被偏壓。
位於第二型摻雜井區50與第一型輕摻雜井區52之間的一深溝渠隔離結構48，係與第二型摻雜井區50與第一型輕摻雜井區52互相鄰接。位於相鄰二第二型摻雜井區50之間的一深溝渠隔離結構48，亦與此二第二型摻雜井區50互相鄰接。位於相鄰二第一型摻雜井區52之間的一深溝渠隔離結構48，亦與此二第一型摻雜井區52互相鄰接。位於第一型摻雜井區52與第二型井區46之間的一深溝渠隔離結構48，亦與第一型摻雜井區52與第二型井區46互相鄰接。換言之，深溝渠隔離結構48係隔離第二型摻雜井區50與第一型摻雜井區52，使每一井區各自獨立。
當對抑制器進行偏壓時，靜電放電電流係以一橫向路徑流經上述井區。且於驅動後，第二型井區46會因為深溝渠隔離結構48的關係，而無法影響第二型輕摻雜井區50與第一型輕摻雜井區52。此外，當互相串聯之二極體58、64之數量愈多，則暫態電壓抑制器的輸入電容也會更低。因此，第三實施例具有比第一實施例更低的輸入電容。
第三實施例亦可以另一種型態展現。當第一型基板42與第一型輕摻雜井區52分別為P型基板與P型輕摻雜井區時，第二型輕摻雜井區50與第 二型井區46分別為N型輕摻雜井區與N型井區。此外，每一第二型輕摻雜井區50之第一、第二重摻雜區54、56、每一第一型輕摻雜井區52之第三、第四重摻雜區60、62，與第五、第六、第七重摻雜區66、68、70係對應基板42及每一摻雜井區50、52、46之摻雜型態而改變。此外，第一第二型輕摻雜井區50之第一重摻雜區54、第五、第六重摻雜區66、68連接高電壓Vcc，最後第一型輕摻雜井區52之第四重摻雜區62，與第七重摻雜區70則連接上述之低電壓，使第二型輕摻雜井區50之第一、第二重摻雜區54、56，與第一型輕摻雜井區52之第三、第四重摻雜區60、62皆被偏壓。
綜上所述，設於基板中的深溝渠隔離結構可使每一井區各自獨立，進而使本發明具有極低之輸入電容，以有益訊號品質。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
10‧‧‧暫態電壓抑制器
12‧‧‧欲保護裝置
14‧‧‧第一二極體
16‧‧‧第二二極體
18‧‧‧齊納二極體
20‧‧‧P型重摻雜區
22‧‧‧N型重摻雜區
24‧‧‧P型輕摻雜井區
26‧‧‧P型重摻雜區
28‧‧‧N型重摻雜區
30‧‧‧N型輕摻雜井區
32‧‧‧P型重摻雜區
34‧‧‧N型重摻雜區
36‧‧‧N型重摻雜區
38‧‧‧P型井區
40‧‧‧場氧化層
42‧‧‧第一型基板
44‧‧‧二極體串接結構
46‧‧‧第二型井區
48‧‧‧深溝渠隔離結構
50‧‧‧第二型輕摻雜井區
52‧‧‧第一型輕摻雜井區
54‧‧‧第一重摻雜區
56‧‧‧第二重摻雜區
58‧‧‧第一二極體
60‧‧‧第三重摻雜區
62‧‧‧第四重摻雜區
64‧‧‧第二二極體
66‧‧‧第五重摻雜區
68‧‧‧第六重摻雜區
70‧‧‧第七重摻雜區
72‧‧‧齊納二極體
第1圖為先前技術之與欲保護裝置連接之暫態電壓抑制器的電路方塊圖。
第2圖為先前技術之暫態電壓抑制器之電路示意圖。
第3圖為先前技術之暫態電壓抑制器結構剖視圖。
第4圖為本發明之第一實施例之結構剖視圖。
第5圖為本發明之第一實施例之電路示意圖。
第6圖為本發明之第二實施例之結構剖視圖。
第7圖為本發明之第二實施例之電路示意圖。
第8圖為本發明之第三實施例之結構剖視圖。
第9圖為本發明之第三實施例之電路示意圖。
42．．．第一型基板
44．．．二極體串接結構
46．．．第二型井區
48．．．深溝渠隔離結構
50．．．第二型輕摻雜井區
52．．．第一型輕摻雜井區
54．．．第一重摻雜區
56．．．第二重摻雜區
58．．．第一二極體
60．．．第三重摻雜區
62．．．第四重摻雜區
64．．．第二二極體
66．．．第五重摻雜區
68．．．第六重摻雜區
70．．．第七重摻雜區
72．．．齊納二極體

Claims (13)

  1. 一種具極低電容之橫向暫態電壓抑制器，包含：一第一型基板；至少一二極體串接結構，其係設於該第一型基板中，該二極體串接結構包含：至少一第二型輕摻雜井區，位於該第一型基板中，且一第一、第二重摻雜區位於該第二型輕摻雜井區中，該第一、第二重摻雜區互為相異型；以及至少一第一型輕摻雜井區，與該第二型輕摻雜井區相鄰，並位於該第一型基板中，且一第三、第四重摻雜區位於該第一型輕摻雜井區中，該第三、第四重摻雜區互為相異型，又該第二、第三重摻雜區互為相異型且互相連接；一第二型井區，其與該二極體串接結構相鄰，並位於該第一型基板中，且一第五、第六、第七重摻雜區係位於該第二型井區中，該第五重摻雜區分別與該第六、第七重摻雜區互為相異型；以及複數深溝渠隔離結構，其深度大於該第二型井區、該第二型輕摻雜井區與該第一型輕摻雜井區之深度，並位於該第一型基板中，且鄰接該第二型井區、該第二型輕摻雜井區與該第一型輕摻雜井區，以隔離相鄰之該第二型輕摻雜井區、該第二型井區與該第一型輕摻雜井區。
  2. 如申請專利範圍第1項所述之具極低電容之橫向暫態電壓抑制器，其中該二極體串接結構之該第二、第三重摻雜區係連接一接腳。
  3. 如申請專利範圍第1項所述之具極低電容之橫向暫態電壓抑制器，其中該二極體串接結構為複數個時，該些二極體串接結構係水平設置於該第一型基板中，且該些深溝渠隔離結構亦將每一該二極體串接結構予以隔 離。
  4. 如申請專利範圍第1項所述之具極低電容之橫向暫態電壓抑制器，其中該第一、第二重摻雜區分別與該第二型輕摻雜井區與該第一型基板同型，該第三、第四重摻雜區分別與該第一、第二重摻雜區同型，該第五重摻雜區與該第三重摻雜區同型，該第六、第七重摻雜區與該第四重摻雜區同型。
  5. 如申請專利範圍第4項所述之具極低電容之橫向暫態電壓抑制器，其中該第一、第五、第六重摻雜區連接一低電壓，該第四、第七重摻雜區連接一高電壓。
  6. 如申請專利範圍第1項所述之具極低電容之橫向暫態電壓抑制器，其中該第二型輕摻雜井區與該第一型輕摻雜井區皆為複數個時，該些第二型輕摻雜井區彼此相鄰，該些第一型輕摻雜井區彼此相鄰，且每一該第二型輕摻雜井區透過該第一、第二重摻雜區互相串聯，每一該第一型輕摻雜井區透過該第三、第四重摻雜區互相串聯，又最相鄰之該第二型輕摻雜井區與該第一型輕摻雜井區分別透過該第二、第三重摻雜區互相連接。
  7. 如申請專利範圍第6項所述之具極低電容之橫向暫態電壓抑制器，其中第一個該第二型輕摻雜井區之該第一重摻雜區連接一低電壓，最後一個該第一型輕摻雜井區之該第四重摻雜區連接一高電壓，使該些第一、第二、第三、第四重摻雜區皆被施加偏壓。
  8. 如申請專利範圍第5項所述之具極低電容之橫向暫態電壓抑制器，其中該低電壓為接地電位。
  9. 如申請專利範圍第7項所述之具極低電容之橫向暫態電壓抑制器，其中該低電壓為接地電位。
  10. 如申請專利範圍第6項所述之具極低電容之橫向暫態電壓抑制器，其中該些第二型輕摻雜井區與該些第一型輕摻雜井區係水平設置於該第一型 基板中，且該些深溝渠隔離結構亦將每一該第二型輕摻雜井區與每一該第一型井區予以隔離。
  11. 如申請專利範圍第1項所述之具極低電容之橫向暫態電壓抑制器，其中該第一型基板、該第一型輕摻雜井區分別為N型基板、N型輕摻雜井區時，該第二型輕摻雜井區、該第二型井區分別為P型輕摻雜井區、P型井區。
  12. 如申請專利範圍第1項所述之具極低電容之橫向暫態電壓抑制器，其中該第一型基板、該第一型輕摻雜井區分別為P型基板、P型輕摻雜井區時，該第二型輕摻雜井區、該第二型井區分別為N型輕摻雜井區、N型井區。
  13. 如申請專利範圍第1項所述之具極低電容之橫向暫態電壓抑制器，其中該些深溝渠隔離結構之材質為介電材料。
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