TWI419316B

TWI419316B - 感測裝置及其製造方法

Info

Publication number: TWI419316B
Application number: TW99125867A
Authority: TW
Inventors: Ping Hung Yin; Shuenn Ren Hsiao
Original assignee: Himax Imagimg Inc
Priority date: 2010-08-04
Filing date: 2010-08-04
Publication date: 2013-12-11
Also published as: TW201208045A

Description

感測裝置及其製造方法

本發明係有關於一種感測裝置，特別是有關於一種背部照光之感測裝置，其包括配置在感測畫素陣列前側之記憶體單元。

習知的影像感測裝置(例如CMOS影像感測器，CIS)包括多個提高影像感測器效能的關鍵元件，舉例來說，有彩色濾光器、將光轉換為電信號的感測畫素陣列、接收電信號且將電信號轉換為數位信號並接著處理數位信號之電路等等。CIS技術具有能將上述所有的元件合併在單一晶粒或晶片上的優點。

第1圖係表示習知前側照光(front-side illumination，FSI)之CMOS影像感測器的截面圖。參閱第1圖，CMOS影像感測器1包括具有複數畫素100之畫素陣列10、形成CMOS電路之複數金屬層11、彩色濾光器12、以及微透鏡(microlens) 13。金屬層11形成在畫素陣列10上以互相連接。彩色濾光器12形成在金屬層11上。CMOS影像感測器1透過微透鏡12接收光線14，且接收之光線透過彩色濾光器12與金屬層11而傳送至畫素陣列10。由於前側照光之CMOS影像感測器1需要多個不被金屬層11之金屬線所阻擋的光感測區域以獲得較大的開口率，因此連接內部畫素電路與周邊電路之金屬線在形成時受到嚴重的約束。對於畫素100與周邊電路間金屬線相互連接的約束，限制了畫素-周邊聯繫可利用的最大頻寬。因此，使得CMOS影像感測器之參數(例如最大畫框速率、動態範圍等等)不理想。此外，當畫素100的尺寸變小時，畫素陣列10之效能降低，包括量子效率(quantum efficiency，QE)、相互感應效應(cross-talk effect)、及暗電流等等。

因此，發展出CMOS影像感測器的背部照光(back-side illumination，BSI)。第2圖表示習知背部照光之CMOS影像感測器的截面圖。參閱第2圖CMOS影像感測器20包括具有複數畫素200之畫素陣列20、形成CMOS電路之複數金屬層21、彩色濾光器22、以及微透鏡23。畫素陣列20透過彩色濾光器22與微透鏡23接收光線24而不會透過金屬層21。由於光線係穿透彩色濾光器22與微透鏡23時，畫素陣列200之效能則不會受到光線穿透金屬層21的影響而受到阻擋。

本發明提供一種感測裝置，其包括畫素感測陣列與記憶體單元。感測畫素陣列形成在基底，其包括用來感測光線之複數畫素。基底具有第一側以及相對於第一側之第二側，且感測畫素陣列透過第一側接收光線以執行光線感測。記憶體單元形成在基底之第二側，以記憶儲存資料。

在一些實施例中，記憶體單元包括第一金屬層、第二金屬層、複數第一金屬線、以及複數第二金屬線。第一與第二金屬層形成在基底之第二側。記憶體單元形成在第一金屬層與第二金屬層。複數第一金屬線形成在第一金屬層。複數第二金屬線形成在第二金屬層且與第一金屬線交錯。每一組交錯之第一金屬線與第二金屬線形成一記憶胞以記憶儲存資料。當資料寫入至記憶胞以記憶儲存時，對應此記憶胞之第一金屬線透過一通道來連接對應之第二金屬線。

本發明更提供一種感測裝置之製造方法，包括以下步驟：提供一基底；以及在基底形成感測畫素陣列。基底具有第一側以及相對於第一側之第二側，且感測畫素陣列透過第一側接收光線以執行光線感測。感測裝置之製造方法更包括：在基底之第二側形成一記憶體單元，用以記憶儲存資料。

在一些實施例中，形成記憶體單元之步驟包括：在基底之第二側形成一第一金屬層以及一第二金屬層；在第一金屬層形成複數第一金屬線；以及在第二金屬層形成複數第二金屬線。複數第二金屬線與複數第一金屬線交錯，且每一組操作之第一金屬線與第二金屬線形成一記憶胞以記憶儲存資料。此外，資料係藉由透過一通道將第一金屬線連接對應之第二金屬線而寫入至對應之該記憶胞。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。

第3圖係表示根據本發明實施例之感測裝置的截面圖。參閱第3圖，感測裝置3包括畫素陣列30、複數金屬層31、彩色濾光器32、以及微透鏡33。畫素陣列30形成在基底310，且包括複數畫素300，該些畫素300配置成複數列與複數行以感測光線。基底310具有第一側30a以及相對於第一側30a之第二側30b。在此實施例中，感測裝置3係使用背部照光技術。因此，微透鏡33形成30a，且彩色濾光器32形成在微透鏡33與感測畫素陣列30之間。在另一實施例中，微透鏡33可形成在彩色率光器32與感測畫素陣列30之間。金屬層31形成在基底310之第二側30b。於是，感測畫素陣列30透過在第一側30a之微透鏡33與彩色濾光器32來接收光線34。因此，光線34不會被位在第二側30b之金屬線31所阻擋。

在此實施例中，以四層金屬層31₁ ～31₄ 為例來說明。然而，金屬層之數量是根據實際需求而定。在四層金屬層31₁ ～31₄ 中，兩金屬層用來形成記憶體單元。舉例來說，如第3圖所示，金屬層31₁ 及31₂ 用來形成記憶體單元35以執行記憶儲存。在此實施例中，記憶體單元35係以唯讀記憶體(read-only memory，ROM)來實現。第4圖係表示感測裝置3之上視圖。為了清楚說明，第4圖僅呈現第3圖中的感測畫素陣列30以及形成在金屬層31₁ 及31₂ 的記憶體單元35。參閱第4圖，記憶體單元35包括形成在金屬層31₁ 之複數第一金屬線ML1₁ ～ML1_M 以及形成在金屬層31₂ 之複數第二金屬線ML2₁ ～ML2_N ，其中，M與N為正整數。第一金屬線ML1₁ ～ML1_M 與第二金屬線ML2₁ ～ML2_N 交錯。因此，每一組交錯之第一金屬線與第二金屬線形成一記憶胞以執行記憶儲存。舉例來說，交錯之第一金屬線ML1₁ 與第二金屬線ML2₁ 形成記憶胞350₁ 。

在一些實施例中，第一金屬線ML1₁ ～ML1_M 係形成在金屬層31₂ ，而第二金屬線ML2₁ ～ML2_N 係形成在金屬層31₁ 。

參閱第4圖，感測裝置3更包括讀出電路37與記憶體控制電路。記憶體控制電路包括列解碼電路38、行解碼電路39、以及判斷電路40。如上所述，感測畫素陣列30之畫素300感測通過微透鏡33與彩色濾光器32之光線34。複數畫素300因此根據感測到之光線34來分別產生偵測信號DS。讀出電路37則用來讀取由被選擇之至少一畫素所產生的偵測信號DS。

在此實施例中，記憶體單元35為ROM以記憶資料。當資料以寫入至一記憶胞以儲存時，在金屬層31₁ 上的一對應第一金屬線透過一通道連接至在金屬層31₂ 上的一對應第二金屬線。舉例來說，當資料以寫入至記憶胞350₂ 以儲存時，在金屬層31₁ 上的第一金屬線ML1₁ 透過通道V1₄ 連接至在金屬層31₂ 上的第二金屬線ML2₄ 。一記憶胞其在金屬層31₁ 上的對應第一金屬線沒有透過通道連接在金屬層31₂ 上的對應第二金屬線，則該記憶胞不會記憶資料。

列解碼電路38接收位址信號AS_ROW ，並根據位址信號AS_ROW 來每次選擇第一金屬線ML1₁ ～ML1_M 中一者，以偵測被選擇之第一金屬線的電壓位準。行解碼電路39接收位址信號AS_COLUMN ，並根據位址信號AS_COLUMN 來選擇第二金屬線ML2₁ ～ML2_N 中一者，以偵測被選擇之第二金屬線的電壓位準。判斷電路40接著判斷被選擇之第一金屬線的電壓位準是否等於被選擇之第二金屬線的電壓位準。假設列解碼電路38根據位址信號AS_ROW 選擇第一金屬線ML1₁ 以偵測第一金屬線ML1₁ 的電壓位準，以及行解碼電路39根據位址信號AS_COLUMN 選擇第二金屬線ML2₄ 以偵測第二金屬線ML2₄ 的電壓位準。由於第一金屬線ML1₁ 透過通道V1₄ 連接第二金屬線ML2₄ 以寫入資料，因此判斷電路40判斷出第一金屬線ML1₁ 的電壓位準等於第二金屬線ML2₄ 的電壓位準。於是，判斷電路40判斷資料已寫入至記憶胞350₂ 來記憶資料並產生一對應數值，例如邏輯高位準值”1”。

假設列解碼電路38根據位址信號AS_ROW 選擇第一金屬線ML1₁ 以偵測第一金屬線ML1₁ 的電壓位準，以及行解碼電路39根據位址信號AS_COLUMN 選擇第二金屬線ML2₁ 以偵測第二金屬線ML2₁ 的電壓位準。由於第一金屬線ML1₁ 沒有透過通道連接第二金屬線ML2₁ 以寫入資料，因此判斷電路40判斷出第一金屬線ML1₁ 的電壓位準不等於第二金屬線ML2₁ 的電壓位準。於是，判斷電路40判斷資料沒有寫入至記憶胞350₁ 並產生一對應數值，例如邏輯高位準值”0”。

根據實施例之感測裝置3，感測畫素陣列30透過基底310之第一側30a來接收光線24以感測光線24，且形成在金屬層31₁ 與31₂ 之記憶體單元35配置在相對於第一側30a的第二側30b。因此，光線24不會被金屬層31₁ 之第一金屬線ML1₁ ～ML1_M 與金屬層31₂ 之第二金屬線ML2₁ ～ML2_N 所阻擋。此外，進一步設置的記憶體單元24可用來記憶儲存資料，而不會降低感測裝置3的量子效率(quantum efficiency，QE)、相互感應效應(cross-talk effect)、及暗電流等等。

第5圖係表示本發明實施例中感測裝置之製造方法的流程圖。在下文中，製造方法將參閱第3～5圖來說明。在第5圖中，提供一基底310(步驟S50)，且感測畫素陣列30形成在基底310(步驟S51)。感測畫素陣列30包括配置成複數列與複數行之複數畫素300。金屬層31₁ 與31₂ 形成在基底310之第二側30b(步驟S52)。接著，第一金屬線ML1₁ ～ML1_M 形成在金屬層31₁ (步驟S53)，且第二金屬線ML2₁ ～ML2_N 形成在金屬層31₂ (步驟S54)。第一金屬線ML1₁ ～ML1_M 與第二金屬線ML2₁ ～ML2_N 交錯，且一組交錯之第一金屬線與第二金屬線形成記憶體單元35之一記憶胞，用以記憶儲存資料。藉由將金屬層31₁ 之一第一金屬線連透過通道連接至金屬層31₂ 之一第二金屬線，可將資料寫入至對應的記憶胞以作儲存。列解碼器38係配置來根據位址信號AS_ROW 選擇第一金屬線ML1₁ ～ML1_M 中之一者，以偵測被選擇之第一金屬線的電壓位準。行解碼器39係配置來根據位址信號AS_COLUMN 選擇第二金屬線ML2₁ ～ML2_N 中之一者，以偵測被選擇之第二金屬線的電壓位準。判斷電路40係配置來判斷被選擇之第一金屬線的電壓位準是否等於被選擇之第二金屬線的電壓位準。當判斷電路40判斷出被選擇之第一金屬線的電壓位準等於被選擇之第二金屬線的電壓位準，判斷電路40則判斷資料已寫入至對應記憶胞350₂ 且產生一對應數值，例如邏輯高位準值”1”。當判斷電路40判斷出被選擇之第一金屬線的電壓位準不等於被選擇之第二金屬線的電壓位準，判斷電路40則判斷資料沒有寫入至對應記憶胞且產生一對應數值，例如邏輯高位準值”0”。接著，鑿磨基底310之第一側30a以減少基底310之厚度(步驟S55)。微透鏡33與彩色濾光器32形成在基底310之第一側30a(步驟S56)。因此，感測畫素陣列30透過微透鏡33與彩色濾光器32來接收透光線。

在步驟S56中，彩色濾光器32形成在微透鏡33與基底310之間。在另一實施例中，微透鏡33可形成在彩色率光器32與基底310之間。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

第1圖：

1．．．前側照光之CMOS影像感測器

10．．．畫素陣列

11．．．金屬層

12．．．彩色濾光器

13．．．微透鏡

14．．．光線

100．．．畫素

第2圖：

2．．．背部照光之CMOS影像感測器

20．．．畫素陣列

21．．．金屬層

22．．．彩色濾光器

23．．．微透鏡

24．．．光線

200．．．畫素

第3圖：

3．．．感測裝置

30．．．畫素陣列

30a．．．基底之第一側

30b．．．基底之第二側

31₁ ～31₄ ．．．金屬層

32．．．彩色濾光器

33．．．微透鏡

34．．．光線

35．．．記憶體單元

300．．．畫素

310．．．基底

第4圖：

37．．．讀出電路

38．．．列解碼電路

39．．．行解碼電路

40．．．判斷電路

350₁ 、350₂ ．．．記憶胞

AS_COLUMN ．．．位址信號

AS_ROW ．．．位址信號

DS．．．偵測信號

ML1₁ ～ML1_M ．．．第一金屬線

ML2₁ ～ML2_N ．．．第二金屬線

V1₄ ．．．通道

第5圖：

S50...S56．．．方法步驟

第1圖表示習知前側照光之CMOS影像感測器的截面圖；

第2圖表示習知背部照光之CMOS影像感測器的截面圖；

第3圖示根據本發明實施例之感測裝置的截面圖；

第4圖表示第3圖中感測裝置之上視圖；以及

第5圖表示本發明實施例中感測裝置之製造方法的流程圖。