TWI409642B - 具有橋接器之電腦系統 - Google Patents

具有橋接器之電腦系統 Download PDF

Info

Publication number
TWI409642B
TWI409642B TW98144982A TW98144982A TWI409642B TW I409642 B TWI409642 B TW I409642B TW 98144982 A TW98144982 A TW 98144982A TW 98144982 A TW98144982 A TW 98144982A TW I409642 B TWI409642 B TW I409642B
Authority
TW
Taiwan
Prior art keywords
data
bridge
computer system
bus
bridge circuit
Prior art date
Application number
TW98144982A
Other languages
English (en)
Other versions
TW201122835A (en
Inventor
Pai Ching Huang
Tsung Fu Hung
Original Assignee
Asustek Comp Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asustek Comp Inc filed Critical Asustek Comp Inc
Priority to TW98144982A priority Critical patent/TWI409642B/zh
Priority to US12/978,391 priority patent/US8819324B2/en
Publication of TW201122835A publication Critical patent/TW201122835A/zh
Application granted granted Critical
Publication of TWI409642B publication Critical patent/TWI409642B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Description

具有橋接器之電腦系統
本發明相關於一種電腦系統，尤指一具有橋接器之電腦系統。
目前市佔率最高的中央處理器廠商為英特爾(Intel)及超微(Advanced Micro Device,AMD)。以使用英特爾中央處理器之電腦系統為例，其南北橋電路是透過快捷週邊元件互連(peripheral component interconnect express,PCIe)匯流排和週邊設備進行通訊，而北橋電路和南橋電路之間的資料傳輸則透過直接媒體介面(direct media interface,DMI)匯流排來進行。
請參考第1圖和第2圖，第1圖和第2圖分別為先前技術中電腦系統100和200之功能方塊示意圖。電腦系統100和200各包含一主記憶體模組110、一中央處理器120、一北橋電路130、一南橋電路140，以及兩插槽裝置150和160。中央處理器120用來主控電腦系統100和200之運作，例如執行軟體程式，或進行數據資料的處理及運算等。北橋電路130透過記憶體匯流排電性連接至主記憶體模組110，透過CPU匯流排電性連接至中央處理器120，以及透過PCIe匯流排電性連接至插槽裝置150。插槽裝置150可容納高傳輸速率之擴充裝置(例如顯示卡)，再由北橋電路130負責主記憶體模組110、中央處理器120、圖像子系統、和PCIe匯流排之間的高速通訊。插槽裝置160可容納低傳輸速率之週邊裝置(例如硬碟控制卡、USB控制卡、1394控制卡、光碟機、音效卡、網路卡等)，並透過PCIe匯流排電性連接至南橋電路140，再由南橋電路140來處理電腦系統100和200的輸入及輸出功能。另一方面，北橋電路130包含一DMI輸出控制器，南橋電路140包含一DMI輸入控制器，北橋電路130和南橋電路140之間可透過DMI匯流排中4組通道來進行資料傳輸。
在先前技術之電腦系統100中，插槽裝置包含一組PCIex16插槽，可支援一張顯示卡，在將一顯示裝置(例如螢幕)電性連接至顯示卡後即可提供電腦系統100之視覺輸出。在先前技術之電腦系統200中，插槽裝置包含兩組PCIe x8插槽，因此能支援兩張顯示卡，透過平行進行圖形處理運算的方式能將每張顯示卡每秒所能進行的繪圖運算量加總，故能提升圖形處理系統的效能。
然而，在現今的電腦系統中，進行高階繪圖運算的圖形處理系統所要求速度越來越快，先前技術之電腦系統100和200常無法符合需求。
本發明提供一種電腦系統，其包含一中央處理器；一北橋電路，電性連接於該中央處理器；一橋接器，連接於該北橋電路與南橋電路之間，用來依據該北橋電路傳來之訊號以產生相對應之一第一資料和一第二資料，並調節該第一資料和該第二資料之輸出頻寬；一南橋電路，電性連接於該橋接器，用來接收該第一資料；以及一插槽裝置，電性連接於該橋接器，用來接收該第二資料，並透過該橋接器與該北橋電路進行資料交換。
請參考第3圖至第8圖，第3圖至第8圖分別為本發明第一至第六實施例中電腦系統300、400、500、600、700和800之功能方塊示意圖。電腦系統300、400、500、600、700和800結構類似，各包含一主記憶體模組310、一中央處理器320、一北橋電路330、一南橋電路340，以及一橋接器600。不同之處在於本發明第一和第四實施例之電腦系統300和600各包含三插槽裝置350、361和370、本發明第二和第五實施例之電腦系統400和700各包含三插槽裝置350、362和370，而本發明第三和第六實施例之電腦系統500和800包含三插槽裝置350、363和370。另一方面，在本發明第一至第三實施例之電腦系統300～500中，中央處理器320和北橋電路330係各自為一獨立晶片；在本發明第四至第六實施例之電腦系統600～800中，北橋電路330係整合於中央處理器320內。
中央處理器320用來主控電腦系統300、400和500之運作，例如執行軟體程式，或進行數據資料的處理及運算等。北橋電路330透過記憶體匯流排電性連接至主記憶體模組310，透過CPU匯流排電性連接至中央處理器320(如第一至第三實施例之電腦系統300～500)或直接和中央處理器320溝通(如第四至第六實施例之電腦系統600～800)，以及透過PCIe匯流排電性連接至插槽裝置350，插槽裝置350可容納高傳輸速率之擴充裝置(例如顯示卡)，再由北橋電路330負責主記憶體模組310、中央處理器320、圖像子系統、和PCIe匯流排之間的高速通訊。插槽裝置370可容納低傳輸速率之週邊裝置(例如硬碟控制卡、USB控制卡、1394控制卡、光碟機、音效卡、網路卡等)，並透過PCIe匯流排電性連接至南橋電路340，再由南橋電路340來處理電腦系統300、400和500的輸入及輸出功能。插槽裝置361～363可容納高傳輸速率之擴充裝置(例如顯示卡)，再透過橋接器600電性連接至北橋電路330，因此能平行進行圖形處理運算以提升電腦系統300、400和500中圖形處理系統的效能。
北橋電路330包含一DMI輸出控制器，而南橋電路340包含一DMI輸入控制器。橋接器600可透過DMI匯流排中4組通道(DMI匯流排)和北橋電路330進行資料傳輸，在本實施例中，北橋電路330與橋接器600之間透過DMI匯流排(1～3組通道)和南橋電路340進行資料傳輸。北橋電路330與插槽裝置361、362或363之間透過橋接器600進行資料傳輸，橋接器600將DMI資料轉換為PCI資料，提供給插槽裝置361、362或363，使插槽裝置361、362或363透過橋接器600與北橋電路330進行資料傳輸。
在本發明第一和第四實施例之電腦系統300和600中，在接收到北橋電路330傳來之訊號後，橋接器600會將訊號解開為DMI資料和PCIe資料，對DMI資料和PCIe資料進行編碼以分別產生相對應之資料封包，再透過DMI匯流排中3組通道傳送DMI資料封包至南橋電路340，以及透過PCIe匯流排中1組通道傳送PCIe資料封包至插槽裝置361。在第3圖和第6圖中，插槽裝置361包含一組PCIe x1插槽，除了原本插槽裝置350所能支援的顯示卡外，插槽裝置361透過橋接器600與北橋電路330進行資料傳輸，因此，本發明第一實施例之電腦系統300能額外支援一張顯示卡，如此可大幅提升圖形處理系統的效能。
在本發明第二和第五實施例之電腦系統400和700中，在接收到北橋電路330傳來之訊號後，橋接器600會將訊號解開為DMI資料和PCIe資料，對DMI資料和PCIe資料進行編碼以分別產生相對應之資料封包，再透過DMI匯流排中2組通道傳送DMI資料封包至南橋電路340，以及透過PCIe匯流排中2組通道傳送PCIe資料封包至插槽裝置362。在第4圖和第7圖中，插槽裝置362包含一組PCIe x2插槽，除了原本插槽裝置350所能支援的顯示卡外，插槽裝置362透過橋接器600與北橋電路330進行資料傳輸因此，本發明第二實施例之電腦系統400能額外支援兩張顯示卡，如此可大幅提升圖形處理系統的效能。
在本發明第三和第六實施例之電腦系統500和800中，在接收到北橋電路330傳來之訊號後，橋接器600會將訊號解開為DMI資料和PCIe資料，對DMI資料和PCIe資料進行編碼以分別產生相對應之資料封包，橋接器600再透過DMI匯流排中1組通道傳送DMI資料封包至南橋電路340，以及透過PCIe匯流排中3組通道傳送PCIe資料封包至插槽裝置363。在第5圖和第8圖中，插槽裝置363包含一組PCIe x3插槽，除了原本插槽裝置350所能支援的顯示卡外，插槽裝置363透過橋接器600與北橋電路330進行資料傳輸，因此，本發明第三實施例之電腦系統500能額外支援三張顯示卡，如此可大幅提升圖形處理系統的效能。
請參考第9圖，第9圖為本發明中橋接器600之功能方塊示意圖。橋接器600包含一DMI資料解碼器10、一資料開關20、一PCIe資料編碼器32、一DMI資料編碼器34、一PCIe資料緩衝器42、一DMI資料緩衝器44、兩多工器通道開關52和54、一基本輸出輸入系統(basic input/output system,BIOS)通道控制暫存器60、一PCIe介面72，以及兩DMI介面74和76。如第3圖至第8圖所示，橋接器600之DMI介面76透過DMI匯流排中4組通道和北橋電路330之DMI輸出控制器進行資料傳輸。在接收到北橋電路330傳來之訊號後，DMI資料解碼器10會將訊號解開為PCIe資料和DMI資料，再透過資料開關20分別將PCIe資料和DMI資料傳送至PCIe資料編碼器32和DMI資料編碼器34。在進行資料編碼後，PCIe資料編碼器32和DMI資料編碼器34可將PCIe資料和DMI資料之封包分別傳送至多工器通道開關52和54。依據BIOS通道控制暫存器60傳來之通道控制訊號，多工器通道開關52輸出0～3筆PCIe資料至PCIe介面72，再透過PCIe匯流排中0～3組通道將資料傳送至插槽裝置361、362或363；多工器通道開關54輸出1～4筆DMI資料至DMI介面74，再透過DMI匯流排中1～4組通道將資料傳送至南橋電路340之DMI輸入控制器。
在本發明之橋接器600中，多工器通道開關52包含開關SW1～SW3，而多工器通道開關54包含開關SW4～SW6，可依據BIOS通道控制暫存器60傳來之訊號來運作。舉例來說，在本發明第一和第四實施例之電腦系統300和600中，多工器通道開關52中之開關SW1為開啟(短路)而開關SW2和SW3為關閉(開路)，多工器通道開關54中之開關SW4和SW5為開啟而開關SW6為關閉，使得橋接器600能透過DMI匯流排中3組通道和南橋電路340進行資料傳輸，並透過PCIe匯流排中1組通道和插槽裝置361進行資料傳輸。在本發明第二和第五實施例之電腦系統400和700中，多工器通道開關52中之開關SW1和SW2為開啟而開關SW3為關閉，多工器通道開關54中之開關SW4為開啟而開關SW5和SW6為關閉，使得橋接器600能透過DMI匯流排中2組通道和南橋電路340進行資料傳輸，並透過PCIe匯流排中2組通道和插槽裝置362進行資料傳輸。在本發明第三和第六實施例之電腦系統500和800中，多工器通道開關52中之開關SW1～SW3皆為開啟，多工器通道開關54中之開關SW4～SW6皆為關閉，使得橋接器600能透過DMI匯流排中1組通道和南橋電路340進行資料傳輸，並透過PCIe匯流排中3組通道和插槽裝置363進行資料傳輸。
在本發明第3圖至第8圖之實施例中，中央處理器320為英特爾中央處理器，因此北橋電路330和南橋電路340是透過PCIe匯流排和週邊設備進行通訊，而北橋電路330和南橋電路340之間的資料傳輸則透過DMI匯流排來進行。然而，本發明之電腦系統亦可使用其它廠商製作之中央處理器，並利用其它規格之匯流排來進行資料傳輸。舉例來說，假設本發明之橋接器600透過三種匯流排和其它裝置進行通訊，其中第一匯流排最多可透過M個通道來進行資料傳輸，第二匯流排最多可透過N個通道來進行資料傳輸，而第三匯流排最多可透過P個通道來進行資料傳輸(M、N、P為正整數)。橋接器600和北橋電路330之間的資料傳輸可透過第一匯流排中M個通道來進行，橋接器600和南橋電路340之間的資料傳輸可透過第二匯流排中n個通道來進行，而橋接器600和插槽裝置361、362或363之間的資料傳輸可透過第三匯流排中p個通道來進行，其中n為不大於N之正整數，p為不大於P之正整數，而M之值為n和p之加總。在本發明中，第一至第三匯流排之資料傳輸規格和通道數目可由中央處理器之種類來決定，第3圖至第8圖僅說明本發明之實施例，並不限定本發明之範疇。
除了支援高傳輸速率擴充裝置之插槽裝置350外，本發明另透過橋接器600來控制支援高傳輸速率擴充裝置之插槽裝置361～363，因此能額外支援較多高傳輸速率擴充裝置(例如顯示卡)，進而增加電腦系統的效能(例如加快圖形處理速度)。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．DMI資料解碼器
20．．．資料開關
32．．．PCIe資料編碼器
34．．．DMI資料編碼器
42．．．PCIe資料緩衝器
44．．．DMI資料緩衝器
72．．．PCIe介面
SW1～SW6．．．開關
52、54．．．多工器通道開關
74、76．．．DMI介面
110、310．．．主記憶體模組
120、320．．．中央處理器
130、330．．．北橋電路
140、340．．．南橋電路
600．．．橋接器
60．．．BIOS通道控制暫存器
100、200、300、400、500、600、700、800．．．電腦系統
150、160、350、361～363、370．．．插槽裝置
第1圖為先前技術中一電腦系統之功能方塊示意圖。
第2圖為先前技術中另一電腦系統之功能方塊示意圖。
第3圖為本發明第一實施例中一電腦系統之功能方塊示意圖。
第4圖為本發明第二實施例中一電腦系統之功能方塊示意圖。
第5圖為本發明第三實施例中一電腦系統之功能方塊示意圖。
第6圖為本發明第一實施例中一電腦系統之功能方塊示意圖。
第7圖為本發明第二實施例中一電腦系統之功能方塊示意圖。
第8圖為本發明第三實施例中一電腦系統之功能方塊示意圖。
第9圖為本發明中之一實施例之橋接器功能方塊示意圖。
10‧‧‧DMI資料解碼器
SW1~SW6‧‧‧開關
20‧‧‧資料開關
52、54‧‧‧多工器通道開關
32‧‧‧PCIe資料編碼器
34‧‧‧DMI資料編碼器
42‧‧‧PCIe資料緩衝器
44‧‧‧DMI資料緩衝器
72‧‧‧PCIe介面
74、76‧‧‧DMI介面
600‧‧‧橋接器
60‧‧‧BIOS通道控制暫存器

Claims (18)

  1. 一種電腦系統，其包含：一中央處理器；一北橋電路，電性連接於該中央處理器；一橋接器，連接於該北橋電路與南橋電路之間，用來依據該北橋電路傳來之訊號以產生相對應之一第一資料和一第二資料，並調節該第一資料和該第二資料之輸出頻寬；一南橋電路，電性連接於該橋接器，用來接收該第一資料；以及一第一插槽裝置，電性連接於該橋接器，用來接收該第二資料，並透過該橋接器與該北橋電路進行資料交換。
  2. 如請求項1所述之電腦系統，其中該橋接器係包含：一資料解碼器，用來解碼該北橋電路傳來之訊號以產生該第一和該第二資料。
  3. 如請求項2所述之電腦系統，其中該橋接器另包含：一第一資料編碼器，用來產生對應於該第一資料之第一資料封包；以及一第二資料編碼器，用來產生對應於該第二資料之第二資料封包。
  4. 如請求項3所述之電腦系統，其中該橋接器另包含：一第一資料緩衝器，用來儲存該第一資料封包；以及一第二資料緩衝器，用來儲存該第二資料封包。
  5. 如請求項4所述之電腦系統，其中該橋接器另包含：一第一多工器通道開關，其包含一輸入端，電性連接於該第一資料緩衝器以接收該第一資料封包；一控制端，用來接收該通道控制訊號；以及複數個輸出端，用來輸出該第一資料封包，其中該第一多工器通道開關係依據該通道控制訊號來控制該輸入端和該複數個輸出端之間的訊號傳送路徑。
  6. 如請求項4所述之電腦系統，其中該橋接器另包含：一第二多工器通道開關，其包含一輸入端，電性連接於該第二資料緩衝器以接收該第二資料封包；一控制端，用來接收該通道控制訊號；以及複數個輸出端，用來輸出該第二資料封包，其中該第二多工器通道開關係依據該通道控制訊號來控制該輸入端和該複數個輸出端之間的訊號傳送路徑。
  7. 如請求項1所述之電腦系統，其中該橋接器另包含一基本輸出輸入系統通道控制暫存器，用來提供一通道控制訊號，且該橋接器係依據該通道控制訊號來調節該第一資料和該第二資料之該輸出頻寬。
  8. 如請求項1所述之電腦系統，其中該北橋電路和該橋接器之間係透過一第一匯流排之m個通道來進行資料傳輸，該南橋電路和該橋接器之間係透過一第二匯流排之n個通道來進行資料傳輸，其中m為正整數且n為不大於m之正整數。
  9. 如請求項8所述之電腦系統，其中該第一和第二匯流排係為直接媒體介面(direct media interface,DMI)匯流排。
  10. 如請求項9所述之電腦系統，其中該第一資料符合DMI匯流排之傳輸規格。
  11. 如請求項8所述之電腦系統，其中該第一插槽裝置係透過一第三匯流排之p個通道來和該橋接器進行資料傳輸，其中p為正整數。
  12. 如請求項11所述之電腦系統，其中m之值為n和p之加總。
  13. 如請求項11所述之電腦系統，其中該第一插槽裝置包含一組快捷週邊元件互連(peripheral component interconnect express,PCIe)插槽或複數組PCIe插槽。
  14. 如請求項13所述之電腦系統，其中該第一和第二匯流排係為DMI匯流排，而該第三匯流排係為一PCIe匯流排。
  15. 如請求項14所述之電腦系統，其中該第一資料符合DMI匯流排之傳輸規格，而該第二資料符合PCIe匯流排之傳輸規格。
  16. 如請求項1所述之電腦系統，其另包含一第二插槽裝置，其係透過一第四匯流排和該北橋電路進行資料傳輸。
  17. 如請求項16所述之電腦系統，其中該第二插槽裝置包含一組PCIe插槽或複數組PCIe插槽。
  18. 如請求項17所述之電腦系統，其中該第四匯流排係為一PCIe匯流排。
TW98144982A 2009-12-25 2009-12-25 具有橋接器之電腦系統 TWI409642B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW98144982A TWI409642B (zh) 2009-12-25 2009-12-25 具有橋接器之電腦系統
US12/978,391 US8819324B2 (en) 2009-12-25 2010-12-23 Computer system with bridge

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW98144982A TWI409642B (zh) 2009-12-25 2009-12-25 具有橋接器之電腦系統

Publications (2)

Publication Number Publication Date
TW201122835A TW201122835A (en) 2011-07-01
TWI409642B true TWI409642B (zh) 2013-09-21

Family

ID=44188834

Family Applications (1)

Application Number Title Priority Date Filing Date
TW98144982A TWI409642B (zh) 2009-12-25 2009-12-25 具有橋接器之電腦系統

Country Status (2)

Country Link
US (1) US8819324B2 (zh)
TW (1) TWI409642B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839016A (zh) * 2012-11-21 2014-06-04 鸿富锦精密工业(武汉)有限公司 具有cpu保护功能的计算机
CN108664823A (zh) * 2018-06-15 2018-10-16 北京聚利科技股份有限公司 车载电子标签

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060248256A1 (en) * 2005-04-29 2006-11-02 Ta-Wei Liu Motherboard Allowing Selection of Different Central Processing Units
US7554355B2 (en) * 2005-12-07 2009-06-30 Electronics And Telecommunications Research Institute Crossbar switch architecture for multi-processor SoC platform
US20090310942A1 (en) * 2008-06-13 2009-12-17 Kabushiki Kaisha Toshiba Information processing apparatus and method for reproducing video image

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5991833A (en) * 1998-03-13 1999-11-23 Compaq Computer Corporation Computer system with bridge logic that reduces interference to CPU cycles during secondary bus transactions
US7769988B1 (en) * 1999-12-23 2010-08-03 Ati Technologies Ulc Method of integrating a personal computing system and apparatus thereof
US7111103B2 (en) * 2002-03-22 2006-09-19 Intel Corporation Method and apparatus for system management applications using a local controller
TWI284808B (en) * 2005-01-21 2007-08-01 Via Tech Inc South and north bridge circuit and related computer system for supporting CPU
TWI283367B (en) * 2005-03-15 2007-07-01 Uli Electronics Inc Method for transmitting a power-saving command between computer system and system chips
JP2006293087A (ja) * 2005-04-12 2006-10-26 Casio Comput Co Ltd 映像投射装置、映像出力装置
US7750912B2 (en) * 2005-11-23 2010-07-06 Advanced Micro Devices, Inc. Integrating display controller into low power processor
JP2008097757A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 再生装置および再生方法
US8566628B2 (en) * 2009-05-06 2013-10-22 Advanced Micro Devices, Inc. North-bridge to south-bridge protocol for placing processor in low power state
CN102110072B (zh) * 2009-12-29 2013-06-05 中兴通讯股份有限公司 一种多处理器完全互访的方法及系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060248256A1 (en) * 2005-04-29 2006-11-02 Ta-Wei Liu Motherboard Allowing Selection of Different Central Processing Units
US7554355B2 (en) * 2005-12-07 2009-06-30 Electronics And Telecommunications Research Institute Crossbar switch architecture for multi-processor SoC platform
US20090310942A1 (en) * 2008-06-13 2009-12-17 Kabushiki Kaisha Toshiba Information processing apparatus and method for reproducing video image

Also Published As

Publication number Publication date
TW201122835A (en) 2011-07-01
US20110161546A1 (en) 2011-06-30
US8819324B2 (en) 2014-08-26

Similar Documents

Publication Publication Date Title
US20220004516A1 (en) System, Apparatus And Method For Extended Communication Modes For A Multi-Drop Interconnect
US10282341B2 (en) Method, apparatus and system for configuring a protocol stack of an integrated circuit chip
KR101514413B1 (ko) 정보 스큐 및 리던던트 콘트롤 정보에 의한 데이터 송신 장치 및 방법
US8417838B2 (en) System and method for configurable digital communication
US11425101B2 (en) System, apparatus and method for tunneling and/or multiplexing via a multi-drop interconnect
KR20150028783A (ko) N-상 극성 출력 pin 모드 멀티플렉서
US20100235555A1 (en) Software layer for communication between rs-232 to i2c translation ic and a host
Bhatt Creating a third generation I/O interconnect
US8463962B2 (en) MAC and PHY interface arrangement
JP2015521414A (ja) 低電力物理ユニットのロード／ストア通信プロトコルへの提供
MX2012014354A (es) Sistemas y metodos para particion dinamica de compilacion multienlace.
JP2010508600A (ja) デュアルモードメモリ相互接続を備えたメモリコントローラ
TWI464596B (zh) 促進可攜式電子裝置中之組件間之通訊之系統及方法與可攜式電子裝置
US9910814B2 (en) Method, apparatus and system for single-ended communication of transaction layer packets
EP2927814A1 (en) Tunneling messages between two or more devices using different communication protocols
KR20110053536A (ko) 광 연결을 이용한 고속 인터페이스 장치
US20140237142A1 (en) Bandwidth configurable io connector
WO2017172003A1 (en) Transmitting universal serial bus (usb) data over alternate mode connection
US20080052431A1 (en) Method and Apparatus for Enabling Virtual Channels Within A Peripheral Component Interconnect (PCI) Express Bus
TWI409642B (zh) 具有橋接器之電腦系統
US20220006883A1 (en) System, apparatus, and method for packet-based network transport including a unified adapter layer
CN107992437A (zh) 一种支持双控模式的硬盘背板连接方法、系统及连接线缆
CN102109879B (zh) 具有桥接器的电脑系统
CN109117398A (zh) 一种传感器控制装置及终端
TWI221974B (en) Lane sequencing method for PCI express and the associated devices