JP2015521414A - 低電力物理ユニットのロード／ストア通信プロトコルへの提供 - Google Patents

Abstract

一実施形態において、集中型プロトコルスタックは、物理インターコネクトを通じたデータ転送を提供するために、第１通信プロトコルから第２通信プロトコルへの複数の通信を一体化するために使用されることができる。このスタックは、トランザクションレイヤ及びリンクレイヤを含む第１通信プロトコルのためのプロトコルスタック、及びプロトコルスタックに結合され、装置と物理リンクを介して装置に結合されたデバイスと間の通信を提供する物理（ＰＨＹ）ユニットを含む装置の中に組み込まれることができる。このＰＨＹユニットは、第２通信プロトコルに従う物理ユニット回路を含んでよい。他の複数の実施形態が説明され、請求される。

Description

複数の実施形態は、複数のインターコネクト技術に関連する。

システム内の異なる複数のデバイスの間の通信を提供するために、一種のインターコネクトメカニズムが使用される。多種多様なそのような複数のインターコネクトが、システム実装に応じて可能である。大抵の場合、２つのデバイスが互いに通信することを可能にするために、それらは、共通の通信プロトコルを共有する。

コンピュータシステムの中における複数のデバイスの間の通信のための１つの典型的な通信プロトコルは、（２０１０年１１月１８日に公表された）ＰＣＩ Ｅｘｐｒｅｓｓ（商標）仕様書の基礎仕様書バージョン３．０（以下、ＰＣＩｅ（商標）仕様書という）に基づく複数のリンクに従うＰｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ（ＰＣＩ Ｅｘｐｒｅｓｓ（商標）（ＰＣＩｅ（商標）））通信プロトコルである。この通信プロトコルは、ロード／ストア入出力（ＩＯ）インターコネクトシステムの１つの例である。複数のデバイスの間の通信は、典型的に、非常に高速でこのプロトコルに従ってシリアルに実行される。ＰＣＩｅ（商標）通信プロトコルは、複数のデスクトップコンピュータとの関連で開発されたので、このプロトコルに関する様々なパラメータは、電力効率を意識せずに最大性能を達成する目的で開発された。結果として、その機能の多くは、複数のモバイルシステムに組み込まれることができる複数の低電力ソリューションのために削減されない。

従来の複数のロード／ストア通信プロトコルに対するこれらの複数の電力の懸念事項に加えて、既存の複数のリンク管理スキームは、典型的に、非常に複雑であり、多数の状態を含み、複数の状態の間での複数の遷移を長いプロセスに実行させる。これは、複数のコネクタ及び異なるシステムの組み込みなどのような多数の異なるフォームファクタ要求を包含するために開発された既存の複数のリンク管理メカニズムに部分的に起因している。１つのそのような例は、ＰＣＩｅ（商標）通信プロトコルに従うリンク管理である。

本発明の実施形態に係る通信プロトコルためのプロトコルスタックの上位レベルのブロック図である。

本発明の実施形態に係るシステムオンチップ（ＳｏＣ）のブロック図である。

本発明の他の実施形態に係る物理ユニットのブロック図である。

本発明の実施形態に係るプロトコルスタックのさらなる詳細を示すブロック図である。

本発明の実施形態に係るリンクマネージャの一部になることができるリンクトレーニングステートマシンのための状態図である。

本発明の実施形態に係るサイドバンドメカニズムの様々な状態のためのフロー図である。

本発明の実施形態に係る方法のフロー図である。

本発明の実施形態に係るコンピュータシステムの中に存在する複数のコンポーネントのブロック図である。

複数の実施形態が使用されることができるシステムの例のブロック図を示す。

複数の実施形態は、入出力（ＩＯ）インターコネクト技術を提供してよい。この入出力（ＩＯ）インターコネクト技術は、低電力のロード／ストアアーキテクチャを有し、スマートフォンのような携帯電話、タブレット型コンピュータ、電子リーダ、及びウルトラブック（商標）などを含む複数のモバイルデバイスの中で使用することに特に適している。

様々な実施形態において、所与の通信プロトコルのためのプロトコルスタックは、異なる通信プロトコルの物理ユニット、又は少なくとも所与の通信プロトコルのための物理ユニットと異なる物理（ＰＨＹ）ユニットとともに使用されることができる。物理ユニットは、論理レイヤと物理レイヤ又は電気レイヤとの両方を含み、物理レイヤ又は電気レイヤは、２つの独立する半導体ダイをつなぐリンクのようなインターコネクト上で複数の情報信号の実際の物理通信を提供し、２つの半導体ダイは、単一の集積回路（ＩＣ）パッケージ又は別個の複数のパッケージ内にあることができ、例えば、回路基板ルーティング又はトレースなどを介して結合される。加えて、物理ユニットは、複数のデータパケットのフレーミング／デフレーミングを実行し、リンクトレーニング及び初期化を実行し、物理インターコネクトへの配信／から受信のために複数のデータパケットを処理できる。

異なる複数の実装が可能であるが、一実施形態において、プロトコルスタックは、（２０１０年１１月１８日に公表された）ＰＣＩ Ｅｘｐｒｅｓｓ（商標）仕様書の基礎仕様書バージョン３．０（以下、ＰＣＩｅ（商標）仕様書という）に従うＰｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ（ＰＣＩ Ｅｘｐｒｅｓｓ（商標）（ＰＣＩｅ（商標）））通信プロトコル、プロトコルの複数の拡張を適用するさらなるバージョン、又は他のそのようなプロトコルのような従来のパーソナルコンピュータ（ＰＣ）ベースの通信プロトコルのものであってよく、一方で、物理ユニットは、ＰＣＩｅ（商標）通信プロトコルに従っていない。この物理ユニットは、特に、実質的に変化していないＰＣＩｅ（商標）上位プロトコルスタックとこの低電力物理回路との組み合わせを低電力動作が許容することを可能にすることを目的として設計されることができる。このような方法では、ＰＣＩｅ（商標）通信プロトコルの広範なレガシーベースが、低電力で動作するポータブル及び他の非ＰＣベースの複数のフォームファクタへの組み込みを容易にするために利用されることができる。本発明の範囲は、この点について限定されないが、一実施形態において、この物理ユニットは、複数のモバイルコンピューティングデバイスのための複数の規格を定めるグループであるモバイルインダストリープロセッサインターフェース（ＭＩＰＩ）アライアンス（以下、ＭＩＰＩ仕様書という）の２０１１年２月８日のＭ−ＰＨＹ仕様書バージョン１．００．００（ＭＩＰＩ役員承認２０１１年４月２８日）に従ういわゆるＭ−ＰＨＹのようなモバイルプラットフォームから適応された物理ユニットであってよい。しかし、マルチチップパッケージ内の個々のダイを連結するために使用されるような他の複数の低電力仕様書に従うような他の複数の低電力物理ユニット、又は特別注文の低電力ソリューションが使用されることができる。本明細書で使用されるように、「低電力」という用語は、電力消費レベルが従来のＰＣシステムより低いことを意味し、多種多様なモバイル及びポータブルデバイスに適用可能であってよい。例としては、「低電力」は、従来のＰＣＩｅ（商標）物理ユニットより少ない電力を消費する物理ユニットであってよい。

このような方法では、異なる種類の物理ユニットで従来のＰＣＩｅ（商標）プロトコルスタックをまとめることによって、ＰＣＩｅ（商標）用に開発されてきた複数のレガシーコンポーネントの大量の再使用が、モバイル又は他のポータブル又は低電力プラットフォームに組み込むために利用されることができる。

複数の実施形態は、既存の複数のロード／ストアＩＯ技術、特に、ＰＣＩｅ（商標）が、電力効率が主な懸念事項でないところで最大性能を達成する目的で設計されており、したがって、複数の低電力の応用に対して縮小しないという認識を利用してもよい。低電力設計の物理ユニットを有する従来のロード／ストアプロトコルスタックの複数の部分を組み合わせることによって、複数の実施形態は、ＰＣＩｅ（商標）の性能の複数の利点を失わないようにしてよく、一方で、デバイス及びプラットフォームのレベルで電力に関して最善の結果を達成する。

そのようなものとして、複数の実施形態は、大きいレガシーベースを有するユビキタスの複数のＰＣＩｅ（商標）アーキテクチャと互換性があるソフトウェアであってよい。加えて、複数の実施形態は、モバイル用に設計されたＰＨＹ、例えば、Ｍ−ＰＨＹの直接的なＰＨＹの再使用を可能にしてもよい。このような方法では、低い有効電力及びアイドル電力が、電磁気インターフェース／無線周波数インターフェース（ＥＭＩ／ＲＦＩ）に害を与えないアプローチとともに、転送される効率がよい電力／ビットで実現されることができる。ＰＨＹのためのクロック周波数の複数の調波は、典型的な複数の無線ソリューションが動作する一般的な複数の無線周波数（例えば、１．８、１．９、２．４ギガヘルツ（ＧＨｚ）又は他のそのような複数の無線周波数）と干渉しないので、ＰＨＹは、関連する複数の無線機と干渉しない複数のクロックレートで動作してよい。

複数の実施形態は、最適化されたリンクトレーニング及び管理メカニズム（ＬＴＳＳＭ）、最適化されたフロー制御及びリトライバッファリング及び管理メカニズム、リンク動作モードを変えるために設計されたプロトコル、高速ハードウェア支援デバイスの状態のセーブ及びリストア、随意的な帯域内サポートを伴うリンク管理のための統合型サイドバンドメカニズムを可能にするアーキテクチャ強化をさらに提供してよい。

様々な実施形態において、ＰＣＩｅ（商標）のトランザクションレイヤ及びデータリンクレイヤは、異なる複数のリンク速度及び非対称の複数のリンクを構成するための限定された複数の修正を有するプロトコルスタックの一部として実装されることができる。加えて、修正されたリンクトレーニング及び管理は、複数のマルチレーン通信、複数の非対称のリンク構成、サイドバンド統合、及び動的帯域幅拡張性のためのサポートを含むように提供されてよい。複数の実施形態は、さらに、既存のＰＣＩｅ（商標）ベースのロジック及び回路と、Ｍ−ＰＨＹロジック及び回路のような非ＰＣＩｅベースのロジック及び回路との間の橋渡しのためのサポートを提供してよい。

この積層化アプローチは、既存の複数のソフトウェアスタック（例えば、オペレーティングシステム（ＯＳ）、複数の仮想マシンマネージャ、及び複数のドライバ）が異なる物理レイヤ上でシームレスに動作することを可能にする。データリンクレイヤ及びトランザクションレイヤへの影響は、最小化され、アップデートアクノリッジメントの頻度、複数のリプレイタイマ、及びそのようなものに関連する複数のタイマを更新することを含んでよい。

このように、複数の実施形態は、複数のＰＣＩｅ（商標）システムの中で提供されるフレキシビリティのいくつかを制限する可能性がある。なぜなら、このフレキシビリティは、いくつかの場合において、複数のＰＣＩｅ（商標）システム及び他の複数のシステムの両方の中で、特定の複雑性を引き起こす可能性があるからである。これは、これらのプロトコルの両方が、プラグアンドプレイ機能を可能にするために大量のフレキシビリティを提供するからである。代わりに、例えば、他の集積回路（ＩＣ）にインターコネクトされるシステムオンチップ（ＳｏＣ）のような所与のシステムに組み込まれるときに、既知で不変の構成が生ずるので、複数の実施形態は、設計におけるフレキシビリティの量を最小化する解決策をあつらえることができる。実装上、存在している正確な構成が知られている。そのため、ＳｏＣ及び接続されたデバイスの両方がプラットフォーム内に取り付けられている、例えば、システムの回路基板に半田付けされているので、これらのデバイスに関連するプラグアンドプレイ機能が必要とされず、したがって、ＰＣＩｅ（商標）又はプラグアンドプレイ機能を有するシステムへの複数の異なるデバイスのシームレスな組み込みを可能にする他のＰＣベースの通信プロトコルの本来のより大きいフレキシビリティが必要でなくてよい。

一例として、ＳｏＣは、第１ＩＣの中に実装されるルートコンプレックスとして機能でき、複数の無線通信デバイスのうちの１又は複数のデバイスを含むことができる無線ソリューションになることができる第２ＩＣに結合される。そのような複数のデバイスは、ブルートゥース（商標）仕様書に従うような複数の低電力短距離通信システム、所与のＩｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ（ＩＥＥＥ）８０２．１１規格に従ういわゆるＷｉＦｉ（商標）システムのような複数のローカル無線通信から、３Ｇ又は４Ｇ通信プロトコルのような所与のセルラ通信プロトコルのようなより高電力の無線システムまで及ぶことができる。

図１を参照すると、本発明の実施形態に係る通信プロトコルためのプロトコルスタックの上位レベルのブロック図である。図１に示されるように、スタック１００は、半導体デバイスとそれに結合された他のデバイスとの間のデータ通信の処理を提供するＩＣのような半導体コンポーネント内のソフトウェア、ファームウェア、及びハードウェアの組み合わせであることができる。図１の実施形態において、上位レベルの観点が、所与プラットフォーム上で実行する様々な種類のソフトウェアであることができる上位レベルソフトウェア１１０で始まること示される。この上位レベルソフトウェアは、オペレーティングシステム（ＯＳ）ソフトウェア、ファームウェア、及びアプリケーションソフトウェアなどを含むことができる。半導体デバイスを他のコンポーネントに結合する所与の物理インターコネクトであってよいインターコネクト１４０を介して通信されるデータは、図１内に概して示されるプロトコルスタックの様々なレイヤを通過できる。示されるように、このプロトコルスタックの複数の部分は、従来のＰＣＩｅ（商標）スタック１２０の一部であることができ、トランザクションレイヤ１２５及びデータリンクレイヤ１２８を含んでよい。一般に、トランザクションレイヤ１２５は、ターゲットのデバイスが応答のためにデータを収集している間に、リンクに他のトラフィックを送らせながら、時間によって分離された要求又は応答に基づく複数のパケットであることができる複数のトランザクションレイヤパケット（ＴＬＰ）を生成するように機能する。トランザクションレイヤは、さらに、クレジットベースのフロー制御を処理する。このように、トランザクションレイヤ１２５は、データリンクレイヤと物理レイヤとのような、デバイスの処理回路とインターコネクトアーキテクチャとの間のインターフェースを提供する。この点について、トランザクションレイヤの主要な責任は、クレジットベースのフロー制御を処理することだけでなく、複数のパケット（すなわち、複数のトランザクションレイヤパケット（ＴＬＰ））のアセンブル及びデアセンブルである。

順次、データリンクレイヤ１２８は、トランザクションレイヤによって生成される複数のＴＬＰを配列し、２つのエンドポイントの間の複数のＴＬＰの信頼性のある配信（エラーチェックの対応を含む）及び肯定応答処理を保証してよい。このように、リンクレイヤ１２８は、トランザクションレイヤと物理レイヤとの間の中間ステージとして機能し、リンクによって２つのコンポーネントの間で複数のＴＬＰを交換するための信頼性のあるメカニズムを提供する。リンクレイヤの一側面は、トランザクションレイヤによってアセンブルされた複数のＴＬＰを受け付け、識別子を適用し、エラー検出コード、例えば、巡回回復コード（ＣＲＣ）を計算して適用し、そして、物理リンクを通じた外部デバイスへの送信のために、修正された複数のＴＬＰを物理レイヤに提出する。

データリンクレイヤ１２８の中で処理した後、複数のパケットは、ＰＨＹユニット１３０へ通信されることができる。一般に、ＰＨＹユニット１３０は、複数の論理レイヤ及び複数の物理（電気を含む）サブレイヤの両方を含んでよい低電力ＰＨＹ１３４を含んでよい。一実施形態において、ＰＨＹユニット１３０で表される物理レイヤは、パケットを外部デバイスに物理的に送信する。物理レイヤは、送信のための出力情報を準備する送信セクション、及びリンクレイヤに渡す前に、受信された情報を特定して準備する受信機セクションを含む。送信機は、シリアル変換されて外部デバイスに送信される複数のシンボルが供給される。受信機は、外部デバイスからのシリアル変換された複数のシンボルが供給され、受信された複数の信号をビットストリームに変換する。ビットストリームは、デシリアル変換され、論理サブブロックに供給される。

一実施形態において、特別に開発された又はＭ−ＰＨＹのような他のＰＨＹから適合された所与の低電力ＰＨＹであることができる低電力ＰＨＹ１３４は、インターコネクト１４０に沿った通信のためにパケット化されたデータの処理を提供できる。図１にさらに示されるように、リンクトレーニング及び管理レイヤ１３２（本明細書でリンクマネージャとも称される）は、ＰＨＹユニット１３０内に存在してもよい。様々な実施形態において、リンクマネージャ１３２は、ＰＣＩｅ（商標）プロトコルのような他の通信プロトコルから実装されることができる特定のロジック、及び従来の、例えば、上述のＰＣＩｅ（商標）のプロトコルスタックと異なるプロトコルの物理ＰＨＹ１３４との間のインターフェース接続を処理する専用のロジックを含むことができる。

図１の実施形態において、インターコネクト１４０は、複数の単方向の２つのペアであってよい複数のワイヤの複数の差動対として実装されることができる。いくつかの実装において、差動対の多数の組が、帯域幅を増加するために使用されてよい。ここで、ＰＣＩｅ（商標）通信プロトコルによれば、各方向における複数の差動対の数が同一であることが要求されることに留意すべきである。しかし、様々な実施形態によれば、異なる数のペアが、各方向において提供されることができ、より効率がよく及びより低電力で動作させる。この全体の集中型スタック及びリンク１４０は、モバイルエクスプレスＰＣＩｅ（商標）インターコネクト又はリンクと称されてよい。図１の実施形態において、この上位レベルで示されるが、この点について、本発明の範囲は限定して理解されない。つまり、上位レベルソフトウェア、及び図示されないこのスタックを含む他の半導体デバイス又はＳｏＣの様々な他の回路とともに、図１に示される観点が、単に、物理レイヤを通じたトランザクションレイヤからのプロトコルスタックに関することが理解される。

図２を参照すると、本発明の実施形態に係るＳｏＣのブロック図が示される。図２に示されるように、ＳｏＣ２００は、スマートフォン、パーソナルデジタルアシスタント（ＰＤＡ）、タブレット型コンピュータ、ネットブック、ウルトラブックなどのような比較的小さい低電力のポータブルデバイスから、上位レベルシステムの中に実装されることができるより先端のＳｏＣまで及ぶ様々な種類のプラットフォームへの実装のための任意の種類のＳｏＣであることができる。

図２に示されるように、ＳｏＣ２００は、１又は複数のコア２１０_０−２１０_ｎを含んでよい。したがって、様々な実施形態において、マルチコアＳｏＣが可能であり、複数のコアの全てが、所与のアーキテクチャ、例えば、インオーダ又はアウトオブオーダのプロセッサの同種の複数のコアであってよい。又は、より大きくより複雑なアーキテクチャ、例えば、アウトオブオーダのアーキテクチャのものであってよい追加の複数のコアとともに、異種の複数のコア、例えば、いくつかの比較的小さい低電力のコア、例えば、インオーダのアーキテクチャのものがあることができる。プロトコルスタックは、これらの複数のコアのうちの１又は複数とシステムの他の複数のコンポーネントとの間のデータの通信を可能にする。示されるように、このスタックは、複数のコアのうちの１又は複数のコア上で実行するアプリケーションレベルソフトウェア、ＯＳ、及びファームウェアのような上位レベルソフトウェアであってよいソフトウェア２１５を含むことができる。加えて、プロトコルスタックは、トランザクションレイヤ２２０及びデータリンクレイヤ２３０を含む。様々な実施形態において、これらのトランザクションレイヤ及びデータリンクレイヤは、ＰＣＩｅ（商標）プロトコルのような所与の通信プロトコルのものであってよい。当然ながら、ユニバーサルシリアルバス（ＵＳＢ）プロトコルスタックに従うような異なる複数のプロトコルスタックの複数のレイヤは、他の複数の実施形態において存在してよい。また、いくつかの実装において、本明細書で説明されるような低電力ＰＨＹ回路は、既存の代替の複数のプロトコルスタックで多重化されることができる。

さらに、図２を参照すると、次に、このプロトコルスタックは、多数のインターコネクトを介する通信を提供する多数の物理ユニットを含んでよい物理ユニット２４０に結合できる。一実施形態において、第１物理ユニット２５０は、一実施形態において主インターコネクト２８０を介する通信を提供するＭＩＰＩ仕様書に従うＭ−ＰＨＹに対応してよい低電力ＰＨＹユニットであってよい。加えて、サイドバンド（ＳＢ）ＰＨＹユニット２４４が存在してよい。示された実施形態において、このサイドバンドＰＨＹユニットは、サイドバンドインターコネクト２７０を介する通信を提供してよく、サイドバンドインターコネクト２７０は、例えば、第１ＰＨＹ２５０に結合された主インターコネクト２８０より遅いデータレートで、特定のサイドバンド情報を提供する統合型サイドバンドであってよい。いくつかの実施形態において、プロトコルスタックの様々なレイヤは、このサイドバンドインターコネクトに沿った通信を可能にする、このＳＢ ＰＨＹ２４４に結合する別個のサイドバンドを有することができる。

加えて、ＰＨＹユニット２４０は、さらに、ＳＢ ＰＨＹ２４４を制御するために使用されることができるＳＢリンクマネージャ２４２を含んでよい。加えて、リンクトレーニング及び状態マネージャ２４５が存在してよく、第１ＰＨＹ２５０及びインターコネクト２８０の統括制御を提供するだけでなく、第１通信プロトコルのものであるプロトコルスタックを、第２通信プロトコルのものである第１ＰＨＹ２５０に適合させるために使用されることができる。

さらに示されるように、様々なコンポーネントが第１ＰＨＹ２５０の中に存在してよい。より詳細には、送信機及び受信機回路（すなわちＴＸ２５３及びＲＸ２５４）が存在してよい。一般に、この回路は、主インターコネクト２８０を介するデータの送信及び受信に沿った複数のデシリアライゼーション動作、複数のシリアライゼーション動作を実行するために使用されてよい。セーブ状態マネージャ２５１が存在してよく、それが低電力状態にあるときに、第１ＰＨＹ２５０に関する構成及び他の状態情報をセーブするために使用されることができる。また、コーダ２５２は、例えば、８ｂ／１０ｂプロトコルに従うラインコーディングを実行するために存在できる。

図２にさらに示されるように、機械的なインターフェース２５８が存在してよい。この機械的なインターフェース２５８は、ルートコンプレックス２００からの、より詳細には、主インターコネクト２８０を介する第１ＰＨＹ２５０へ／からの通信を提供する所与のインターコネクトであってよい。様々な実施形態において、この機械的な接続は、ボールグリッドアレイ（ＢＧＡ）又は他の表面実装のような半導体デバイスの複数のピンが用いられ、又はホール接続を通して半田付けされることができる。

これらの主要な通信メカニズムに加えて、追加の通信インターフェースは、複数のコア２１０と、複数のセンサ、複数の加速度計、複数の温度センサ、全地球測位システム（ＧＰＳ）回路、コンパス回路、タッチスクリーン回路、キーボード回路、及びマウス回路などのような様々な低いデータレートの周辺デバイスである１又は複数のオフチップデバイス２６０ａ−ｃとの間のソフトウェアレイヤ２１６、トランザクションレイヤ２２１、及びリンクレイヤ２３１を含む別個のスタックを介して結合される低電力シリアル（ＬＰＳ）ＰＨＹユニット２５５が用いられてよい。

ここで、様々な実施形態において、サイドバンドインターコネクト２７０及び主インターコネクト２８０の両方が、ＳｏＣ２００と他の半導体コンポーネント、例えば、マルチバンド無線ソリューションのような他のＩＣとの間に結合できることに留意すべきである。

この場合も先と同様に、図２の説明は、比較的上位レベルであり、複数のバリエーションが可能である。例えば、独立したＰＨＹにそれぞれ関連付けられた多数のチャネルを介するデータ通信のより高い速度を可能にする多数の低電力ＰＨＹを提供することが可能である。図３を参照すると、本発明の他の実施形態に係る物理ユニットのブロック図が示される。図３に示されるように、物理ユニット３００は、リンクトレーニング及び状態マネージャ３１０を含む。この状態マネージャは、上述のようであってよく、第１通信プロトコルのプロトコルスタックを、第２の、例えば、異なる通信プロトコルの物理ユニットとインターフェース接続することを可能にするロジックの集合であることができる。

図３にさらに示されるように、リンクトレーニング及び状態マネージャ３１０は、多数のＭ−ＰＨＹ３２０_０−３２０_ｎと通信してよい。１より多いそのようなＰＨＹを提供することによって、より高い速度のデータ通信が発生できる。ここで、図３に示される各Ｍ−ＰＨＹは、その個々の独立した複数の通信を発生することを可能にするある程度の量のロジックを含んでよく、一方で、これらの異なる複数のＭ−ＰＨＹの複数の通信の統括制御は、リンクトレーニング及び状態マネージャ３１０を介してよいことに留意すべきである。また、複数のＭ−ＰＨＹが図３に示されるが、他の複数の実施形態において、他の種類の多数のＰＨＹユニットが存在することができ、さらに、多数の異種のＰＨＹユニットが提供されることができることが理解される。ここで、各Ｍ−ＰＨＹユニットは、唯一の論理リンクの一部として、又は単一の論理リンクに関連付けられた複数のグループで使用されることができることに留意すべきである。いくつかの実施形態において、単一の物理デバイスは、例えば、多機能コンポーネントの異なる複数の機能のための専用の複数のリンクリソースを提供するために、多数の論理リンクを消費してもよいが、各デバイスは、典型的には、単一の論理リンクを消費してよい。

図４を参照すると、本発明の実施形態に係るプロトコルスタックのさらなる詳細を示すブロック図が示される。図４に示されるように、スタック４００は、トランザクションレイヤ４１０、データリンクレイヤ４２０、及び物理レイヤ４３０を含む様々なレイヤを含む。上述のように、これらの異なる複数のレイヤは、この第１通信プロトコルのこれらのレイヤと、図４の実施形態においてＭＩＰＩ仕様書に従う複数のＭ−ＰＨＹであってよい他の通信プロトコルの物理レイヤとの間の相互作用を調整するために、ＰＣＩｅ（商標）プロトコルスタックの従来のトランザクション部分及びデータリンク部分のいずれか、又は様々なそのようなスタックが修正された複数のバージョンを使用して構成されることができる。

図４に示されるように、情報がプロトコルスタック４００から送信される送信方向に関して、例えば、コア又は他の処理ロジックのようなＳｏＣの他の回路から、プロトコルスタックへの入力情報が、トランザクションレイヤの送信パケットアセンブラ４１２の中で受信され、送信パケットアセンブラ４１２は、典型的には、ＴＬＰを形成するために、制御パス及びデータパスを組み合わせる。様々な実施形態において、例えば、１から４０９６バイトを有する（又は、より小さい最大値サイズ、例えば、１２８又は２５６の）複数のデータパケットであることができる複数の送信パケットにアセンブルした後、アセンブルされた複数のパケットは、フローコントローラ４１４に提供される。フローコントローラ４１４は、送信のために待ち行列に入れられた次のＴＬＰに対して要求される数に基づいて、十分なフロー制御クレジットが利用可能であるか否かを判断し、データリンクレイヤ４２０への複数のパケットの投入を制御する。より詳細に示されるように、これらの投入された複数のパケットは、エラー検出器及びシーケンサ４２２に提供され、エラー検出器及びシーケンサ４２２は、一実施形態において、ＴＬＰシーケンス番号及びＬＣＲＣを生成してよい。さらに示されるように、データリンクレイヤ４２０は、さらに、送信メッセージングメカニズム４２６を含む。送信メッセージングメカニズム４２６は、複数のリンク管理機能のための複数のＤＬＬＰを順次生成し、データリンク送信コントローラ４２５に結合される。データリンク送信コントローラ４２５は、フロー制御及びデータリンク整合性（ＡＣＫ／ＮＡＫ）メカニズムのための機能性のコントローラである。ここで、これらの機能が別個の複数のロジックブロックを使用して実装されるようにさらに分割されてよいことに留意すべきである。

さらに示されるように、処理された複数のデータパケットは、リンクの他方側のコンポーネントによって受領確認されるまで、各ＴＬＰの複製を保持するリトライバッファ４２４に提供される。ここで、これは、実際には、より上位に（アセンブラ４１２の中又は上に）スタックをバッファリングすることで実装されてよく、処理された複数のデータパケットは、データ／メッセージセレクタ４２８を介する物理レイヤ４３０への送信のために選択されるまで、対応する複数のエントリの中に格納されることができることに留意すべきである。一般に、上述のトランザクションレイヤ及びデータリンクレイヤは、さらに以下で説明されるような特定の複数の修正を伴って、従来のＰＣＩｅ（商標）プロトコルスタック回路に従って動作してよい。

代わりに、物理レイヤ４３０に関して、他の通信プロトコルの物理ユニットの実際の複数の物理部分へのインターフェース接続を提供するためだけでなく、例えば、ＰＣＩｅ（商標）プロトコルスタックから修正されるような、このレイヤの特定の複数の論理コンポーネントのさらに多くの修正が生じてよい。示されるように、複数の入力パケットは、フレーミングジェネレータ４３２に適用されてよく、フレーミングジェネレータ４３２は、複数の物理レイヤフレーミングシンボルを追加し、複数のパケットのフレーミングを生成し、それら幅／位置マッパ４３４に提供し、幅／位置マッパ４３４は、必要な場合にデータパスの幅を調整しながら、外部送信のために要求された配列を生成するためにデータパスの中で複数のバイトをシフトし、トレイナ及びスキップシーケンサ４３６に次に結合され、トレイナ及びスキップシーケンサ４３６は、リンクトレーニング及びスキップシーケンシングを実行するために使用されてよい。示されるように、フレーミングジェネレータ４３２、トレイナ／シーケンサ４３６、及びデータ／シーケンスセレクタ４３８は全て、ＬＴＳＳＭ及び関連するロジックの送受信機の部分である物理レイヤ送信コントローラ４３５に結合されてよい。ブロック４３６は、複数のトレーニングセット（ＴＳ）及び複数のスキップ順序集合のような複数の物理レイヤ送信を生成するロジックである。このような方法では、複数のフレーム化されたパケットは、選択され、コーディング、シリアライゼーション、及び処理された複数のパケットに対応するシリアル変換された複数の信号の物理インターコネクトへの駆動を実行する物理回路に提供されてよい。一実施形態において、複数の異なる通信プロトコルの間のシンボルの相違のマッピングは、フレーミングジェネレータ４３２の中で実行されてよい。

示されるように、多数の個々のチャネル又はレーンは、この物理インターコネクトのために提供されることができる。示される実施形態において、各物理チャネル又はレーンは、独自の独立したＰＨＹユニット送信回路４４５_ｏ−４４５_ｊを含むことができる。ＰＨＹユニット送信回路４４５_ｏ−４４５_ｊのそれぞれは、一実施形態において、ＭＩＰＩ仕様書に従うＭ−ＰＨＹユニットの一部であることができる。本明細書で説明されるように、送信機及び受信機の数が一致するＰＣＩｅ（商標）とは異なり、異なる数の送信機及び受信機が存在してよい。したがって、示されるように、各送信回路４４５は、８ｂ／１０ｂエンコーディングに従って複数のシンボルをエンコードするように機能するエンコーダ、エンコードされた複数のシンボルをシリアル変換するシリアライザ、及び物理インターコネクト上に複数の信号を駆動するドライバを含むことができる。さらに示されるように、各レーン又はチャネルは、論理ユニット４４０_ｏ−４４０_ｊに関連付けられてよい。論理ユニット４４０_ｏ−４４０_ｊは、Ｍ−ＰＨＹのためのＭＩＰＩ仕様書に従う論理回路であってよく、したがって、対応するレーンを介する物理通信を管理する。

ここで、これらの多数のレーンは、異なる速度で動作するように構成されることができ、複数の実施形態は、異なる数のそのようなレーンを含んでよいことに留意すべきである。さらに、送信方向及び受信方向において異なる数のレーン及びレーン速度を有することが可能である。したがって、所与の論理ユニット４４０は、ＰＨＹ４４５の対応するレーンの動作を制御するが、物理レイヤ送信コントローラ４３５は、物理インターコネクトを介する情報の送信の全体を制御するように機能してよいことが理解される。ここで、いくつかの場合において、いくつかの非常に基本的な機能性は、各レーンに関連付けられた別個のロジックによって実行され、複数のレーンが単一のリンクより多くに割り当てられることができる場合のために、多数のＬＴＳＳＭインスタンスが提供されてよく、トレーニングされたリンクに対して、送受信機側及び受信機側の両方を制御する各コンポーネントの中に、単一のＬＴＳＳＭがあることに留意すべきである。この統括制御は、電力制御、リンク速度制御、リンク幅制御、初期化などを含むことができる。

さらに、図４を参照すると、複数の物理インターコネクトを介して受信された入力情報は、同様に、これらのレイヤの受信メカニズムを用いて、物理レイヤ４３０、データリンクレイヤ４２０、及びトランザクションレイヤ４１０を通ってよい。図４に示される実施形態において、各ＰＨＹユニットは、さらに、受信回路、すなわち、受信回路４５５_ｏ−４５５_ｋを含んでよく、示される実施形態において、物理リンクの各レーンに対して存在できる。ここで、この実施形態において、受信機回路４５５の数と送信機回路４４５の数とが異なってよいことに留意すべきである。示されるように、この物理回路は、入力情報を受信する入力バッファ、情報をデシリアル変換するデシリアライザ、及び８ｂ／１０ｂエンコーディングで通信された複数のシンボルをデコードするように機能してよいデコーダを含むことができる。さらに示されるように、各レーン又はチャネルは、論理ユニット４５０_ｏ−４５０_ｋに関連付けられてよい。論理ユニット４５０_ｏ−４５０_ｋは、（Ｍ−ＰＨＹのためのＭＩＰＩ仕様書のような）所与の仕様書に従う論理回路であってよく、したがって、対応するレーンを介する物理通信を管理する。

デコードされた複数のシンボルは、順次、物理レイヤ４３０の論理部分に提供されてよい。示されるように、物理レイヤ４３０は、複数のエラスティックバッファ４６０を含んでよい。エラスティックバッファは、リンク上のこのコンポーネントと他のコンポーネントとの間のクロックの差を調整する。ここで、その位置は、様々な実装において、例えば、８ｂ／１０ｂデコーダの下位にあるように、又はレーンデスキューバッファと組み合わせられて入力されてデコードされた複数のシンボルを格納するように、シフトしてよいことに留意すべきである。順次、情報は、幅／位置マッパ４６２に、そして、そこからレーンデスキューバッファ４６４に提供されてよい。レーンデスキューバッファ４６４は、多数のレーンにわたってデスキューを実行し、マルチレーンの場合、バッファ４６４は、複数のバイトを再編成するために、複数のレーンの間の信号スキューにおける差を処理できる。順次、デスキューされた情報は、フレーミングプロセッサ４６６に提供されてよく、フレーミングプロセッサ４６６は、入力情報の中に存在するフレーミングを除去してよい。示されるように、物理レイヤ受信コントローラ４６５は、複数のエラスティックバッファ４６０、マッパ４６２、デスキューバッファ４６４、及びフレーミングプロセッサ４６６に結合されて制御してよい。

さらに、図４を参照すると、回復された複数のパケットは、受信メッセージングメカニズム４７８及びエラー検出器シーケンスチェッカ及びリンクレベルリトライ（ＬＬＲ）リクエスタ４７５の両方に提供されてよい。この回路は、例えば、ＣＲＣチェックサム動作を実行すること、順序チェックを実行すること、及び誤って受信された複数のパケットのリンクレベルリトライを要求することで、複数の入力パケットの誤り訂正チェックを実行してよい。受信メッセージングメカニズム４７８及びエラー検出器／リクエスタ４７５の両方は、データリンク受信コントローラ４８０の制御下にあってよい。

さらに、図４を参照すると、ユニット４７５の中でこのように処理された複数のパケットは、トランザクションレイヤ４１０、より詳細には、フローコントローラ４８５に提供されてよい。フローコントローラ４８５は、それらをパケットインタプリタ４９５に提供するために、これらのパケットにフロー制御を実行する。パケットインタプリタ４９５は、複数のパケットのインタプリテーションを実行し、それらを選択された宛先、例えば、所与のコア又は受信機の他のロジック回路に転送する。図４の実施形態において、この上位レベルで示されるが、本発明の範囲がこの点について限定されないことが理解される。

ここで、複数のＰＨＹ４４０は、送信のためにＰＣＩｅ（商標）によってサポートされたものと同一の８ｂ／１０ｂエンコーディングを使用してよいことに留意すべきである。８ｂ／１０ｂエンコーディングスキームは、複数のキャラクタを表すために使用される複数のデータシンボルとは別個の複数の特殊シンボルを提供する。これらの特殊シンボルは、ＰＣＩｅ（商標）仕様書の物理レイヤの章で説明されたような様々なリンク管理メカニズムのために使用されてよい。Ｍ−ＰＨＹによる追加の特殊シンボルの使用法が、ＭＩＰＩ Ｍ−ＰＨＹ仕様書に説明される。複数の実施形態は、ＰＣＩｅ（商標）シンボルとＭＩＰＩ Ｍ−ＰＨＹシンボルとの間のマッピングを提供してよい。

表１を参照すると、本発明の一実施形態に係る複数のＭ−ＰＨＹシンボルへの複数のＰＣＩｅ（商標）シンボルの例示的なマッピングが示される。このように、この表は、本発明の一実施形態に係る集中型プロトコルスタックのための複数の特殊シンボルのマッピングを示す。

複数の８ｂ／１０ｂデコードルールは、ＰＣＩｅ（商標）仕様書に対して規定されたものと同一である。複数の８ｂ／１０ｂルールに対する唯一の例外は、複数の８ｂ／１０ｂルールを違反する特定のシーケンスであるＴＡＩＬ ＯＦ ＢＵＲＳＴを検出したときである。様々な実施形態によれば、物理レイヤ４３０は、ＴＡＩＬ ＯＦ ＢＵＲＳＴの間に発生した任意のエラーの通知をデータリンクレイヤ４２０に提供できる。

一実施形態において、複数のレーンへの複数のシンボルの適用及びフレーミングは、ＰＣＩｅ（商標）仕様書の中に規定されるものであってよく、さらに、データスクランブリングは、ＰＣＩｅ（商標）仕様書の中に規定されるものと同一であることができる。しかし、ここで、ＭＩＰＩ仕様書に従う通信のＰＲＥＰＡＲＥフェーズの中で送信された複数のデータシンボルは、スクランブルされないことに留意すべきである。

リンクの初期化及びトレーニングに関して、リンクマネージャは、上で議論されたように、複数のレーンの１又は複数のチャネルを含むことができるリンクの構成及び初期化、通常の複数のデータ転送のサポート、複数のリンクエラーから回復したときの複数の状態遷移のサポート、及び低電力状態からのポートの再起動を提供してよい。

そのような動作をもたらすために、以下の物理的及びリンクに関連する複数の特性、（例えば、初期のリンク速度及びサポートされた速度、及び初期のリンク幅及びサポートされた複数のリンク幅を含む）複数のＰＨＹパラメータは、先験的に、例えば、初期化の前に知られてよい

一実施形態において、トレーニングは、様々な動作を含んでよい。そのような複数の動作は、構成されたリンク速度及び幅、レーン当たりのビットロック、レーン当たりのシンボルロック、レーン極性、及びマルチレーンリンクに対するレーン間のデスキューで、リンクを初期化することを含んでよい。このような方法では、トレーニングは、レーン極性を発見し、その結果、複数の調整を実行できる。しかし、ここで、本発明の実施形態に係るにリンクトレーニングは、リンクデータレート及び幅のネゴシエーション、リンク速度及び幅の悪化を含まなくてよいことに留意すべきである。代わりに、上述のように、リンクの初期化に応じて、両方のエンティティーは、先験的に、初期のリンク幅及び速度を知り、したがって、ネゴシエーションに関連付けられた時間及び計算の労力が、回避されることができる。

ＰＣＩｅ（商標）の複数の順序集合は、以下の複数の修正とともに使用されることができる。ＴＳ１及びＴＳ２の順序集合は、ＩＰ再利用を促進するために使用されるが、トレーニングの複数の順序集合の多くのフィールドは、無視される。また、複数の高速トレーニングシーケンスは、使用されない。電気的なアイドル状態の順序集合（ＥＩＯＳ）は、Ｓｋｉｐ ＯＳであるとして、ＩＰ再利用を促進するために保持されてよいが、Ｓｋｉｐ ＯＳの頻度は、ＰＣＩｅ（商標）仕様書に従うものと異なる速度であってよい。ここで、データストリームの複数の順序集合及び複数のシンボルは、ＰＣＩｅ（商標）仕様書に従うものと同一であってよいことにも留意すべきである。

以下の複数のイベントは、リンクトレーニング及び管理を促進するために通信される。（１）プレゼンス。アクティブなＰＨＹがリンクのリモート側上に存在することを示すために使用されることができる。（２）コンフィグレーションレディ。ＰＨＹパラメータの構成が完了されたこと及びＰＨＹが構成プロファイルで動作する準備ができていることを示すためにトリガされる。一実施形態において、そのような情報は、本発明の実施形態に係る統合型サイドバンド信号によって通信されることができる。

電気的なアイドル状態の複数の状況の制御を目的として、ＰＨＹは、送信機が電気的なアイドル状態に入っていることを示すために使用されるＴＡＩＬ ＯＦ ＢＵＲＳＴシーケンスを有する。一実施形態において、サイドバンドチャネルは、電気的なアイドル状態から抜けることを信号で伝えるために使用されてよい。ここで、この指示は、複数のＰＨＹスケルチブレイクメカニズムに加えてよいことに留意すべきである。複数のシンボルのＯＰＥＮＳシーケンスは、電気的なアイドル状態へのエントリを示すためにＥＩＯＳとして送信されてよい。

いくつかの実施形態において、高速トレーニングシーケンス（ＦＴＳ）は規定されない。代わりに、ＰＨＹは、ストール／スリープ状態から、ビットロック、シンボルロック、及びレーン間のデスキューに対処するために使用されることができるバースト状態へ抜けるために、特定の物理レイヤシーケンスを使用してよい。小さい数のＦＴＳは、ロバスト性のために、一連のシンボルとして規定されることができる。データストリームの順序集合の開始は、リンクエラー回復であるとして、ＰＣＩｅ（商標）仕様書に従ってよい。

複数のリンクデータレートに関しては、様々な実施形態において、リンクが初期化する初期のデータレートは、予め定められデータレートであってよい。この初期のリンク速度から変化したデータレートは、リカバリ状態を経由することによって生じてよい。複数の実施形態は、反対の複数の方向において異なることが許可される複数の非対称のリンクデータレートをサポートしてよい。

一実施形態において、サポートされた複数のリンク幅は、ＰＣＩｅ（商標）仕様書のこれらに従ってよい。さらに、上述のように、複数の実施形態は、リンク幅が予め定められるので、リンク幅をネゴシエーションするためのプロトコルをサポートしなくてよく、結果として、リンクトレーニングが単純化されてよい。当然ながら、複数の実施形態は、反対の複数の方向における複数の非対称のリンク幅のためのサポートを提供してよい。同時に、リンクの各方向に対して構成される初期のリンク幅及び初期のデータレートは、トレーニングが開始する前に先験的に知られてよい。

ＰＨＹユニットの複数の物理ポートに関して、ｘ１リンクだけでなくｘＮリンクを形成するｘＮポートに対する能力（Ｎは３２、１６、１２、８、４、２、及び１であることができる）は要求されず、Ｎと１との間の任意のリンク幅を形成するためのｘＮポートに対する能力が随意的である。この動作の例は、唯一１つのリンクにのみ構成できるｘ１６ポートを含むが、リンクの幅は、ｘ１６及びｘ１の要求された幅だけでなく、ｘ１２、ｘ８、ｘ４、ｘ２になるように構成されることができる。そのようなものとして、本発明の実施形態に係るプロトコルスタックを使用する複数のデバイスを実装しようとする設計者は、これらのコンポーネントに上記要件を適合させる方法で、２つの異なるコンポーネントの間の複数のポートを接続できる。複数のコンポーネントの間の複数のポートが、コンポーネントのポートの記述／データシートによって規定されるような意図された使用法と一致しない方法で接続される場合、動作は定義されていない。

加えて、２又はそれより多いリンクにポートを分割する能力は、禁止される。そのようなサポートが所与の設計に対して適切な場合、ポートは、トレーニングの間に、特定の幅をサポートするように構成されることができる。この動作の例は、２つのｘ８リンク、４つのｘ４リンク、又は１６のｘ１リンクを構成できてよいｘ１６ポートである。

８ｂ／１０ｂエンコーディングを使用するとき、複数の順序集合は、構成されたリンクの全てのレーン上で同時に送信されるので、ＰＣＩｅ（商標）仕様書のような明白なレーン間のデスキューのメカニズムは、トレーニングシーケンスの間に受信された複数の順序集合又は複数のＳＫＰ順序集合のＣＯＭシンボルである。ＨＳ−ＢＵＲＳＴの同期シーケンスの間に送信されたＭＫ０シンボルは、レーン間のデスキューのために使用されてよい。

図４に関して簡単に上述したように、リンクトレーニング及び状態マネージャは、ＰＣＩｅ（商標）プロトコルスタックの複数の上位レイヤを異なるプロトコルの下位レイヤのＰＨＹユニットに適合させることを含む様々な動作を実行するように構成されることができる。さらに、このリンクマネージャは、単一又は多数のレーンを構成して管理でき、対称のリンク帯域幅、ステートマシンのＰＣＩｅ（商標）トランザクションレイヤ及びデータリンクレイヤとの互換性、リンクトレーニング、随意的な複数の対称のリンクストール状態、及びロバストな複数の通信のための複数のサイドバンド信号の制御に対するサポートを含んでよい。その結果、複数の実施形態は、複数の異なるリンク速度及び複数の非対称のリンクを構成するための限定された修正を伴って、ＰＣＩｅ（商標）のトランザクションレイヤ及びデータリンクレイヤを実装することを提供する。さらに、本発明の実施形態に係るリンクマネージャを使用して、複数の異なる通信プロトコルの複数のレイヤの間の橋渡しをさらに可能にしながら、マルチレーン、非対称のリンク構成、サイドバンド統合、及び動的帯域幅拡張性に対するサポートが実現されることができる。

図５を参照すると、本発明の実施形態に係るリンクマネージャの一部になることができるリンクトレーニングステートマシンのための状態図５００が示される。図５に示されるように、リンクトレーニングは、検出状態５１０で開始できる。この状態は、パワーオンリセット上で生じ、アップストリームポート及びダウンストリームポートの両方に適用可能である。リセットの完了の後、全ての構成されたレーンは、リンクの各端部がサイドバンドチャネルを使用して、例えば、ＰＲＥＳＥＮＣＥ信号によって、信号を送信できる所与の状態、すなわち、ＨＩＢＥＲＮ８状態に遷移してよい。ここで、この検出状態において、高インピーダンスの信号、すなわち、ＤＩＦ−Ｚ信号が、全てのレーン上に駆動されてよいことに留意すべきである。

このように、ＰＲＥＳＥＮＣＥイベントが信号で送信されて受信されるとき、制御が検出状態５１０から構成状態５２０に移り、この高インピーダンスが、全ての構成されたレーン上に駆動される。構成状態５２０において、複数のＰＨＹパラメータは、構成されることができ、リンクの各端部の全ての構成されたレーン上での完了に従って、高インピーダンスが全てのレーン上で維持されながら、例えば、サイドバンドインターコネクトを使用して、コンフィグレーションレディ信号（ＣＦＧ−ＲＤＹ）が示されることができる。

このように、サイドバンドインターコネクトを介するこのコンフィグレーションレディインディケーションの送信及び受信に従って、制御がストール状態５３０に移る。すなわち、このＬ０ストール状態において、ＰＨＹは、ストール状態へ遷移し、全ての構成されたレーン上に高インピーダンスを駆動し続ける。示されるように、データが送信又は受信に利用可能か否かに応じて、制御がアクティブ状態Ｌ１（状態５３０）、低電力状態（Ｌ１状態５４０）、より深い低電力状態（Ｌ１オフ状態５４５）に移る、又は構成状態５２０に戻ることができる。

このように、ストール状態において、負の駆動信号ＤＩＦ−Ｎは、全ての構成されたレーン上で通信されることができる。そして、イニシエータによって指示されたとき、ＢＵＲＳＴシーケンスが、開始してよい。その結果、ＭＡＲＫＥＲ０（ＭＫ０）シンボルの送信の後、制御がアクティブ状態５３０に移る。

一実施形態において、受信機は、全ての構成されたレーン上でストール状態の終了を検出し、例えば、ＭＩＰＩ仕様書に従うビットロック及びシンボルロックを実行してよい。複数の実施形態において、マルチレーンリンクで、このＭＫ０シンボルが、レーン間のデスキューを確立するために使用されてよい。

代わり、低電力状態（すなわち、Ｌ１状態５４０）に指示されたとき、全ての構成されたレーンは、スリープ状態に遷移してよい。次に、より深い低電力状態（すなわち、Ｌ１オフ状態５４５）に指示されたとき、全ての構成されたレーンは、ＨＩＢＥＲＮ８状態に遷移してよい。最後に、構成状態に戻ることが指示されたとき、同様に、全ての構成されたレーンは、ＨＩＢＥＲＮ８状態に遷移する。

さらに、図５を参照すると、アクティブなデータ転送のために、制御が、このように、アクティブ状態５５０に移る。具体的には、これは、リンクレイヤ及びトランザクションレイヤが、複数のデータリンクレイヤパケット（ＤＬＬＰ）及び複数のＴＬＰを使用して、情報を交換することを開始する状態である。そのように、ペイロードの転送が生じることができ、そのような転送の終わりに、ＴＡＩＬ ＯＦ ＢＵＲＳＴシンボルが通信されることができる。

示されるように、このアクティブ状態から、制御がストール状態５３０に戻ることができ、又は、例えば、受信機のエラーに応答して又は指示されたときにリカバリ状態５６０に移ることができ、又は、低電力（例えば、Ｌ２）状態５７０に移ることができる。

ストール状態に戻るために、送信機は、ＴＡＩＬ ＯＦ ＢＵＲＳＴインディケーションに従うＥＩＯＳシーケンスを全ての構成されたレーン上に送信してよい。

エラーが発生した場合、又は指示されたように、制御は、リカバリ状態５６０に移ることもできる。ここで、リカバリへの遷移は、両方の方向における全ての構成されたレーンをストール状態に入らせる。これをもたらすために、ＧＯ ＴＯ ＳＴＡＬＬ信号がサイドバンドインターコネクト上に送信されることができ、この信号の送信機は応答を待つことができる。このＳＴＡＬＬ信号が送信されて受信されたとき、サイドバンドインターコネクト上で受信されたＧＯ ＴＯ ＳＴＡＬＬインディケーションによって示されるように、制御は、ストール状態５３０に戻る。ここで、このリカバリ状態は、このように、ストール状態への同時のエントリを調整するために、サイドバンドを使用してプロトコルを確立することに留意すべきである。

低電力状態Ｌ１及びＬ１オフに関して、動作は、状態５４０及び５４５に従う。具体的には、ＰＨＹがスリープ状態に置かれることができるように、制御は、ストール状態からＬ１低電力状態５４０に移る。この状態において、負の駆動信号、すなわち、ＤＩＦ−Ｎ信号が全ての構成されたレーン上で駆動されることができる。その状態から出ることが指示されたとき、制御は、例えば、サイドバンドインターコネクト上でＰＲＥＳＥＮＣＥ信号を送信することによって、ストール状態５３０に戻る。

また示されるように、全てのＬ１オフの条件が満たされたときに、より深い低電力状態Ｌ１オフに入れられることができる。一実施形態において、これらの条件は、ＰＨＹユニットに対する完全な電力制御又は電力停止を含んでよい。このより深い低電力状態において、ＰＨＹは、ＨＩＢＥＲＮ８状態に置かれてよく、高インピーダンス信号が全ての構成されたレーン上で駆動される。この状態を終了するために、制御は、全ての構成されたレーン上でＤＩＦ−Ｎを駆動することによって、ストール状態に戻る。

図５にさらに示されるように、追加の複数の状態、すなわち、電力が停止する準備ができているときに、アクティブ状態から入れられることができるさらにより深い低電力状態（Ｌ２）５７０が存在できる。一実施形態において、この状態は、ＰＣＩｅ（商標）仕様書のものと同一であってよい。

表２を参照すると、ＰＣＩｅ（商標）仕様書に従う複数のＬＴＳＳＭ状態と、本発明の実施形態に係る対応する複数のＭ−ＰＨＹ状態との間のマッピングが示される。

上述のように、図２に関して、複数の実施形態は、随意的な帯域内サポートとともに、リンク管理のために使用されることができる統合型サイドバンドメカニズムを提供する。このような方法では、サイドバンド回路及びインターコネクトを使用して、リンク管理及び制御が、主インターコネクトのための物理レイヤのより高速（及びより大電力）の回路と独立して存在できる。さらに、このような方法では、主インターコネクトに関連付けられたＰＨＹユニットの複数の部分への電力供給が停止されたときに、このサイドバンドチャネルが使用されることができ、低減された電力消費を可能にする。また、この統合型サイドバンドメカニズムは、主インターコネクトのトレーニングの前に使用されることができ、また、主インターコネクト上に障害が存在するときに使用されてよい。

さらに、この統合型サイドバンドメカニズムを介して、単一のインターコネクト、例えば、各方向における差動ワイヤのペアが存在でき、両方のピンの数を低減し、新しい機能の追加を可能にする。複数の実施形態は、また、より早くよりロバストなクロック／電力の制御を可能にしてよく、このリンクを使用するＰＣＩｅ（商標）のサイドバンドメカニズムのような従来のプロトコルにおける曖昧さを除去できる。

本発明の範囲は、この点について限定されないが、異なる複数の実施形態において、サイドバンドインターコネクト（例えば、図２のサイドバンドインターコネクト２７０）は、シングルワイヤ双方向サイドバンド信号、デュアルワイヤデュアル方向単方向の信号のセット、低電力パルス幅変調（ＰＷＭ）モードにおいてＭ−ＰＨＹを使用して利用可能なもののような低速帯域内シグナリングメカニズムとして、又は物理レイヤの複数の順序集合又は複数のＤＬＬＰのような帯域内高速シグナリングメカニズムとして、実装されることができる。

例として、限定の目的でなく、様々な物理レイヤのアプローチがサポートされてよい。第１のアプローチは、サイドバンドインターコネクトが使用されるときに、最低のピンの数を提供するシングルワイヤ双方向サイドバンド信号であることができる。いくつかの実施形態において、この信号は、既存のサイドバンド、例えば、ＰＥＲＳＴ＃、ＷＡＫＥ＃、又はＣＬＫＲＥＱ信号上で、多重化されることができる。第２のアプローチは、シングルワイヤアプローチと比較してより単純で少し効率がよいが追加のピンを費やすデュアルワイヤデュアル方向単方向の信号のセットであってよい。そのような実装は、既存のサイドバンド、例えば、ホストデバイスに対するＰＥＲＳＴ＃及びデバイスホストに対するＣＬＫＲＥＱ＃上で多重化されることができる（この例において、２モードの実装を単純化しつつ、既存の信号方向性は維持される。）。第３のアプローチは、サイドバンドメカニズムと比較してピンの数を低減するＭ−ＰＨＹ ＬＳ ＰＷＭモードのような低速帯域内シグナリングメカニズムであってよく、同様に、低電力レベルをさらにサポートしてよい。この動作のモードは、高速動作と相互に排他的であるので、物理レイヤの複数の順序集合又はＤＬＬＰのような高速帯域内メカニズムと組み合わされることができる。このアプローチは、低電力でないが、既存の高速ＩＯとの共通点を最大化する。低速帯域内シグナリングと組み合わせられたとき、このアプローチは、優れた低電力ソリューションを提供してよい。

所与のシステムにおいてこれらの構成のうちの１又は複数を実現するために、デバイス／プラットフォームのレベルの動作／反応を理解するために使用されることができるポリシーレイヤだけでなく、物理レイヤ上で交換される情報の意味を決定するために使用されることができる意味レイヤが提供されることができる。一実施形態において、これらのレイヤは、ＳＢ ＰＨＹユニットの中に存在してよい。

階層化アプローチを提供することによって、複数の実施形態は、サイドバンド機能（単純さ及び／又は低電力動作のために、いくつかの実装において、優先されてよい）、及び例えば、追加のピンの数に対する必要性を避ける他の複数の実装のために優先されてよい帯域内の両方を含んでよい異なる物理レイヤの実装を可能にする。

一実施形態において、多数のサイドバンド信号が、例えば、意味レイヤを介して、統合型サイドバンドメカニズム（又は帯域内メカニズム）を介する通信のための単一のパケットに構成されることができる。一実施形態において、下記の表３は、一実施形態において存在してよい様々な信号を示す。示される表において、複数の信号の論理方向は、矢印によって示される。ここで、上矢印は、ホスト（例えば、ルートコンプレックス）への方向であることが規定され、下矢印は、デバイス（例えば、無線ソリューションのような周辺デバイス）への方向であることが規定される。

図６を参照すると、本発明の実施形態に係るサイドバンドメカニズムの様々な状態のためのフロー図が示される。図６に示されるように、これらの様々な状態が、ルートコンプレックス（例えば、ホスト制御動作）に関していてよい。状態図６００は、ホストを介する様々な状態の制御を提供してよい。示されるように、動作は、プレゼンス信号が通信されることができるブート状態６１０で開始する。ここで、このプレゼンス信号は、上述のように、リンク管理動作に関してよいことに留意すべきである。そして、制御は、様々な信号、すなわち、パワーグッド信号、リセット信号、参照クロック状態信号、及びレディツートレイン信号が通信されてよいブート状態６２０に移る。ここで、これらの信号の全てが、これらの信号のそれぞれがパケットのインジケータ又はフィールド（例えば、パケットの１ビットインジケータ）に対応できる単一のパケットを介して通信されることができることに留意すべきである。

さらに、図６を参照すると、制御は、次に、アクティブ状態６３０に移る。アクティブ状態６３０において、システムは、アクティブ状態（例えば、Ｓ０）にあってよく、対応するデバイス（例えば、ダウンストリームデバイス）は、アクティブデバイス状態（例えば、Ｄ０）にあってよく、リンクは、アクティブ状態、ストール、又は低電力状態（例えば、Ｌ０、Ｌ０ｓ、又はＬ１）にあってよい。示されるように、この状態において、ＯＢＦＦ信号、クロック要求信号、参照クロック状態、リクエストＬ０信号、及びレディツートレイン信号を含む様々な信号が、通信されることができる。

次に、制御は、例えば、上記シグナリングが実行された後、低電力状態６４０に移れる。示されるように、この低電力状態６４０において、システムは、アクティブ状態であってよく、一方で、デバイスは、比較的低いレイテンシの低電力状態（例えば、Ｄ３ｈｏｔ）であってよい。加えて、リンクは、所与の低電力状態（例えば、Ｌ２又はＬ３）にあってよい。これらの状態に示されるように、統合型サイドバンドパケットを介して通信された複数の信号は、ウェイクアップ信号、リセット信号、及びパワーグッド信号を含んでよい。

システムがより深い低電力状態に入ると、（例えば、システムがＳ０状態にあり、デバイスがＤ３ｃｏｌｄ状態にあり、リンクが同様にＬ２又はＬ３状態にあるとき、）第２の低電力状態６５０に入れられることができる。示されるように、同一のウェイクアップ信号、リセット信号、及びパワーグッド信号が通信されることができる。また、図６に示されるように、同一の信号が、より深い電力状態６６０（例えば、システムの低電力状態、Ｓ３）及びデバイスの低電力状態（例えば、Ｄ３ｃｏｌｄ）、及び同一のリンクの低電力状態Ｌ２及びＬ３に生じることができる。通信されるサイドバンド情報のこの特定のセットで示されるが、本発明の範囲は、この点について限定されないことが理解される。

複数の実施形態は、このように、フレキシビリティに対する低いレイテンシと単純さとのバランスを取れる拡張性を有する階層化構造を提供する。このような方法では、既存の複数のサイドバンド信号及び追加の複数のサイドバンド信号が、より小さい数の信号で置き換えることができ、より多いピンを追加せずに、サイドバンドメカニズムの将来の拡張を可能にする。

図７を参照すると、本発明の実施形態に係る方法のフロー図である。図７に示されるように、方法７００は、１つの通信プロトコルの複数の上位レイヤ、及び異なる通信プロトコルのより下位の、例えば、物理レイヤを含む集中型プロトコルスタックを介してデータを通信するために使用されてよい。示される複数の例において、上述のような集中型プロトコルスタック、すなわち、ＰＣＩｅ（商標）プロトコルの上位のトランザクションレイヤ及びデータリンクレイヤ、並びに異なる仕様書、例えば、ＭＩＰＩ仕様書の物理レイヤを有することを前提とする。当然ながら、図４に関して上述されたロジック及び回路のように、これらの２つの通信プロトコルの単一のプロトコルスタックへの集中を可能にする追加のロジックが存在してもよい。

図７に示されるように、方法７００は、第１通信プロトコルのプロトコルスタックにおいて第１トランザクションを受信することによって開始できる（ブロック７１０）。例えば、コア又は他の実行エンジンなどのようなルートコンプレックスの様々なロジックは、他のデバイスに情報を送信しようとする。その結果、この情報は、トランザクションレイヤに移ってよい。示されるように、制御は、ブロック７２０に移り、トランザクションが処理され、第２通信プロトコルのＰＨＹの論理部分に提供されることができる。この処理は、図４を用いてフローに関して上述された様々な動作を含んでよく、データを受信し、フロー制御を実行する異なる複数の動作、複数のリンク動作、及びパケット化の複数の動作などが生じられる。加えて、データリンクレイヤパケットをＰＨＹに提供する様々な動作が生じられる。次に、制御は、ブロック７３０に移り、この第１トランザクションは、ＰＨＹの論理部分において、第２フォーマットのトランザクションに変換されることができる。例えば、複数のシンボルの任意の変換が、（必要な場合に、）実行されることができる。加えて、上述のようにトランザクションをリンク上での送信のための形式に表現するためになされる様々な翻訳動作が生じられる。その結果、制御は、ブロック７４０に移れ、この第２フォーマットのトランザクションは、リンクを介してＰＨＹからデバイスに通信されることができる。例として、ラインコーディング及びシリアライゼーションなどの後、第２フォーマットのトランザクションは、シリアル変換されたデータであることができる。図７の実施形態においてこの上位レベルで示されるが、本発明の範囲は、この点について限定されない。

図８を参照すると、本発明の実施形態に係るコンピュータシステムの中に存在する複数のコンポーネントのブロック図が示される。図８に示されるように、システム８００は、多くの異なるコンポーネントを含むことができる。これらのコンポーネントは、マザーボード又はコンピュータシステムのアドインカードのような、又は別の方法でコンピュータシステムの筐体内に組み込まれた複数のコンポーネントのような回路基板に適合する複数のＩＣ、その複数の部分、別個の複数の電子デバイス、又は他の複数のモジュールとして実装されることができる。ここで、図８のブロック図は、コンピュータシステムの多くのコンポーネントの上位レベルの観点を示すことが意図されることにも留意すべきである。しかし、特定の複数の実装において、追加の複数のコンポーネントが存在してよく、さらに、他の複数の実装において、示される複数のコンポーネントと異なる配置が生じてよいことが理解される。

図８に示されるように、プロセッサ８１０は、超低電圧プロセッサのような低電力マルチコアプロセッサソケットであってよく、メイン処理ユニット及びシステムの様々なコンポーネントとの通信のための中央のハブとして機能してよい。そのようなプロセッサは、ＳｏＣとして実装されることができる。一実施形態において、プロセッサ８１０は、ｉ３、ｉ５、ｉ７、又はカリフォルニア州サンタクララのインテル社から利用可能な他のそのようなプロセッサのようなインテル（登録商標）アーキテクチャコアベースプロセッサであってよい。しかし、カリフォルニア州のサニーベールのアドバンストマイクロデバイセズ社（ＡＭＤ）、ＡＲＭホールディングス社のＡＲＭベース設計、又はカリフォルニア州のサニーベールのミップステクノロジーズ社のＭＩＰＳベース設計、又はそれらのライセンシ又は採用者から利用可能な他の複数の低電力プロセッサが、アップルＡ５プロセッサのような他の複数の実施形態において、代わりに存在してもよいことが理解される。

プロセッサ８１０は、実施形態において、システムメモリの所与の量を提供するマルチメモリデバイスを介して実装されることができるシステムメモリ８１５と通信してよい。複数の例として、メモリは、ＪＥＤＥＣ ＪＥＳＤ ２０９−２Ｅ（２００９年４月公表）に従う現在のＬＰＤＤＲ２規格、又は帯域幅を増加するためにＬＰＤＤＲ２に拡張を提供するＬＰＤＤＲ３と称される次世代ＬＰＤＤＲ規格のような電子素子技術連合評議会（ＪＥＤＥＣ）の低電力ダブルデータレート（ＬＰＤＤＲ）ベース設計に従うことができる。複数の例として、２／４／８ギガバイト（ＧＢ）のシステムメモリが存在してよく、１又は複数のメモリインターコネクトを介してプロセッサ８１０に結合されることができる。様々な実装において、個々のメモリデバイスは、シングルダイパッケージ（ＳＤＰ）、デュアルダイパッケージ（ＤＤＰ）、又はクワッドダイパッケージ（ＱＤＰ）のような異なる種類のパッケージであることができる。これらのデバイスは、いくつかの実施形態において、より低いプロファイルソリューションを提供するマザーボード上に直接半田付けされることができるが、他の複数の実施形態において、複数のデバイスは、所与のコネクタによってマザーボードに順次結合されることができる１又は複数のメモリモジュールとして構成されることができる。

データ、アプリケーション、及び１又は複数のオペレーティングシステムなどのような情報の永続的な保存を提供するために、大容量ストレージ８２０がプロセッサ８１０に結合されてもよい。様々な実施形態において、システムの反応性を改善するためだけでなく、より薄くより軽いシステム設計を可能にするために、この大容量ストレージは、ＳＳＤを用いて実装されてよい。しかし、他の複数の実施形態において、システム動作の再初期化時に速い電源投入が生じられるように、大容量ストレージは、電源切断イベントの間のコンテクスト状態及びそのような情報の不揮発性の保存を可能にするために、ＳＳＤキャッシュとして機能するより小さい量のＳＳＤストレージとともに、ハードディスクドライブ（ＨＤＤ）を使用して主に実装されてよい。また、図８に示されるように、フラッシュデバイス８２２は、例えば、シリアル周辺インターフェース（ＳＰＩ）を介して、プロセッサ８１０に結合されてよい。このフラッシュデバイスは、システムの他のファームウェアだけでなく、基本入出力ソフトウェア（ＢＩＯＳ）システムソフトウェアの不揮発性の保存を提供してよい。

様々な入出力（ＩＯ）デバイスが、システム８００内に存在してよい。図８の実施形態に具体的に示されるように、ディスプレイ８２４は、筐体の蓋部分内に構成される高解像度のＬＣＤ又はＬＥＤであってよい。このディスプレイパネルは、例えば、ディスプレイパネルの上方に外部から適合されるタッチスクリーン８２５を提供してもよく、このタッチスクリーンとのユーザの相互作用を介して、複数のユーザ入力が、例えば、情報の表示、及び情報のアクセスなどに関する所望の複数の動作を可能にするために、システムに提供されることができる。一実施形態において、ディスプレイ８２４は、高性能グラフィックスインターコネクトとして実装されることができるディスプレイインターコネクトを介してプロセッサ８１０に結合されてよい。タッチスクリーン８２５は、実施形態においてＩ^２Ｃインターコネクトであることができる他のインターコネクトを介してプロセッサ８１０に結合されてよい。図８にさらに示されるように、タッチスクリーン８２５に加えて、タッチの方法によるユーザ入力は、筐体内に構成されてよく、タッチスクリーン８２５としての同一のＩ^２Ｃインターコネクトに結合されてもよいタッチパッド８３０を介して生じることもできる。

知覚コンピューティング又は他の目的のために、様々なセンサが、システム内に存在してよく、異なる手法でプロセッサ８１０に結合されることができる。特定の慣性センサ及び環境センサが、例えば、Ｉ^２Ｃインターコネクトを介して、センサハブ８４０を通じてプロセッサ８１０に結合されてよい。図８に示される実施形態において、これらのセンサは、加速度計８４１、周辺光センサ（ＡＬＳ）８４２、コンパス８４３、及びジャイロスコープ８４４を含んでよい。他の複数の環境センサは、一実施形態において、システム管理バス（ＳＭバス）を介してプロセッサ８１０に結合されてよい１又は複数の熱センサ８４６を含んでよい。複数のセンサのうちの１又は複数は、本発明の実施形態に係るＬＰＳリンクを介してプロセッサ８１０に結合できることも理解される。

また、図８に示されるように、様々な周辺デバイスが、ロウピンカウント（ＬＰＣ）インターコネクトを介してプロセッサ８１０に結合してよい。示される実施形態において、様々なコンポーネントが、エンベデッドコントローラ８３５を通じて結合されることができる。そのような複数のコンポーネントは、（例えば、ＰＳ２インターフェースを介して結合される）キーボード８３６、ファン８３７、及び熱センサ８３９を含むことができる。いくつかの実施形態において、タッチパッド８３０は、ＰＳ２インターフェースを介してＥＣ８３５に結合してもよい。加えて、Ｔｒｕｓｔｅｄ Ｃｏｍｐｕｔｉｎｇ Ｇｒｏｕｐ（ＴＣＧ）ＴＰＭ仕様書バージョン１．２（２００３年１０月２日）に従うようなトラステッドプラットフォームモジュール（ＴＰＭ）８３８のようなセキュリティプロセッサが、このＬＰＣインターコネクトを介してプロセッサ８１０に結合してもよい。

システム８００は、無線を含む様々な手法で、複数の外部デバイスと通信できる。図８に示される実施形態において、特定の無線通信プロトコルのために構成された無線機にそれぞれ対応できる様々な無線モジュールが存在する。ニアフィールドのような短距離における無線通信のための１つの手法は、一実施形態においてＳＭバスを介してプロセッサ８１０と通信してよい近距離無線通信（ＮＦＣ）ユニット８４５を介してよい。ここで、このＮＦＣユニット８４５を介して、互いに極めて接近している複数のデバイスが通信できることに留意すべきである。例えば、ユーザは、システム８００が、２つのデバイスをともに近接関係に適合させて、識別情報、決済情報のような情報、又は画像データのようなデータなどの転送を可能にすることによって、ユーザのスマートフォンのような他の（例えば）ポータブルデバイスと通信することを可能にできる。無線電力転送が、ＮＦＣシステムを使用して実行されてもよい。

図８にさらに示されるように、追加の無線ユニットは、ＷＬＡＮユニット８５０及びブルートゥースユニット８５２を含む他の複数の短距離無線エンジンを含むことができる。ＷＬＡＮユニット８５０を使用して、所与のＩｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ（ＩＥＥＥ）８０２．１１規格に従うＷｉ−Ｆｉ（商標）通信が実現されることができ、その上、ブルートゥースユニット８５２を介して、ブルートゥースプロトコルを用いた短距離通信が生じることができる。これらのユニットは、例えば、ＵＳＢリンク又は万能非同期送受信機（ＵＡＲＴ）リンクを介して、プロセッサ８１０と通信してよい。又は、これらのユニットは、インターコネクトを介して、例えば、本明細書で説明されるような集中型ＰＣＩｅ／ＭＩＰＩインターコネクトのような低電力インターコネクト、又はシリアルデータ入出力（ＳＤＩＯ）規格のような他のそのようなプロトコルを介して、プロセッサ８１０に結合してよい。当然ながら、１又は複数のアドインカード上に構成されてよいこれらの周辺デバイスとの間の実際の物理的な接続は、マザーボードに適合された複数のＮＧＦＦコネクタを経由することができる。

加えて、例えば、セルラプロトコル又は他の無線広域プロトコルに従う無線広域通信は、次に加入者アイデンティティモジュール（ＳＩＭ）８５７に結合してよいＷＷＡＮユニット８５６を介して生じることができる。加えて、位置情報の受信及び使用を可能にするために、ＧＰＳモジュール８５５が存在してもよい。ここで、図８に示される実施形態において、ＷＷＡＮユニット８５６及びカメラモジュール８５４のような統合キャプチャデバイスは、ＵＳＢ２．０又は３．０リンクのような所与のＵＳＢプロトコル、又はＵＡＲＴ若しくはＩ^２Ｃプロトコルを介して通信してよいことに留意すべきである。また、これらのユニットの実際の物理的な接続は、マザーボード上に構成されたＮＧＦＦコネクタに対するＮＧＦＦアドインカードの適合を用いることができる。

オーディオ入力及び出力を提供するために、オーディオプロセッサが、ハイディフィニションオーディオ（ＨＤＡ）リンクを介してプロセッサ８１０に結合してよいデジタル信号プロセッサ（ＤＳＰ）８６０を介して実装されることができる。同様に、ＤＳＰ８６０は、筐体内に実装されてよい出力スピーカ８６３に次に結合してよい統合符号復号器（ＣＯＤＥＣ）及びアンプ８６２と通信してよい。同様、アンプ及びＣＯＤＥＣ８６２は、システム内の様々な動作の音声作動制御を可能にする高品質のオーディオ入力を提供するために、実施形態においてデュアルアレイマイクを介して実装されることができるマイク８６５からオーディオ入力を受信するために結合されることができる。ここで、オーディオ出力は、アンプ／ＣＯＤＥＣ８６２からヘッドホンジャック８６４に提供されることができることにも留意すべきである。

複数の実施形態は、このように、多くの異なる環境において使用されることができる。図９を参照すると、複数の実施形態が使用されることができるシステム９００の例のブロック図が示される。示されるように、システム９００は、スマートフォン又は他の無線通信機であってよい。図９のブロック図に示されるように、システム９００は、ベースバンド処理タスク及びアップリケーション処理の両方に対処できる、マルチコアプロセッサであってよいベースバンドプロセッサ９１０を含んでよい。このように、ベースバンドプロセッサ９１０は、デバイスに対する複数の計算動作を実行するだけでなく、複数の通信に関して、様々な信号処理を実行できる。次に、ベースバンドプロセッサ９１０は、いくつかの実施形態においてタッチスクリーンディスプレイによって実現されることができるユーザインターフェース／ディスプレイ９２０に結合できる。加えて、ベースバンドプロセッサ９１０は、図９の実施形態において不揮発性メモリ、すなわち、フラッシュメモリ９３０及びシステムメモリ、すなわち、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）９３５を含むメモリシステムに結合してよい。さらに示されるように、ベースバンドプロセッサ９１０は、さらに、動画及び／又は静止画を記録できるイメージキャプチャデバイスのようなキャプチャデバイス９４０に結合してよい。

複数の通信が送信され受信されることを可能にするために、様々な回路が、ベースバンドプロセッサ９１０とアンテナ９８０との間に結合されてよい。具体的には、無線周波数（ＲＦ）送受信機９７０及び無線ローカルエリアネットワーク（ＷＬＡＮ）送受信機９７５が存在してよい。一般に、ＲＦ送受信機９７０は、符号分割多元接続（ＣＤＭＡ）、グローバルシステムフォーモバイルコミュニケーションズ（ＧＳＭ（登録商標））、ロングタームエボリューション（ＬＴＥ）、又は他のプロトコルに従うような、３Ｇ又は４Ｇ無線通信プロトコルのような所与の無線通信プロトコルに従って無線データ及び電話を受信及び送信するために使用されてよい。複数の無線信号、例えば、ＡＭ／ＦＭ又は全地球測位衛星（ＧＰＳ）信号の受信又は送信のような他の複数の無線通信が、提供されてもよい。加えて、ＷＬＡＮ送受信機９７５を介して、ブルートゥース（商標）規格又はＩＥＥＥ８０２．１１ａ／ｂ／ｇ／ｎのようなＩＥＥＥ８０２．１１規格に従うようなローカル無線信号が実現されることもできる。ここで、ベースバンドプロセッサ９１０と送受信機９７０及び９７５との一方又は両方との間のリンクは、ＰＣＩｅ（商標）インターコネクトの機能性及びＭＩＰＩインターコネクトのような低電力インターコネクトを組み合わせてマッピングする低電力集中型インターコネクトを介してよいことに留意すべきである。図９の実施形態において、この上位レベルで示されるが、本発明の範囲はこの点について限定されないことが理解される。

複数の実施形態は、多くの異なる種類のシステムにおいて使用されてよい。例えば、一実施形態において、通信デバイスは、本明細書で説明された様々な方法及び技術を実行するように配置されることができる。当然ながら、本発明の範囲は、通信デバイスに限定されず、代わりに、他の複数の実施形態は、複数の命令、又はコンピューティングデバイスで実行されることに応答してデバイスに本明細書で説明された方法及び技術のうちの１又は複数を実行させる複数の命令を含む１又は複数の機械可読媒体を処理するための他の種類の装置に向けられることができる。

複数の実施形態は、コードで実装されてよく、複数の命令を実行するシステムをプログラムするために使用されるためにそこに格納された複数の命令を有する非一時的記憶媒体上に格納されてよい。記憶媒体は、限定されないが、フロッピー（登録商標）ディスクを含むディスク、光ディスク、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスクリードオンリーメモリ（ＣＤ−ＲＯＭ）、コンパクトディスクリライタブル（ＣＤ−ＲＷ）、及び光磁気ディスク、リードオンリーメモリ（ＲＯＭ）のような半導体デバイス、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のようなランダムアクセスメモリ（ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、消去可能プログラム可能リードオンリーメモリ（ＥＰＲＯＭ）、フラッシュメモリ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、磁気又は光カード、又は電子命令を格納するために適した任意の他の種類の媒体のいずれかの種類を含んでよい。

本発明は、限定された数の実施形態に関して説明されたが、当業者は、多数の修正及びバリエーションをそこから理解するだろう。本発明の真の精神及び範囲内に含まれる全てのそのような修正及びバリエーションを、添付の請求項がカバーすることが意図される。

Claims (23)

1. 装置であって、
   トランザクションレイヤ及びリンクレイヤを含む、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）通信プロトコルのためのプロトコルスタックと、
   前記プロトコルスタックに結合され、前記装置と物理リンクを介して前記装置に結合されたデバイスとの間の通信を提供する物理ユニット（ＰＨＹユニット）と
   を備え、
   低電力通信プロトコルの前記ＰＨＹユニットは、
   前記低電力通信プロトコルに従う物理ユニット回路と、
   前記プロトコルスタックを前記物理ユニット回路にインターフェース接続する論理レイヤと
   を含む装置。
2. 前記物理ユニット回路は、前記物理リンクの単一のチャネルを介してそれぞれ通信する複数の物理ユニット回路を含む請求項１に記載の装置。
3. 前記ＰＨＹユニットの前記論理レイヤは、前記複数の物理ユニット回路を管理する請求項２に記載の装置。
4. 前記物理リンクは、前記装置から前記デバイスへと前記デバイスから前記装置へとで非対称の幅を有する請求項１から３のいずれか一項に記載の装置。
5. 前記物理リンクは、前記装置から前記デバイスへと前記デバイスから前記装置へとで非対称の周波数で動作するよう構成可能である請求項４に記載の装置。
6. 前記物理リンクは、前記装置のリセットから初期のリンク幅及び周波数に構成される請求項１から５のいずれか一項に記載の装置。
7. 前記論理レイヤは、前記デバイスとのネゴシエーションなしで前記物理リンクのリンク幅に変化をもたらすリンクマネージャを含む請求項６に記載の装置。
8. 前記装置と前記物理リンクから分離された前記デバイスとの間に結合されたサイドバンドチャネル
   をさらに備え、
   前記サイドバンドチャネルは、前記ＰＨＹユニットから分離された第２ＰＨＹユニットを有するシリアルリンクを備える請求項１から７のいずれか一項に記載の装置。
9. 前記サイドバンドチャネルを管理するサイドバンドマネージャ
   をさらに備える請求項８に記載の装置。
10. 前記サイドバンドマネージャは、前記サイドバンドチャネル上での通信のために複数のサイドバンド信号をパケットに統合する請求項９に記載の装置。
11. 前記低電力通信プロトコルは、モバイルインダストリープロセッサインターフェース（ＭＩＰＩ）仕様書に従う請求項１から１０のいずれか一項に記載の装置。
12. 方法であって、
    Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ通信プロトコル（ＰＣＩｅ通信プロトコル）に従って、前記ＰＣＩｅ通信プロトコルに従うトランザクションレイヤ及びリンクレイヤを含むプロトコルスタックから、前記ＰＣＩｅ通信プロトコルに従わないリンクマネージャ及び物理ユニット（ＰＨＹユニット）を含む前記プロトコルスタックの物理レイヤへ、第１トランザクションを通信する段階と、
    前記ＰＨＹユニットの中で前記第１トランザクションを処理し、前記第１トランザクションを第２フォーマットのトランザクションに変換する段階と、
    前記ＰＨＹユニットを使用して、物理リンクを通じて装置に結合されたデバイスに、前記第２フォーマットのトランザクションを通信する段階と
    を備える方法。
13. 前記リンクマネージャを介して前記物理リンクの複数のチャネルを管理する段階
    をさらに備え、
    前記複数のチャネルのそれぞれは、前記物理レイヤの前記リンクマネージャに関連付けられる請求項１２に記載の方法。
14. 第１方向及び第２方向において非対称のリンク幅に従って通信するように前記物理リンクを管理する段階
    をさらに備える請求項１２又は１３に記載の方法。
15. 前記第１方向及び前記第２方向において非対称の速度に従って通信するように前記物理リンクを管理する段階
    をさらに備える請求項１４に記載の方法。
16. 前記物理リンクを初期のリンク幅に初期化する段階
    をさらに備え、
    前記初期のリンク幅は、前記装置及び前記デバイスによって先験的に知られている請求項１２から１５のいずれか一項に記載の方法。
17. 前記装置と前記デバイスとの間のネゴシエーションなしで、前記物理リンクを前記初期のリンク幅に初期化する段階
    をさらに備える請求項１６に記載の方法。
18. 前記リンクマネージャ及び前記ＰＨＹユニットは、モバイルインダストリープロセッサインターフェース（ＭＩＰＩ）仕様書に従う請求項１２から１７のいずれか一項に記載の方法。
19. Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ通信プロトコル（ＰＣＩｅ通信プロトコル）に従うトランザクションレイヤと、
    前記ＰＣＩｅ通信プロトコルに従うデータリンクレイヤと、
    前記ＰＣＩｅ通信プロトコルに従わない物理ユニット（ＰＨＹユニット）の送信回路及び物理レイヤ送信コントローラを含む物理レイヤと
    を備え、
    前記物理レイヤ送信コントローラは、前記ＰＨＹユニットの送信回路を前記ＰＣＩｅ通信プロトコルの前記トランザクションレイヤ及び前記データリンクレイヤに適合させる装置。
20. 前記物理レイヤは、幅／位置マッパをさらに備える請求項１９に記載の装置。
21. 前記物理レイヤは、スキップシーケンサをさらに備える請求項２０に記載の装置。
22. 対応する前記ＰＨＹユニットの送信回路を制御する論理ユニットにそれぞれ関連付けられる複数のＰＨＹユニットの送信回路
    をさらに備え、
    前記物理レイヤ送信コントローラは、前記複数のＰＨＹユニットの送信回路を制御する請求項１９から２１のいずれか一項に記載の装置。
23. ＰＣＩｅ仕様の複数の第１特殊シンボルを低電力仕様の複数の第２特殊シンボルにマッピングするマッパ
    をさらに備える請求項１９から２２のいずれか一項に記載の装置。

Images