TWI409557B - 畫素結構 - Google Patents

Description

畫素結構

本發明係關於一種畫素結構，尤指一種具有防止靜電荷累積功能設計之畫素結構。

液晶顯示器已被廣泛地應用在各式電子產品，如手機、個人數位助理(PDA)及筆記型電腦(notebook)等，且隨著大小尺寸平面顯示器市場的快速發展，具有輕薄短小特性的液晶顯示器更是扮演著相當重要的角色，而逐漸取代陰極射線管(CRT)顯示器成為市場主流。

請參考第1圖。第1圖為習知電容耦合式(Capacitance Coupling Type,C-C type)畫素結構之示意圖。如第1圖所示，習知電容耦合式畫素結構100主要包含一掃描線102、一資料線104、一共通線106、一薄膜電晶體108、一第一畫素電容110、一第二畫素電容112、一儲存電容114、一調整電容116、一第一區域118以及一第二區域120。其中，第一畫素電容110係與薄膜電晶體108直接電性連接，而調整電容116係設置於薄膜電晶體108與第二畫素電容112之間。當電容耦合式畫素結構100內之薄膜電晶體108對第一區域118以及第二區域120進行充放電時，由於調整電容116的設置使得第一區域118與第二區域120內具有不同之等效電容效應，藉此使第一區域118與第二區域120內具有不同驅動電壓與不同輝度。然而，在元件實際操作上，習知電容耦合式畫素結構100之靜電荷容易累積於第二畫素電容112與調整電容116之間而無法釋放而產生靜電場，嚴重時甚至會使液晶受離子污染，而使顯示畫面有燒付問題。因此，如何發展具有防止靜電荷累積功能之畫素結構以解決傳統電容耦合式技術無法克服之缺點，乃是目前業界努力之重要目標。

本發明目的之一在於提供一種畫素結構，以解決習知畫素靜電荷累積的問題。

為達上述目的，本發明係揭露一種畫素結構，其包含一掃描線、一資料線、一訊號線、一儲存電容包含一第一端與一第二端、一第一薄膜電晶體包含一第一閘極電極端、一第一源極電極端以及一第一汲極電極端、一第一畫素電容包含一第一端與一第二端、一調整電容包含一第一端與一第二端、一第二畫素電容包含一第一端與一第二端，以及一第二薄膜電晶體包含一第二閘極電極端、一第二源極電極端以及一第二汲極電極端。第一閘極電極端係與掃描線電性連接，第一源極電極端係與資料線電性連接，且第一汲極電極端係與儲存電容之第一端電性連接。第一畫素電容之第一端係與第一汲極電極端電性連接，且第一畫素電容之第二端係與一共通電位電性連接。調整電容之第一端係與第一汲極電極端電性連接。第二畫素電容之第一端係與調整電容之第二端電性連接，且第二畫素電容之第二端係與共通電位電性連接。第二源極電極端係與調整電容之第二端以及第二畫素電容之第一端電性連接，第二閘極電極端係與掃描線電性連接，且第二汲極電極端係與訊號線電性連接。

為達上述目的，本發明係揭露一種畫素結構，其包含一種畫素結構，其包含一掃描線、一資料線、一第一振盪訊號線、一第二振盪訊號線、一第一區域、一第二區域、一第一儲存電容、一第一薄膜電晶體、一第一畫素電容、一第一調整電容、一第二畫素電容、一第二薄膜電晶體、一第二儲存電容、一第三薄膜電晶體、一第三畫素電容、一第二調整電容、一第四畫素電容，以及一第四薄膜電晶體。第一振盪訊號線，具有一第一時變週期性訊號。第二振盪訊號線，具有一第二時變週期性訊號，且第一時變週期性訊號不同於第二時變週期性訊號。第一區域，位於第一振盪訊號線與掃描線之間。第二區域，位於第二振盪訊號線與掃描線之間。第一儲存電容，位於第一區域，包含一第一端與一第二端，且第一儲存電容之第二端與第一振盪訊號線電性連接。第一薄膜電晶體，位於第一區域，包含一第一閘極電極端、一第一源極電極端以及一第一汲極電極端，其中第一閘極電極端係與掃描線電性連接，第一源極電極端係與資料線電性連接，且第一汲極電極端係與第一儲存電容之第一端電性連接。第一畫素電容，位於第一區域，包含一第一端與一第二端，其中第一畫素電容之第一端係與第一汲極電極端電性連接，且第一畫素電容之第二端係與一共通電位電性連接。第一調整電容，位於第一區域，包含一第一端與一第二端，其中第一調整電容之第一端係與第一汲極電極端電性連接。第二畫素電容，位於第一區域，包含一第一端與一第二端，其中第二畫素電容之第一端係與第一調整電容之第二端電性連接，且第二畫素電容之第二端係與共通電位電性連接。第二薄膜電晶體，位於第一區域，包含一第二閘極電極端、一第二源極電極端以及一第二汲極電極端，其中第二源極電極端係與第一調整電容之第二端以及第二畫素電容之第一端電性連接，第二閘極電極端係與掃描線電性連接，且第二汲極電極端係與第一振盪訊線電性連接。第二儲存電容，位於第二區域，包含一第一端與一第二端，且第二儲存電容之第二端與第二振盪訊號線電性連接。第三薄膜電晶體，位於第二區域，包含一第三閘極電極端、一第三源極電極端以及一第三汲極電極端，其中第三閘極電極端係與掃描線電性連接，第三源極電極端係與資料線電性連接，且第三汲極電極端係與第二儲存電容之第一端電性連接。第三畫素電容，位於第二區域，包含一第一端與一第二端，其中第三畫素電容之第一端係與第三汲極電極端電性連接，且第三畫素電容之第二端係與一共通電位電性連接。第二調整電容，位於第二區域，包含一第一端與一第二端，其中第二調整電容之第一端係與第三汲極電極端電性連接。第四畫素電容，位於第二區域，包含一第一端與一第二端，其中第四畫素電容之第一端係與第二調整電容之第二端電性連接，且第四畫素電容之第二端係與共通電位電性連接。第四薄膜電晶體，位於第二區域，包含一第四閘極電極端、一第四源極電極端以及一第四汲極電極端，其中第四源極電極端係與第二調整電容之第二端以及第四畫素電容之第一端電性連接，第四閘極電極端係與掃描線電性連接，且第四汲極電極端係與第二振盪訊線電性連接。

為達上述目的，本發明係揭露一種畫素結構，其包含一掃描線、一資料線、一訊號線、一儲存電容、一第一薄膜電晶體、一第一畫素電容、一調整電容、一第二畫素電容，以及一雙向觸發開關。

儲存電容，包含一第一端與一第二端。第一薄膜電晶體，包含一第一閘極電極端、一第一源極電極端以及一第一汲極電極端，其中第一閘極電極端係與掃描線電性連接，第一源極電極端係與資料線電性連接，且第一汲極電極端係與儲存電容之第一端電性連接。第一畫素電容，包含一第一端與一第二端，其中第一畫素電容之第一端係與第一汲極電極端電性連接，且第一畫素電容之第二端係與一共通電位電性連接。調整電容，包含一第一端與一第二端，其中調整電容之第一端係與第一汲極電極端電性連接。第二畫素電容，包含一第一端與一第二端，其中第二畫素電容之第一端係與調整電容之第二端電性連接，且第二畫素電容之第二端係與共通電位電性連接。雙向觸發開關，包含一第一端與一第二端，其中雙向觸發開關之第一端係與調整電容之第二端以及第二畫素電容之第一端電性連接。

為達上述目的，本發明係揭露一種畫素結構，其包含一掃描線、一資料線、一第一振盪訊號線、一第二振盪訊號線、一第一區域、一第二區域、一第一儲存電容、一第一薄膜電晶體、一第一畫素電容、一第一調整電容、一第一調整電容、一第二畫素電容、一第一雙向觸發開關、一第二儲存電容、一第三薄膜電晶體、一第三畫素電容、一第二調整電容、一第四畫素電容，以及一第二雙向觸發開關。第一振盪訊號線，具有一第一時變週期性訊號。第二振盪訊號線，具有一第二時變週期性訊號，且第一時變週期性訊號不同於第二時變週期性訊號。第一區域，位於第一振盪訊號線與掃描線之間。第二區域，位於第二振盪訊號線與掃描線之間。第一儲存電容，位於第一區域，包含一第一端與一第二端，且第一儲存電容之第二端與第一振盪訊號線電性連接。第一薄膜電晶體，位於第一區域，包含一第一閘極電極端、一第一源極電極端以及一第一汲極電極端，其中第一閘極電極端係與掃描線電性連接，第一源極電極端係與資料線電性連接，且第一汲極電極端係與第一儲存電容之第一端電性連接。第一畫素電容，位於第一區域，包含一第一端與一第二端，其中第一畫素電容之第一端係與第一汲極電極端電性連接，且第一畫素電容之第二端係與一共通電位電性連接。第一調整電容，位於第一區域，包含一第一端與一第二端，其中第一調整電容之第一端係與第一汲極電極端電性連接。第二畫素電容，位於第一區域，包含一第一端與一第二端，其中第二畫素電容之第一端係與第一調整電容之第二端電性連接，且第二畫素電容之第二端係與共通電位電性連接。第一雙向觸發開關，位於第一區域，包含一第一端與一第二端，其中第一雙向觸發開關之第一端係與第一調整電容之第二端以及第二畫素電容之第一端電性連接。第二儲存電容，位於第二區域，包含一第一端與一第二端，且第二儲存電容之第二端與第二振盪訊號線電性連接。第三薄膜電晶體，位於第二區域，包含一第三閘極電極端、一第三源極電極端以及一第三汲極電極端，其中第三閘極電極端係與掃描線電性連接，第三源極電極端係與資料線電性連接，且第三汲極電極端係與第二儲存電容之第一端電性連接。第三畫素電容，位於第二區域，包含一第一端與一第二端，其中第三畫素電容之第一端係與第三汲極電極端電性連接，且第三畫素電容之第二端係與一共通電位電性連接。第二調整電容，位於第二區域，包含一第一端與一第二端，其中第二調整電容之第一端係與第三汲極電極端電性連接。第四畫素電容，位於第二區域，包含一第一端與一第二端，其中第四畫素電容之第一端係與第二調整電容之第二端電性連接，且第四畫素電容之第二端係與共通電位電性連接。第二雙向觸發開關，位於第二區域，包含一第一端與一第二端，其中第二雙向觸發開關之第一端係與第二調整電容之第二端以及第四畫素電容之第一端電性連接。

本發明畫素結構設置調整電容，以於畫素結構內各不同位置形成不同等效電容，藉此使畫素結構內各位置呈現不同輝度，以展現更優質之廣視角顯示技術。此外，本發明畫素結構利用靜電釋放元件釋放累積於調整電容與畫素電容之間的靜電荷，因此可降低顯示畫面之燒付問題。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」，在此容先敘明。

請參考第2圖與第3圖。第2圖為本發明畫素結構之第一較佳實施例等效電路示意圖，第3圖繪示了第2圖之畫素結構之結構剖面示意圖。如第2圖所示，本發明畫素結構200包含一掃描線201、一資料線202、一訊號線204、一儲存電容206、一第一薄膜電晶體208、一第一畫素電容210、一調整電容212、一第二畫素電容214，以及一第二薄膜電晶體216。儲存電容206包含一第一端206a與一第二端206b；第一薄膜電晶體208包含一第一閘極電極端208a、一第一源極電極端208b以及一第一汲極電極端208c，其中第一閘極電極端208a係與掃描線201電性連接，第一源極電極端208b係與資料線202電性連接，且第一汲極電極端208c係與儲存電容206之第一端206a電性連接。第一畫素電容210，包含一第一端210a與一第二端210b，其中第一畫素電容210之第一端210a係與第一汲極電極端208c電性連接，且第一畫素電容210之第二端210b係與訊號線204電性連接。調整電容212，包含一第一端212a與一第二端212b，其中調整電容212之第一端212a係與第一汲極電極端208c電性連接。第二畫素電容214，包含一第一端214a與一第二端214b，其中第二畫素電容214之第一端214a係與調整電容212之第二端212b電性連接，且第二畫素電容214之第二端214b係與訊號線204電性連接。第二薄膜電晶體216，包含一第二閘極電極端216a、一第二源極電極端216b以及一第二汲極電極端216c，其中第二源極電極端216b係與調整電容212之第二端212b以及第二畫素電容214之第一端214a電性連接，第二閘極電極端216a係與掃描線201電性連接，且第二汲極電極端216c係與訊號線204電性連接。在本實施例中，訊號線204係為一共通線，且共通線具有一共通電位，但不以此為限，例如訊號線204亦可以是一振盪訊號線而具有一時變週期性訊號。同樣地，儲存電容206之第二端206b係與共通線電性連接，但不以此為限亦可與例如是振盪訊號線電性連接。

另外，如第3圖所示，本實施例之畫素結構200包含一薄膜電晶體基板(亦稱為陣列基板)300、一液晶層301，以及一透明導電膜基板(亦稱為彩色濾光片基板)302。薄膜電晶體基板300上設置有一第一薄膜電晶體208、一訊號線204、一金屬電極304、一第二薄膜電晶體216、一介電層306、一絕緣保護層308，以及一第一透明導電層310。在本實施例中，第一透明導電層310係為為畫素電極之用，第一透明導電層310包含有一第一部分310a與一第二部分310b，且第一部分310a與第二部分310b彼此電性分離。第一透明導電層310之第一部分310a與第一薄膜電晶體208之第一汲極電極端208c藉此可接收第一汲極電極208c傳送之資料訊號。另一方面，第一透明導電層310之第一部分310a亦與金屬電極304電性連接，而第一透明導電層310之第二部分310b具與金屬電極304b耦合，且第一透明導電層310之第二部分310b亦與第二薄膜電晶體216之第二源極電極端216b電性連接。另外，透明導電膜基板302具有一第二透明導電層312。值得說明的是，第一透明導電層310之第一部分310a與訊號線204形成儲存電容206，第一透明導電層310之第一部分310a與金屬電極304形成調整電容212，且第一透明導電層310之第一部分310a與第二透明導電層312形成第一畫素電容。此外，第一透明導電層310之第二部分310b則與第二透明導電層312形成第二畫素電容214。

在本實施例中，第一薄膜電晶體208係作為畫素結構200之開關元件之用，其可直接對儲存電容206、第一畫素電容210與調整電容212進行充電，而藉由第一透明導電層310之第二部分310b與金屬電極304形成的調整電容212，使得第一薄膜電晶體208可透過調整電容212與第二畫素電容214的耦合而對第二畫素電容214進行充電。藉由上述配置，第一畫素電容210與第二畫素電容214可具有不同之電容值，藉此使畫素結構200內各位置呈現不同輝度以實現廣視角顯示效果。本實施例之第二薄膜電晶體216係作為靜電釋放元件之用，可將於充放電過程中累積於調整電容212之第二端212b與第二畫素電容214之第一端214a之間過多的靜電荷以週期性開關動作引導進入訊號線204而移除，大幅降低畫素結構200內因累積過多靜電荷所造成之顯示畫面燒付風險。在本實施例中，本發明第一薄膜電晶體208係為驅動畫素之開關元件，且第二薄膜電晶體216係為靜電釋放開關，其負責適當地有效將靜電荷導引散去，故本發明畫素結構設計考量上較佳應滿足第一薄膜電晶體208之通道寬度與通道長度之比值大於第二薄膜電晶體216之通道寬度與通道長度之比值的條件。換句話說，第一薄膜電晶體208需具有比第二薄膜電晶體216較高之導通工作電流。

請參考第4圖與第5圖。第4圖為本發明畫素結構之第二較佳實施例等效電路示意圖。第5圖為本發明畫素結構之第三較佳實施例等效電路示意圖。由於本發明畫素結構之第三較佳實施例係由畫素結構第二較佳實施例之主架構進行調整，故以下先敘明第4圖再比較說明第5圖。如第4圖所示，本發明畫素結構400包含一掃描線401、一資料線402、一第一振盪訊號線403a、一第二振盪訊號線403b、一第一共通線404a、一第二共通線404b、一第一區域430、一第二區域432、一第一儲存電容406、一第一薄膜電晶體408、一第一畫素電容410、一第一調整電容412、一第二畫素電容414、一第二薄膜電晶體416、一第二儲存電容418、一第三薄膜電晶體420、一第三畫素電容422、一第二調整電容424、一第四畫素電容426，以及一第四薄膜電晶體428。其中，第一區域430，位於第一振盪訊號線403a與掃描線401之間，且第二區域432，位於第二振盪訊號線403b與掃描線401之間。第一儲存電容406、第一薄膜電晶體408、第一畫素電容410、第一調整電容412、第二畫素電容414以及第二薄膜電晶體416位於第一區域430。又，第二儲存電容418、第三薄膜電晶體420、第三畫素電容422、第二調整電容424、第四畫素電容426以及第四薄膜電晶體428位於第二區域432。

關於第一區域430內部之元件配置與連接方式說明如下。第一儲存電容406包含一第一端406a與一第二端406b，且第一儲存電容406之第二端406b與第一振盪訊號線403a電性連接，藉此使第一振盪訊號線403a可對第一儲存電容406進行訊號調變。第一薄膜電晶體408包含一第一閘極電極端408a、一第一源極電極端408b以及一第一汲極電極端408c，其中第一閘極電極端408a係與掃描線401電性連接，第一源極電極端408b係與資料線402電性連接，且第一汲極電極端408c係與第一儲存電容406之第一端406a電性連接。第一畫素電容410包含一第一端410a與一第二端410b，其中第一畫素電容410之第一端410a係與第一汲極電極端408c電性連接，且第一畫素電容410之第二端410b係與第一共通線404a電性連接，並可接收第一共通線404a之共通電位。第一調整電容412包含一第一端412a與一第二端412b，其中第一調整電容412之第一端412a係與第一汲極電極端408c電性連接；第二畫素電容414包含一第一端414a與一第二端。414b，其中第二畫素電容414之第一端414a係與第一調整電容412之第二端412b電性連接，且第二畫素電容414之第二端414b係與第一共通線404a之共通電位電性連接。第二薄膜電晶體416包含一第二閘極電極端416a、一第二源極電極端416b以及一第二汲極電極端416c，其中第二源極電極端416b係與第一調整電容412之第二端412b以及第二畫素電容414之第一端414a電性連接，第二閘極電極端416a係與掃描線401電性連接，且第二汲極電極端416c係與第一振盪訊號線電性403a連接。另外，關於第二區域432內部之元件配置與連接方式，與第一區域430類似，因此請參考上文之敘述並配合參考第4圖，在此不再贅述。

本發明畫素結構係將振盪訊號線整合於電容耦合式畫素結構內。其中第一振盪訊號線403a具有一第一時變週期性訊號，第二振盪訊號線403b具有一第二時變週期性訊號，且第一時變週期性訊號不同於第二時變週期性訊號，舉例來說，第一時變週期性訊號與第二時變週期性訊號可以具有不同相位、時脈、波形以及振福，藉此使第一區域430與第二區域432之第一儲存電容408以及第二儲存電容418因接收訊號不同而使得儲存電容值有所不同，而藉此進一步使第一畫素電容410與第三畫素電容422具有不同液晶電容值，以使得第一區域430與第二區域432實質上可具有不同輝度。又，第一時變週期性訊號之相位係與第二時變週期性訊號之相位相反以便使第一區域430與第二區域432之輝度產生差異，但不以此為限，且第一時變週期性訊號與第二時變週期性訊號包含直流訊號與交流訊號。在本實施例中，本發明薄膜電晶體設置考量上需滿足第一及第三薄膜電晶體408、420之通道寬度與通道長度之比值分別大於第二及第四薄膜電晶體416、428之通道寬度與通道長度之比值。換句話說，亦即是第一及第三薄膜電晶體408、420分別具有比第二及第四薄膜電晶體416、428較高之導通工作電流。在本實施例中，值得注意的是，為了使各位置之等效電容彈性調整，第一儲存電容406、第二儲存電容418、一第一調整電容412、一第二調整電容424、第一畫素電容410、第二畫素電容414、一第三畫素電容422、一第二調整電容424，以及一第四畫素電容426可以分別具有不同電容值，但不以為限。

請再比較第4圖以及第5圖，其中第5圖第三較佳實施例具有與第4圖第二較佳實施例不同處在於第二薄膜電晶體416之第二汲極電極端416c係與第一共通線404a之共通電位電性連接，且第四薄膜電晶體428之第二汲極電極端428c係與第二共通線404b之共通電位電性連接。

請參考第6圖與第7圖。第6圖為本發明畫素結構之第四較佳實施例等效電路示意圖。第7圖為第6圖本發明畫素結構之第四較佳實施例部份結構剖面示意圖。如第6圖所示，本發明畫素結構600包含一掃描線601、一資料線602、一訊號線604、一儲存電容606、一第一薄膜電晶體608、一第一畫素電容610、一調整電容612、一第二畫素電容614，以及一。雙向觸發開關616。儲存電容606包含一第一端606a與一第二端606b。第一薄膜電晶體608包含一第一閘極電極端608a、一第一源極電極端608b以及一第一汲極電極端608c，其中第一閘極電極端608a係與掃描線601電性連接，第一源極電極端608b係與資料線602電性連接，且第一汲極電極端608c係與儲存電容606之第一端606a電性連接。第一畫素電容610，包含一第一端610a與一第二端610b，其中第一畫素電容610之第一端610a係與第一汲極電極端608c電性連接，且第一畫素電容610之第二端610b係與訊號線604電性連接。調整電容612，包含一第一端612a與一第二端612b，其中調整電容612之第一端612a係與第一汲極電極端608c電性連接；第二畫素電容614，包含一第一端614a與一第二端614b，其中第二畫素電容614之第一端614a係與調整電容612之第二端612b電性連接，且第二畫素電容614之第二端614b係與訊號線604電性連接。雙向觸發開關616係作為靜電釋放元件之用，包含一第一端616a與一第二端616b，其中雙向觸發開關616之第一端616a係與調整電容612之第二端612b以及第二畫素電容614之第一端614a電性連接，且雙向觸發開關616之第二端616b係與訊號線604電性連接。上述描述係針對畫素結構內各元件間之相互配置關係作說明，但值得注意的是，訊號線604係為一共通線具有共通電位，儲存電容606之第二端606b係與共通線電性連接，但不以此為限，舉例來說，訊號線604亦可係為一振盪訊號線，故儲存電容606之第二端606b亦可與振盪訊號線電性連接，且此振盪訊號線具有一時變週期性訊號。又，此時變週期性訊號包含直流訊號與交流訊號。請參考第7圖。第7圖為依據第6圖之第四較佳實施例所繪示之畫素結構剖面示意圖。為了清楚對照本發明較佳實施例之等效電路與部份結構剖面之關係，請一併參的對照第6圖，如第7圖所示，本發明素結構係包含一薄膜電晶體基板700、一液晶層701，以及一透明導電膜基板702。其中，薄膜電晶體基板700上設置一第一薄膜電晶體608、一訊號線604、一金屬電極704、一雙向觸發開關616、一介電層706、一絕緣保護層708，以及一第一透明導電層710。在本實施例中，第一透明導電層710包含有一第一部分710a與一第二部分710b，且第一部分710a與第二部分710b彼此電性分離。第一透明導電層710之第一部分710a與第一薄膜電晶體608之第一汲極電極端608c與金屬電極704電性連接，而第一透明導電層710之第一部分710b則與雙向觸發開關616之第一端616a電性連接。又，透明導電膜基板702具有一第二透明導電層712。值得說明的是，第一透明導電層710之第一部分710a與訊號線604形成一儲存電容606，而第一透明導電層710之第二部分710b及金屬電極704間形成一調整電容612。同樣地，第一透明導電層710之第一部分710a與第二透明導電層712間形成一第一畫素電容610，而第一透明導電層710之第二部分710b與第二透明導電層712間形成一第二畫素電容614。

不同於前述實施例，本實施例係以雙向觸發開關作為靜電釋放元件之用，因此以下針對本實施例之雙向觸發開關進行說明。請再參考第8圖。第8圖繪示了第7圖之雙向觸發開關616之上視示意圖。如第8圖所示，雙向觸發開關800包含二閘極電極802、804設置於薄膜電晶體基板700上、一半導體層806設置於二閘極電極802、804上、二汲極電極808、810設置於半導體層806上，以及設置一透明導電層812並藉孔洞製程使各汲極電極808、810分別與二閘極電極802、804電性連接。在本實施例中，雙向二極體開關製程包含五道光罩，乃利用製作兩薄膜電晶體開關架構來實現，但不以為限。

請參考第9圖、第10圖、第11圖。第9圖為本發明畫素結構第五較佳實施例等效電路示意圖。第10圖為本發明畫素結構第六較佳實施例等效電路示意圖。第11圖為本發明畫素結構第七較佳實施例等效電路示意圖。由於本發明畫素結構第六以及第七較佳實施例係由畫素結構第五較佳實施例之主架構進行調整，故以下先敘明第9圖再比較第10圖以及第11圖，如第9圖所示，本發明畫素結構900包含一掃描線901、一資料線902、一第一振盪訊號線903a、一第二振盪訊號線903b、一第一共通線904a、一第二共通線904b、一第一區域930、一第二區域932、一第一儲存電容906、一第一薄膜電晶體908、一第一畫素電容910、一第一調整電容912、一第二畫素電容914、一第一雙向觸發開關916、一第二儲存電容918、一第三薄膜電晶體920、一第三畫素電容922、一第二調整電容924、一第四畫素電容926，以及一第二雙向觸發開關928。其中，第一區域930，位於第一振盪訊號線903a與掃描線901之間，且第二區域932，位於第二振盪訊號線903b與掃描線901之間。

關於第一區域930內部之元件配置與連接方式說明如下。第一儲存電容906包含一第一端906a與一第二端906b，且第一儲存電容906之第二端906b與第一振盪訊號線903a電性連接，藉此使第一振盪訊號線903a可對第一儲存電容906進行訊號調變。第一薄膜電晶體908包含一第一閘極電極端908a、一第一源極電極端908b以及一第一汲極電極端908c，其中第一閘極電極端908a係與掃描線901電性連接，第一源極電極端908b係與資料線902電性連接，且第一汲極電極端908c係與第一儲存電容906之第一端906a電性連接。第一畫素電容910包含一第一端910a與一第二端910b，其中第一畫素電容910之第一端910a係與第一汲極電極端908c電性連接，且第一畫素電容910之第二端910b係與一共通電位電性連接。第一調整電容912包含一第一端912a與一第二端912b，其中第一調整電容912之第一端912a係與第一汲極電極端908c電性連接。第二畫素電容914包含一第一端914a與一第二端914b，其中第二畫素電容914之第一端914a係與第一調整電容912之第二端912b電性連接，且第二畫素電容914之第二端914b係與共通電位電性連接。第一雙向觸發開關916包含一第一端916a以及一第二端916b，其中第一端916a係與第一調整電容912之第二端912b以及第二畫素電容914之第一端914a電性連接，第二端916a係與第一振盪訊號線903a電性連接。關於第二區域932內部之元件配置與連接方式，與第一區域930類似，因此請參考上文之敘述並配合參考第9圖，在此不再贅述。

值得說明的是，在本實施例中。第一振盪訊號線903a具有一第一時變週期性訊號，第二振盪訊號線903b具有一第二時變週期性訊號，且第一時變週期性訊號之相位、時脈、波形以及振福可不同於第二時變週期性訊號，但不以此為限。此外，第一時變週期性訊號之相位係與第二時變週期性訊號之相位相反，但不以此為限，且第一時變週期性訊號與第二時變週期性訊號包含直流訊號與交流訊號。請先比較第9圖以及第10圖，其中第10圖第六較佳實施例與第9圖第五較佳實施例不同處在於本實施例畫素結構1000之第一雙向觸發開關916之第二端916b係與第一共通線904a電性連接之共通電位電性連接，且第二雙向觸發開關928之第二端928b係與第二共通線904b之共通電位電性連接。最後，請再比較第9圖以及第11圖，其中第11圖第七較佳實施例與第9圖第五較佳實施例不同處在於本實施例畫素結構1100之第一雙向觸發開關916之第二端916b係與第一汲極電極端908c電性連接，且第二雙向觸發開關928之第二端928b係與第三汲極電極端920c電性連接。

綜上所述，本發明畫素結構利用設置靜電釋放元件釋放累積於電容耦合式畫素之調整電容與畫素電容之間的靜電荷，因此可降低顯示畫面之燒付問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．電容耦合式畫素結構

102．．．掃描線

104．．．資料線

106．．．共通線

108．．．薄膜電晶體

110．．．第一畫素電容

112．．．第二畫素電容

114．．．儲存電容

116．．．調整電容

118．．．第一區域

120．．．第二區域

200．．．畫素結構

201．．．掃描線

202．．．資料線

204．．．訊號線

206．．．儲存電容

206a．．．第一端

206b．．．第二端

208．．．第一薄膜電晶體

208a．．．第一閘極電極端

208b．．．第一源極電極端

208c．．．第一汲極電極端

210．．．第一畫素電容

210a．．．第一端

210b．．．第二端

212．．．調整電容

212a．．．第一端

212b．．．第二端

214．．．第二畫素電容

214a．．．第一端

214b．．．第二端

216．．．第二薄膜電晶體

216a．．．第二閘極電極端

216b．．．第二源極電極端

216c．．．第二汲極電極端

300．．．薄膜電晶體基板

301．．．液晶層

302．．．透明導電膜基板

304．．．金屬電極

306．．．介電層

308．．．絕緣保護層

310．．．第一透明導電層

310a．．．第一部分

310b．．．第二部分

312．．．第二透明導電層

400．．．畫素結構

401．．．掃描線

402．．．資料線

403a．．．第一振盪訊號線

403b．．．第二振盪訊號線

404a．．．第一共通線

404b．．．第二共通線

406．．．第一儲存電容

406a．．．第一端

406b．．．第二端

408．．．第一薄膜電晶體

408a．．．第一閘極電極端

408b．．．第一源極電極端

408c．．．第一汲極電極端

410．．．第一畫素電容

410a．．．第一端

410b．．．第二端

412．．．第一調整電容

412a．．．第一端

412b．．．第二端

414．．．第二畫素電容

414a．．．第一端

414b．．．第二端

416．．．第二薄膜電晶體

416a．．．第二閘極電極端

416b．．．第二源極電極端

416c．．．第二汲極電極端

418．．．第二儲存電容

418a．．．第一端

418b．．．第二端

420．．．第三薄膜電晶體

420a．．．第三閘極電極端

420b．．．第三源極電極端

420c．．．第三汲極電極端

422．．．第三畫素電容

422a．．．第一端

422b．．．第二端

424．．．第二調整電容

424a．．．第一端

424b．．．第二端

426．．．第四畫素電容

426a．．．第一端

426b．．．第二端

428．．．第四薄膜電晶體

428a．．．第四閘極電極端

428b．．．第四源極電極端

428c．．．第四汲極電極端

430．．．第一區域

432．．．第二區域

504a．．．第一共通線

504b．．．第二共通線

516．．．第二薄膜電晶體

516c．．．第二汲極電極端

528．．．第四薄膜電晶體

528c．．．第二汲極電極端

600．．．畫素結構

601．．．掃描線

602．．．資料線

604．．．訊號線

606．．．儲存電容

606a．．．第一端

606b．．．第二端

608．．．第一薄膜電晶體

608a．．．第一閘極電極端

608b．．．第一源極電極端

608c．．．第一汲極電極端

610．．．第一畫素電容

610a．．．第一端

610b．．．第二端

612．．．調整電容

612a．．．第一端

612b．．．第二端

614．．．第二畫素電容

614a．．．第一端

614a．．．第二端

616．．．雙向觸發開關

616a．．．第一端

616b．．．第二端

700．．．薄膜電晶體基板

701．．．液晶層

702．．．透明導電膜基板

704．．．金屬電極

706．．．介電層

708．．．絕緣保護層

710．．．第一透明導電層

710a．．．第一部份

710b．．．第二部份

712．．．第二透明導電層

800．．．雙向觸發開關

802．．．閘極電極

804．．．閘極電極

806．．．半導體層

808．．．汲極電極

810．．．汲極電極

812．．．透明導電層

900．．．畫素結構

901．．．掃描線

902．．．資料線

903a．．．第一振盪訊號線

903b．．．第二振盪訊號線

904a．．．第一共通線

904b．．．第二共通線

906．．．第一儲存電容

906a．．．第一端

906b．．．第二端

908．．．第一薄膜電晶體

908a．．．第一閘極電極端

908b．．．第一源極電極端

908c．．．第一汲極電極端

910．．．第一畫素電容

910a．．．第一端

910b．．．第二端

912．．．第一調整電容

912a．．．第一端

912b．．．第二端

914．．．第二畫素電容

914a．．．第一端

914b．．．第二端

916．．．第一雙向觸發開關

916a．．．第一端

916b．．．第二端

918．．．第二儲存電容

918a．．．第一端

918b．．．第二端

920．．．第三薄膜電晶體

920a．．．第三閘極電極端

920b．．．第三源極電極端

920c．．．第三汲極電極端

922．．．第三畫素電容

922a．．．第一端

922b．．．第二端

924．．．第二調整電容

924a．．．第一端

924b．．．第二端

926．．．第四畫素電容

926a．．．第一端

926b．．．第二端

928．．．第二雙向觸發開關

928a．．．第一端

928b．．．第二端

930．．．第一區域

932．．．第二區域

1004a．．．第一共通線

1004b．．．第二共通線

1016．．．第一雙向觸發開關

1016b．．．第二端

1020c．．．第三汲極電極端

1028．．．第二雙向觸發開關

1028b．．．第二端

1108c．．．第一汲極電極端

1116．．．第一雙向觸發開關

1116b．．．第二端

1128．．．第二雙向觸發開關

1128b．．．第二端

500．．．畫素結構

1000．．．畫素結構

1100．．．畫素結構

第1圖為習知電容耦合式畫素結構之示意圖。

第2圖為本發明畫素結構之第一較佳實施例等效電路示意圖。

第3圖繪示了第2圖之畫素結構之結構剖面示意圖。

第4圖為本發明畫素結構之第二較佳實施例等效電路示意圖。

第5圖為本發明畫素結構之第三較佳實施例等效電路示意圖。

第6圖為本發明畫素結構之第四較佳實施例等效電路示意圖。

第7圖為第6圖本發明畫素結構之第四較佳實施例部份結構剖面示意圖。

第8圖繪示了第7圖雙向觸發開關之上視圖。

第9圖為本發明畫素結構第五較佳實施例等效電路示意。

第10圖為本發明畫素結構第六較佳實施例等效電路示意圖。

第11圖為本發明畫素結構第七較佳實施例等效電路示意圖。

400．．．畫素結構

401．．．掃描線

402．．．資料線

403a．．．第一振盪訊號線

403b．．．第二振盪訊號線

404a．．．第一共通線

404b．．．第二共通線

406．．．第一儲存電容

406a．．．第一端

406b．．．第二端

408．．．第一薄膜電晶體

408a．．．第一閘極電極端

408b．．．第一源極電極端

408c．．．第一汲極電極端

410．．．第一畫素電容

410a．．．第一端

410b．．．第二端

412．．．第一調整電容

412a．．．第一端

412b．．．第二端

414．．．第二畫素電容

414a．．．第一端

414b．．．第二端

416．．．第二薄膜電晶體

416a．．．第二閘極電極端

416b．．．第二源極電極端

416c．．．第二汲極電極端

418．．．第二儲存電容

418a．．．第一端

418b．．．第二端

420．．．第三薄膜電晶體

420a．．．第三閘極電極端

420b．．．第三源極電極端

420c．．．第三汲極電極端

422．．．第三畫素電容

422a．．．第一端

422b．．．第二端

424．．．第二調整電容

424a．．．第一端

424b．．．第二端

426．．．第四畫素電容

426a．．．第一端

426b．．．第二端

428．．．第四薄膜電晶體

428a．．．第四閘極電極端

428b．．．第四源極電極端

428c．．．第四汲極電極端

430．．．第一區域

432．．．第二區域

Claims (24)

1. 一種畫素結構，包含：一掃描線；一資料線；一訊號線；一儲存電容，包含一第一端與一第二端；一第一薄膜電晶體，包含一第一閘極電極端、一第一源極電極端以及一第一汲極電極端，其中該第一閘極電極端係與該掃描線電性連接，該第一源極電極端係與該資料線電性連接，且該第一汲極電極端係與該儲存電容之該第一端電性連接；一第一畫素電容，包含一第一端與一第二端，其中該第一畫素電容之該第一端係與該第一汲極電極端電性連接，且該第一畫素電容之該第二端係與一共通電位電性連接；一調整電容，包含一第一端與一第二端，其中該調整電容之該第一端係與該第一汲極電極端電性連接；一第二畫素電容，包含一第一端與一第二端，其中該第二畫素電容之該第一端係與該調整電容之該第二端電性連接，且該第二畫素電容之該第二端係與該共通電位電性連接；以及一第二薄膜電晶體，包含一第二閘極電極端、一第二源極電極端以及一第二汲極電極端，其中第二源極電極端係與該調整電容之該第二端以及該第二畫素電容之該第一端電性連接，該第二閘極電極端係與該掃描線電性連接，且該第二汲極電極端係與該訊號線電性連接。
2. 如請求項第1項所述之畫素結構，其中該訊號線係為一共通線，且該共通線具有該共通電位。
3. 如請求項第2項所述之畫素結構，其中該儲存電容之該第二端與該共通線電性連接。
4. 如請求項第1項所述之畫素結構，其中該第一薄膜電晶體之通道寬度與通道長度之比值大於該第二薄膜電晶體之通道寬度與通道長度之比值。
5. 如請求項第1項所述之畫素結構，其中該第一薄膜電晶體具有比該第二薄膜電晶體較高之導通工作電流。
6. 一種畫素結構，其包含：一掃描線；一資料線；一第一振盪訊號線，具有一第一時變週期性訊號；一第二振盪訊號線，具有一第二時變週期性訊號，且該第一時變週期性訊號不同於該第二時變週期性訊號；一第一區域，位於該第一振盪訊號線與該掃描線之間；一第二區域，位於該第二振盪訊號線與該掃描線之間；一第一儲存電容，位於該第一區域，包含一第一端與一第二端，且該第一儲存電容之該第二端與該第一振盪訊號線電性連接；一第一薄膜電晶體，位於該第一區域，包含一第一閘極電極端、一第一源極電極端以及一第一汲極電極端，其中該第一閘極電極端係與該掃描線電性連接，該第一源極電極端係與該資料線電性連接，且該第一汲極電極端係與該第一儲存電容之該第一端電性連接；一第一畫素電容，位於該第一區域，包含一第一端與一第二端，其中該第一畫素電容之該第一端係與該第一汲極電極端電性連接，且該第一畫素電容之該第二端係與一共通電位電性連接；一第一調整電容，位於該第一區域，包含一第一端與一第二端，其中該第一調整電容之該第一端係與該第一汲極電極端電性連接；一第二畫素電容，位於該第一區域，包含一第一端與一第二端，其中該第二畫素電容之該第一端係與該第一調整電容之該第二端電性連接，且該第二畫素電容之該第二端係與該共通電位電性連接；一第二薄膜電晶體，位於該第一區域，包含一第二閘極電極端、一第二源極電極端以及一第二汲極電極端，其中第二源極電極端係與該第一調整電容之該第二端以及該第二畫素電容之該第一端電性連接，該第二閘極電極端係與該掃描線電性連接，且該第二汲極電極端係與該第一振盪訊線電性連接；一第二儲存電容，位於該第二區域，包含一第一端與一第二端，且該第二儲存電容之該第二端與該第二振盪訊號線電性連接；一第三薄膜電晶體，位於該第二區域，包含一第三閘極電極端、一第三源極電極端以及一第三汲極電極端，其中該第三閘極電極端係與該掃描線電性連接，該第三源極電極端係與該資料線電性連接，且該第三汲極電極端係與該第二儲存電容之該第一端電性連接；一第三畫素電容，位於該第二區域，包含一第一端與一第二端，其中該第三畫素電容之該第一端係與該第三汲極電極端電性連接，且該第三畫素電容之該第二端係與該共通電位電性連接；一第二調整電容，位於該第二區域，包含一第一端與一第二端，其中該第二調整電容之該第一端係與該第三汲極電極端電性連接；一第四畫素電容，位於該第二區域，包含一第一端與一第二端，其中該第四畫素電容之該第一端係與該第二調整電容之該第二端電性連接，且該第四畫素電容之該第二端係與該共通電位電性連接；以及一第四薄膜電晶體，位於該第二區域，包含一第四閘極電極端、一第四源極電極端以及一第四汲極電極端，其中該第四源極電極端係與該第二調整電容之該第二端以及該第四畫素電容之該第一端電性連接，該第四閘極電極端係與該掃描線電性連接，且該第四汲極電極端係與該第二振盪訊線電性連接。
7. 如請求項第6項所述之畫素結構，其中該第一時變週期性訊號之相位係與該第二時變週期性訊號之相位相反。
8. 如請求項第6項所述之畫素結構，其中該第一時變週期性訊號與該第二時變週期性訊號包含直流訊號與交流訊號。
9. 如請求項第6項所述之畫素結構，其中該第一薄膜電晶體之通道寬度與通道長度之比值大於該第二薄膜電晶體之通道寬度與通道長度之比值，且該第三薄膜電晶體之通道寬度與通道長度之比值大於該第四薄膜電晶體之通道寬度與通道長度之比值。
10. 如請求項第6項所述之畫素結構，其中該第一薄膜電晶體具有比該第二薄膜電晶體較高之導通工作電流，且該第三薄膜電晶體具有比該第四薄膜電晶體較高之導通工作電流。
11. 一種畫素結構，其包含：一掃描線；一資料線；一訊號線；一儲存電容，包含一第一端與一第二端；一第一薄膜電晶體，包含一第一閘極電極端、一第一源極電極端以及一第一汲極電極端，其中該第一閘極電極端係與該掃描線電性連接，該第一源極電極端係與該資料線電性連接，且該第一汲極電極端係與該儲存電容之該第一端電性連接；一第一畫素電容，包含一第一端與一第二端，其中該第一畫素電容之該第一端係與該第一汲極電極端電性連接，且該第一畫素電容之該第二端係與一共通電位電性連接；一調整電容，包含一第一端與一第二端，其中該調整電容之該第一端係與該第一汲極電極端電性連接；一第二畫素電容，包含一第一端與一第二端，其中該第二畫素電容之該第一端係與該調整電容之該第二端電性連接，且該第二畫素電容之該第二端係與該共通電位電性連接；以及一雙向觸發開關，包含一第一端與一第二端，其中該雙向觸發開關之該第一端係與該調整電容之該第二端以及該第二畫素電容之該第一端電性連接。
12. 如請求項第11項所述之畫素結構，其中該雙向觸發開關之該第二端係與該第一汲極電極端電性連接。
13. 如請求項第11項所述之畫素結構，其中該雙向觸發開關之該第二端係與該訊號線電性連接。
14. 如請求項第13項所述之畫素結構，其中該訊號線係為一共通線，且該共通線具有該共通電位。
15. 如請求項第14項所述之畫素結構，其中該儲存電容之第二端與該共通線電性連接。
16. 一種畫素結構，其包含：一掃描線；一資料線；一第一振盪訊號線，具有一第一時變週期性訊號；一第二振盪訊號線，具有一第二時變週期性訊號，且該第一時變週期性訊號不同於該第二時變週期性訊號；一第一區域，位於該第一振盪訊號線與該掃描線之間；一第二區域，位於該第二振盪訊號線與該掃描線之間；一第一儲存電容，位於該第一區域，包含一第一端與一第二端，且該第一儲存電容之該第二端與該第一振盪訊號線電性連接；一第一薄膜電晶體，位於該第一區域，包含一第一閘極電極端、一第一源極電極端以及一第一汲極電極端，其中該第一閘極電極端係與該掃描線電性連接，該第一源極電極端係與該資料線電性連接，且該第一汲極電極端係與該第一儲存電容之該第一端電性連接；一第一畫素電容，位於該第一區域，包含一第一端與一第二端，其中該第一畫素電容之該第一端係與該第一汲極電極端電性連接，且該第一畫素電容之該第二端係與一共通電位電性連接；一第一調整電容，位於該第一區域，包含一第一端與一第二端，其中該第一調整電容之該第一端係與該第一汲極電極端電性連接；一第二畫素電容，位於該第一區域，包含一第一端與一第二端，其中該第二畫素電容之該第一端係與該第一調整電容之該第二端電性連接，且該第二畫素電容之該第二端係與該共通電位電性連接；一第一雙向觸發開關，位於該第一區域，包含一第一端與一第二端，其中該第一雙向觸發開關之該第一端係與該第一調整電容之該第二端以及該第二畫素電容之該第一端電性連接；一第二儲存電容，位於該第二區域，包含一第一端與一第二端，且該第二儲存電容之該第二端與該第二振盪訊號線電性連接；一第三薄膜電晶體，位於該第二區域，包含一第三閘極電極端、一第三源極電極端以及一第三汲極電極端，其中該第三閘極電極端係與該掃描線電性連接，該第三源極電極端係與該資料線電性連接，且該第三汲極電極端係與該第二儲存電容之該第一端電性連接；一第三畫素電容，位於該第二區域，包含一第一端與一第二端，其中該第三畫素電容之該第一端係與該第三汲極電極端電性連接，且該第三畫素電容之該第二端係與該共通電位電性連接；一第二調整電容，位於該第二區域，包含一第一端與一第二端，其中該第二調整電容之該第一端係與該第三汲極電極端電性連接；一第四畫素電容，位於該第二區域，包含一第一端與一第二端，其中該第四畫素電容之該第一端係與該第二調整電容之該第二端電性連接，且該第四畫素電容之該第二端係與該共通電位電性連接；以及一第二雙向觸發開關，位於該第二區域，包含一第一端與一第二端，其中該第二雙向觸發開關之該第一端係與該第二調整電容之該第二端以及該第四畫素電容之該第一端電性連接。
17. 如請求項第16項所述之畫素結構，其中該第一雙向觸發開關之該第二端係與該第一振盪訊號線電性連接。
18. 如請求項第16項所述之畫素結構，其中該第二雙向觸發開關之該第二端係與該第二振盪訊號線電性連接。
19. 如請求項第16項所述之畫素結構，其中該第一時變週期性訊號之相位係與該第二時變週期性訊號之相位相反。
20. 如請求項第16項所述之畫素結構，其中該第一時變週期性訊號與該第二時變週期性訊號包含直流訊號與交流訊號。
21. 如請求項第16項所述之畫素結構，其中該第一雙向觸發開關之該第二端係與該共通電位電性連接。
22. 如請求項第16項所述之畫素結構，其中該第二雙向觸發開關之該第二端係與該共通電位電性連接。
23. 如請求項第16項所述之畫素結構，其中該第一雙向觸發開關之該第二端係與該第一汲極電極端電性連接。
24. 如請求項第16項所述之畫素結構，其中該第二雙向觸發開關之該第二端係與該第三汲極電極端電性連接。