TWI408476B - 薄膜電晶體陣列基板及液晶面板 - Google Patents
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Description
本發明提供一種液晶顯示器，特別是一種液晶顯示器之液晶面板的薄膜電晶體陣列基板，其具有網狀結構之共通線，以降低電阻、電容所造成的訊號延遲效應。
一般而言，液晶顯示器(Liquid Crystal Display,LCD)可以藉由分別地提供對應於畫面資料之資料訊號至液晶盒(Liquid Crystal Cell)，調整液晶盒的光穿透率以顯示畫面資料。液晶顯示器則包含：具有矩陣排列液晶盒之液晶面板，以及驅動用之積體電路(Integrated Circuit,IC)。
液晶面板還包括：一彩色濾光片基板、一薄膜電晶體陣列基板，其對應於該彩色濾光片基板、以及一夾於該彩色濾光片基板與該薄膜電晶體陣列基板間之液晶層。薄膜電晶體陣列基板包含：用以傳輸由資料驅動積體電路所提供之資料訊號至液晶盒之資料線，以及用以傳輸由閘極驅動積體電路所提供之掃瞄訊號之閘極線，其中液晶盒係由彼此交錯之資料線與閘極線所定義。閘極驅動積體電路，依序地提供掃瞄訊號至閘極線，以一個接著一個地依序選擇液晶盒。另外，資料驅動積體電路則將資料訊號，提供至所選閘極線之液晶盒。
請參閱第1圖，其為習知畫素結構之佈局示意圖，此種畫素結構又被稱為儲存電容在共通線或共通電極上(Cs on Common)的結構，其配置於一基板上，並至少包含：一閘極線10、一資料線11、以及一薄膜電晶體12。畫素區域係由延閘極線與資料線所定義，閘極線10延一第一方向延伸，資料線11則延一第二方向延伸，且該第二方向垂直於該第一方向。薄膜電晶體12包括：一閘極120、一通道層121、一源極122與一汲極123，閘極120電性連接至閘極線10，源極122電性連接至資料線11，汲極123則透過接觸窗口14電性連接畫素電極13。
畫素的儲存電容16包括：一下電極15、一上電極17、以及一夾於該下電極15與該上電極17間之介電層。下電極15是配置在畫素區域內之共通線的一部分，其約略平行於閘極線10，且與閘極線10、閘極120相同，皆係由一第一金屬層經曝光、顯影、蝕刻等製程所形成。上電極17透過接觸窗口18與畫素電極13電性連接，與資料線11、源極122、汲極123相同，皆係由一第二金屬層經曝光、顯影、蝕刻等製程所形成。另外，第一金屬層與第二金屬層間配置有一閘極絕緣層，而第二金屬層與畫素電極13間則配置有一鈍化保護層。
請參閱第2圖，其為習知畫素結構之矩陣佈局示意圖，在習知的畫素矩陣中，共通線沿著第一方向配置，且彼此之間電性連結。因此，在習知畫素矩陣中之共通線，其電阻、電容所造成的訊號延遲效應相當明顯，使得畫面品質低落。
綜上所述，有必要提出一種液晶顯示器之液晶面板的薄膜電晶體陣列基板，其透過特殊的共通線設計，降低習知技術中電阻－電容訊號延遲效應的問題，以提供社會大眾具有高度畫面品質之液晶顯示器。
在本發明之第一至第五實施例中，一種薄膜電晶體陣列基板包括透明基板、複數個閘極線、資料線、第一及第二共通線。閘極線配置於透明基板上，其中該些閘極線之數量為N+1條，第1條至第N+1條閘極線依序排列於該透明基板上，且N為正數。資料線與閘極線相交跨越。當N為偶數時，第N條至第N+1條閘極線與兩相鄰資料線之間並未定義有任何之畫素區域。當N為奇數時，第N條至第N+1條閘極線與兩相鄰資料線之間定義有兩畫素區域，其為左畫素區域及右畫素區域。第一共通線平行於閘極線。第二共通線平行於資料線，並電性連接於第一共通線，其中每一第二共通線位於左畫素區域的畫素電極與右畫素區域的畫素電極之間。
在第一至第五實施例中，該薄膜電晶體陣列基板之該些第二共通線電性連接於該些第一共通線，藉此該些第一共通線與第二共通線構成一網狀結構，如此以降低共通線之電阻-電容訊號延遲效應。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下，以使得在此顯示器技術領域中，具有通常之知識者，能理解與認知本發明之技術內容與特徵。
第3圖為本發明之一實施例，其畫素結構之佈局示意圖，第4圖則為其剖線I-I’之剖面示意示圖。
請參閱第3圖，畫素電極結構包含：一閘極線30、一資料線31、一第一共通線32、一第二共通線33與一薄膜電晶體34。閘極線30沿著一第一方向配置，而資料線31則沿著一第二方向配置，且該第二方向約略與該第一方向垂直。第一共通線32平行於閘極線30，第二共通線33則與該閘極線30相交。薄膜電晶體34包含：一閘極340、一通道層341、一源極342以及一汲極343。閘極340與閘極線30電性連接，源極342與資料線31電性連接，汲極343則透過接觸孔36與畫素電極35電性連接。
閘極線30、第一共通線32與閘極340，皆經曝光、顯影、蝕刻一第一金屬層而形成，而資料線31、第二共通線33、源極342與汲極343，則經曝光、顯影、蝕刻一第二金屬層而形成。閘極絕緣層42配置在第一金屬層與第二金屬層之間。第一共通線32與第二共通線33，係透過一導電元件37電性連接，該導電元件37係由氧化銦錫(Indium Tin Oxide,ITO)、氧化銦鋅(Indium Zinc Oxide,IZO)、氧化鋅摻雜鋁(Aluminum-Doped Zinc Oxide)以及氧化鋅摻雜鎵(Gallium-Doped Zinc Oxide)等透明導電材料所製成。鈍化保護層44配置在第二共通線之上，且具有一第一通孔381與一第二通孔382，第一通孔381對應於第一共通線32，而第二通孔382則對應於第二共通線33。因此，導電元件37係透過該第一通孔381與該第二通孔382，電性連接第一共通線32與第二共通線33。
第4圖為第3圖剖線I-I’之剖面示意圖。由此可知，本發明所提供之液晶顯示器之製造方法，首先提供一基板40，其可為玻璃基板或是塑膠基板，其次形成一閘極340、一閘極線30與一第一共通線32於該基板340上，閘極340與閘極線30電性連接，而第一共通線32則約略與閘極線30平行。閘極340、閘極線30與第一共通線32皆屬於相同之第一金屬層，即皆由曝光、顯影、蝕刻該第一金屬層所形成。
接著在基板40上，再形成一閘極絕緣層42，以覆蓋閘極340、閘極線30與第一共通線32等第一金屬層之結構。其次，在閘極絕緣層42上，形成一通道層341，而在通道層341之表面上，再形成一歐姆接觸層(圖中未示)，以提昇通道層341與接下來形成的源極342與汲極343間之電性接觸。
資料線31與第二共通線33，緊接著形成在閘極絕緣層42之上，且源極342與汲極343恰好位於通道層341之上方。資料線31、第二共通線33、源極342與汲極343則屬於相同之第二金屬層，即皆由曝光、顯影、蝕刻該第二金屬層所形成，源極342電性連接於資料線31。閘極340、通道層341、源極342與汲極343構成一薄膜電晶體34。
在形成資料線31、第二共通線33、源極342與汲極343之後，於基板40上再形成一鈍化保護層44，以覆蓋上述由第二金屬層所蝕刻的結構。接著，再蝕刻該鈍化保護層44與該閘極絕緣層42，以形成一對應於該第一共通線32之第一通孔381，且蝕刻該鈍化保護層44，以形成一對應於該第二共通線33之第二通孔382。其次，在該鈍化保護層44上，形成一由透明導電材料所製之導電元件37，其可透過第一通孔381與第二通孔382，電性連接第一共通線32與第二共通線33。其中，導電元件37係由氧化銦錫、氧化銦鋅、氧化鋅摻雜鋁以及氧化鋅摻雜鎵等透明導電材料所製成。
請參閱第5圖，其為本發明之一畫素結構，其矩陣佈局之示意圖。第一共通線32與第二共通線33，彼此透過導電元件37電性連接，並共同構成一網狀結構，以降低共通線之電阻－電容訊號延遲效應。
第6圖為本發明之另一實施例，其畫素結構之佈局示意圖，第7圖則為其剖線K-K’之剖面示意示圖。
請參閱第6圖，畫素結構包含：一閘極線60、一資料線61、一第一共通線62、一第二共通線63與一薄膜電晶體64。閘極線60沿著一第一方向配置，而資料線61則沿著一第二方向配置，且該第二方向約略與該第一方向垂直。第一共通線62平行於閘極線60，第二共通線63則與該閘極線60相交。薄膜電晶體64包含：一閘極640、一通道層641、一源極642以及一汲極643。閘極640與閘極線60電性連接，源極642與資料線61電性連接，汲極643則透過接觸孔66與畫素電極65電性連接。
在本實施例中，閘極線60係由一第一部分601與一第二部分602所構成。第二共通線63橫越該閘極線60，亦即橫越第一部分601與第二部分602之間，或橫越第一部分601與第二部分602之間。第一部分601與第二部分602，係透過一導電元件67電性連接，其係由氧化銦錫、氧化銦鋅、氧化鋅摻雜鋁以及氧化鋅摻雜鎵等透明導電材料所製成。閘極線60、第一共通線62、第二共通線63與閘極640，係由曝光、顯影、蝕刻一第一金屬層所形成，而資料線61、源極642與汲極643，則由曝光、顯影、蝕刻一第二金屬層所形成。鈍化保護層74配置在第二共通線之上，如第7圖所示，且具有一第一通孔681與一第二通孔682，分別對應於閘極線60之第一部分601與第二部分602。因此，導電元件67係藉由第一通孔681與第二通孔682，電性連接第一部分601與第二部分602。
接著在基板70上，形成一閘極絕緣層72，以覆蓋閘極640、第一部分601、第二部分602、第一共通線62與第二共通線63等第一金屬層之結構。其次，在閘極絕緣層72上，形成一通道層641，而在通道層641之表面上，再形成一歐姆接觸層(圖中未示)，以提昇通道層641與接下來形成的源極642與汲極643間之電性接觸。
資料線61緊接著形成在閘極絕緣層72之上，且源極642與汲極643恰好位於通道層641之上方。資料線61、源極642與汲極643則屬於相同之第二金屬層，即皆由曝光、顯影、蝕刻該第二金屬層所形成，源極642電性連接於資料線61。閘極640、通道層641、源極642與汲極643構成一薄膜電晶體64。
在形成資料線61、源極642與汲極643之後，於基板70上再形成一鈍化保護層74，以覆蓋上述由第二金屬層所蝕刻的結構。接著，再蝕刻該鈍化保護層74與該閘極絕緣層72，以形成一對應於該第一部分601之第一通孔681，與一對應於該第二部分602之第二通孔682。其次，在該鈍化保護層74上，形成一由透明導電材料所製之導電元件67，其可透過第一通孔681與第二通孔682，電性連接第一部分601與第二部分602。其中，導電元件67係由氧化銦錫、氧化銦鋅、氧化鋅摻雜鋁以及氧化鋅摻雜鎵等透明導電材料所製成。
請參閱第8圖，其為本發明之另一畫素結構，其矩陣佈局之示意圖。第一共通線62與第二共通線63彼此電性連接，並共同構成一網狀結構，以降低共通線之電阻－電容訊號延遲效應。
第9圖為根據本發明之第一實施例之薄膜電晶體(thin film transistor；TFT)陣列基板2之俯視示意圖。該薄膜電晶體陣列基板2包含一透明基板40、複數個閘極線20、複數個資料線21、複數個畫素電極25、複數個第一共通線22、複數個第二共通線23與一薄膜電晶體24。該透明基板40可為一玻璃基板或塑膠基板。該些閘極線30配置於該透明基板40上。該些閘極線20之數量為N+1條，第1條至第N+1條閘極線20依序排列於該透明基板40上，且N為正數。該些資料線21與該些閘極線20相交跨越，並與該些閘極線20垂直。當N為偶數時，第N條至第N+1條閘極線30與兩相鄰資料線21之間並未定義有任何之畫素區域。當N為奇數時，第N條至第N+1條閘極線20與兩相鄰資料線21之間定義有兩畫素區域41，其為左畫素區域41a及右畫素區域41b。舉例而言，當N為2時，第2條至第3條閘極線20與兩相鄰資料線21之間並未定義有任何之畫素區域。當N為1時，第1條至第2條閘極線20與兩相鄰資料線21之間定義有兩畫素區域41，其為左畫素區域41a及右畫素區域41b。其餘部份，可依此類推。兩閘極線20位於以上下位置排列的兩相鄰畫素區域41之間，因此被稱為雙閘極線(dual gate line)型畫素結構。
該第一共通線22平行於該閘極線20。該第二共通線23平行於該資料線21，並電性連接於該第一共通線22。沒有任何資料線位於左畫素區域41a及右畫素區域41b之間，因此每一第二共通線23可位於左畫素區域41a及右畫素區域41b之間。該些畫素電極25分別配置於該些畫素區域41內。每一薄膜電晶體24具有一汲極，該汲極藉由一接觸窗口26而與該畫素電極25電性連接。
特別地，該第二共通線23乃位於左畫素區域41a的畫素電極25與右畫素區域41b的畫素電極25之間。兩相鄰畫素電極25之間具有該第二共通線23，且具有該第二共通線23的兩相鄰畫素電極25之間的電容(capacitance)小於沒有具有該第二共通線23的兩相鄰畫素電極25之間的電容。換言之，具有該第二共通線23的兩相鄰畫素電極25之間的耦合(coupling)效應小於沒有具有該第二共通線23的兩相鄰畫素電極25之間的耦合效應。降低兩相鄰畫素電極25之間的耦合效應可以解決亮線(bright line)及暗線(dark line)之問題。
在第一實施例，該些閘極線20及第一共通線22，皆經曝光、顯影、蝕刻一第一金屬層(M1)而形成，而該些資料線21及第二共通線23，則經曝光、顯影、蝕刻一第二金屬層(M2)而形成。一閘極絕緣層(未顯示)配置在該第一金屬層與第二金屬層之間。一鈍化保護層(未顯示)配置在該第二共通線23上。複數個第一通孔281被形成於該閘極絕緣層及鈍化保護層內，並分別對應於該些第一共通線22。複數個第二通孔282被形成於該鈍化保護層內，並分別對應於該些第二共通線23。每一導電元件27用以將該第一共通線22經由該第一通孔281及第二通孔282而電性連接至該第二共通線23。該導電元件27及畫素電極25係由透明導電材料所製成。換言之，該導電元件27及畫素電極25可由相同曝光、顯影、蝕刻製程同時形成，如此不會增加製程時間及成本。
再者，該些資料線21及第二共通線23藉由相同第二金屬層(M2)而同時形成，因此該些資料線21及第二共通線23可位在同一層。雙閘極線型畫素結構的第二共通線23與資料線21之間的電容小於習知畫素結構(亦即非雙閘極線型畫素結構)的第二共通線與資料線之間的電容。換言之，雙閘極線型畫素結構的第二共通線23與資料線21之間的耦合效應小於習知畫素結構的第二共通線與資料線之間的耦合效應。
另外，當新增第二共通線時，習知畫素結構(亦即非雙閘極線型畫素結構)之畫素區域開口率(aperture ratio)會減少。同理，當新增第二共通線23時，雙閘極線型畫素結構之畫素區域41開口率(aperture ratio)也會減少。但是，雙閘極線型畫素結構之畫素區域41開口率的減少比例小於習知畫素結構之畫素區域41開口率的減少比例，其因為是第二共通線23位於左畫素區域41a與右畫素區域41b之間，亦即第二共通線23不會佔據畫素區域41。
第10圖為根據本發明之第二實施例之第一態樣之薄膜電晶體(TFT)陣列基板5之俯視示意圖。該第二實施例之薄膜電晶體陣列基板5大體上類似於該第一實施例之薄膜電晶體陣列基板2，其中類似的元件標示類似的標號。該薄膜電晶體陣列基板5包含一透明基板40、複數個閘極線50、複數個資料線51、複數個畫素電極55、複數個第一共通線52、複數個第二共通線53與一薄膜電晶體54。
該第一共通線52平行於該閘極線50。該第二共通線53平行於該資料線51，並電性連接於該第一共通線52。沒有任何資料線位於左畫素區域41a及右畫素區域41b之間，且每一第二共通線53可位於左畫素區域41a及右畫素區域41b之間。該些畫素電極55分別配置於該些畫素區域41內。特別地，該第二共通線53乃位於左畫素區域41a的畫素電極55與右畫素區域41b的畫素電極55之間。具有該第二共通線53的兩相鄰畫素電極55之間的耦合效應小於沒有具有該第二共通線53的兩相鄰畫素電極55之間的耦合效應。降低兩相鄰畫素電極55之間的耦合效應可以解決亮線(bright line)及暗線(dark line)之問題。
請再參考第10圖，在該第二實施例之第一態樣中，第二及第一實施例之薄膜電晶體陣列基板的差異.為『該些閘極線50、第一共通線52及第二共通線53皆經曝光、顯影、蝕刻一第一金屬層(M1)而形成，而該些資料線51則經曝光、顯影、蝕刻一第二金屬層(M2)而形成』。一閘極絕緣層(未顯示)配置在該第一金屬層與第二金屬層之間。該閘極線50包括一第一部分50a及一第二部分50b。
複數個第一通孔581被形成於該閘極絕緣層，並分別對應於該些第一部分50a。複數個第二通孔582被形成於該閘極絕緣層內，並分別對應於該些第二部分50b。每一導電元件57用以將該第一部分50a經由該第一通孔581及第二通孔582而電性連接至該第二部分50b。位於該閘極線50的第一部分50a及第二部分50b之間的導電元件57與該第二共通線53相交跨越。該導電元件57及畫素電極55係由透明導電材料所製成。換言之，該導電元件57及畫素電極55可由相同曝光、顯影、蝕刻製程同時形成，如此不會增加製程時間及成本。
請參考第11圖，在該第二實施例之第二態樣中，該些閘極線50、第一共通線52及第二共通線53，亦皆經曝光、顯影、蝕刻一第一金屬層(M1)而形成，而該些資料線51，則亦經曝光、顯影、蝕刻一第二金屬層(M2)而形成。一閘極絕緣層(未顯示)亦配置在該第一金屬層與第二金屬層之間。該第二實施例之第二及第一態樣之薄膜電晶體陣列基板的差異為『該第二共通線53包括一第一部分53a及一第二部分53b』。
複數個第一通孔581’被形成於該閘極絕緣層，並分別對應於該些第一部分53a。複數個第二通孔582’被形成於該閘極絕緣層內，並分別對應於該些第二部分53b。每一導電元件57’用以將該第一部分53a經由該第一通孔581’及第二通孔582’而電性連接至該第二部分53b。位於該第二共通線53的第一部分53a及第二部分53b之間的導電元件57’與該閘極線50相交跨越。該導電元件57’及畫素電極55係由透明導電材料所製成。換言之，該導電元件57’及畫素電極55可由相同曝光、顯影、蝕刻製程同時形成，如此不會增加製程時間及成本。
第12圖為根據本發明之第三實施例之第一態樣之薄膜電晶體(TFT)陣列基板7之俯視示意圖。該第二實施例之薄膜電晶體陣列基板7大體上類似於該第一實施例之薄膜電晶體陣列基板2，其中類似的元件標示類似的標號。該薄膜電晶體陣列基板7包含一透明基板40、複數個閘極線70、複數個資料線71、複數個畫素電極75、複數個第一共通線72、複數個第二共通線73與一薄膜電晶體74。
該第一共通線72平行於該閘極線70。該第二共通線73平行於該資料線71，並電性連接於該第一共通線72。沒有任何資料線位於左畫素區域41a及右畫素區域41b之間，因此每一第二共通線73可位於左畫素區域41a及右畫素區域41b之間。該些畫素電極75分別配置於該些畫素區域41內。特別地，該第二共通線73乃位於左畫素區域41a的畫素電極75與右畫素區域41b的畫素電極75之間。具有該第二共通線73的兩相鄰畫素電極75之間的耦合效應小於沒有具有該第二共通線73的兩相鄰畫素電極75之間的耦合效應。降低兩相鄰畫素電極75之間的耦合效應可以解決亮線(bright line)及暗線(dark line)之問題。
請再參考第12圖，在該第三實施例之第一態樣中，第三及第一實施例之薄膜電晶體陣列基板的差異為『該些閘極線70經曝光、顯影、蝕刻一第一金屬層(M1)而形成，而該些資料線71、第一共通線72及第二共通線73則皆經曝光、顯影、蝕刻一第二金屬層(M2)而形成』。一鈍化保護層(未顯示)配置在該第一金屬層與第二金屬層之間。該資料線71包括一第一部分71a及一第二部分71b。
複數個第一通孔781被形成於該鈍化保護層，並分別對應於該些第一部分71a。複數個第二通孔782被形成於該鈍化保護層內，並分別對應於該些第二部分71b。每一導電元件77用以將該第一部分71a經由該第一通孔781及第二通孔782而電性連接至該第二部分71b。位於該資料線71的第一部分71a及第二部分71b之間的導電元件77與該第一共通線72相交跨越。該導電元件77及畫素電極75係由透明導電材料所製成。換言之，該導電元件77及畫素電極75可由相同曝光、顯影、蝕刻製程同時形成，如此不會增加製程時間及成本。
請參考第13圖，在該第三實施例之第二態樣中，該些閘極線70亦經曝光、顯影、蝕刻一第一金屬層(M1)而形成，而該些資料線71、第一共通線72及第二共通線73，則亦皆經曝光、顯影、蝕刻一第二金屬層(M2)而形成。一鈍化保護層(未顯示)亦配置在該第一金屬層與第二金屬層之間。該第三實施例之第二及第一態樣之薄膜電晶體陣列基板的差異為『該第一共通線72包括一第一部分72a及一第二部分72b』。
複數個第一通孔781’被形成於該鈍化保護層，並分別對應於該些第一部分72a。複數個第二通孔782’被形成於該鈍化保護層內，並分別對應於該些第二部分72b。每一導電元件77’用以將該第一部分72a經由該第一通孔781’及第二通孔782’而電性連接至該第二部分72b。位於該第一共通線72的第一部分72a及第二部分72b之間的導電元件77’與該資料線71相交跨越。該導電元件77’及畫素電極75係由透明導電材料所製成。換言之，該導電元件77’及畫素電極75可由相同曝光、顯影、蝕刻製程同時形成，如此不會增加製程時間及成本。
第14圖為根據本發明之第四實施例之薄膜電晶體(TFT)陣列基板8之俯視示意圖。該第二實施例之薄膜電晶體陣列基板8大體上類似於該第一實施例之薄膜電晶體陣列基板2，其中類似的元件標示類似的標號。該薄膜電晶體陣列基板8包含一透明基板40、複數個閘極線80、複數個資料線81、複數個畫素電極85、複數個第一共通線82、複數個第二共通線83與一薄膜電晶體84。
該第一共通線82平行於該閘極線80。該第二共通線83平行於該資料線81，並電性連接於該第一共通線82。沒有任何資料線位於左畫素區域41a及右畫素區域41b之間，因此每一第二共通線83可位於左畫素區域41a及右畫素區域41b之間。該些畫素電極85分別配置於該些畫素區域41內。特別地，該第二共通線83乃位於左畫素區域41a的畫素電極85與右畫素區域41b的畫素電極85之間。具有該第二共通線83的兩相鄰畫素電極85之間的耦合效應小於沒有具有該第二共通線83的兩相鄰畫素電極85之間的耦合效應。降低兩相鄰畫素電極85之間的耦合效應可以解決亮線(bright line)及暗線(dark line)之問題。
在該第四實施例中，第四及第一實施例之薄膜電晶體陣列基板的差異為『該些閘極線80及第二共通線83皆經曝光、顯影、蝕刻一第一金屬層(M1)而形成，而該些資料線81及第一共通線82則皆經曝光、顯影、蝕刻一第二金屬層(M2)而形成』。一閘極絕緣層(未顯示)配置在該第一金屬層與第二金屬層之間。一鈍化保護層(未顯示)配置在該第一共通線82上。該第一共通線82包括一第一部分82a及一第二部分82b，且該第二共通線83包括一第三部分83a及一第四部分83b。
複數個第一通孔881被形成於該鈍化保護層內，並分別對應於該些第一部分82a。複數個第二通孔882被形成於該鈍化保護層內，並分別對應於該些第二部分82b。每一導電元件87a用以將該第一部分82a經由該第一通孔881及第二通孔882而電性連接至該第二部分82b。位於該第一共通線82的第一部分82a及第二部分82b之間的導電元件87a與該資料線81相交跨越。複數個第三通孔883被形成於該閘極絕緣層內，並分別對應於該些第三部分83a。複數個第四通孔884被形成於該閘極絕緣層內，並分別對應於該些第四部分83b。每一導電元件87b用以將該第三部分83a經由該第三通孔883及第四通孔884而電性連接至該第四部分83b。位於該第二共通線83的第三部分83a及第四部分83b之間的導電元件87b與該閘極線80相交跨越。複數個第五通孔885被形成於該鈍化保護層內，並分別對應於該些第一共通線82。複數個第六通孔886被形成於該閘極絕緣層內，並分別對應於該些第二共通線83。每一導電元件87c用以將該第一共通線82經由該第五通孔885及第六通孔886而電性連接至該第二共通線83。該導電元件87a、87b、87c及畫素電極85係由透明導電材料所製成。換言之，該導電元件87a、87b、87c及畫素電極85可由相同曝光、顯影、蝕刻製程同時形成，如此不會增加製程時間及成本。
第15圖為根據本發明之第五實施例之薄膜電晶體(TFT)陣列基板9之俯視示意圖。該第五實施例之薄膜電晶體陣列基板9大體上類似於該第四實施例之薄膜電晶體陣列基板8，其中類似的元件標示類似的標號。該薄膜電晶體陣列基板9包含一透明基板40、複數個閘極線90、複數個資料線91、複數個畫素電極95、複數個第一共通線92、複數個第二共通線93與一薄膜電晶體94。
該第一共通線92平行於該閘極線90。該第二共通線93平行於該資料線91，並電性連接於該第一共通線92。沒有任何資料線位於左畫素區域41a及右畫素區域41b之間，因此每一第二共通線93可位於左畫素區域41a及右畫素區域41b之間。該些畫素電極95分別配置於該些畫素區域41內。特別地，該第二共通線93乃位於左畫素區域41a的畫素電極95與右畫素區域41b的畫素電極95之間。具有該第二共通線93的兩相鄰畫素電極95之間的耦合效應小於沒有具有該第二共通線93的兩相鄰畫素電極95之間的耦合效應。降低兩相鄰畫素電極95之間的耦合效應可以解決亮線(bright line)及暗線(dark line)之問題。
在該第五實施例中，第五及第四實施例之薄膜電晶體陣列基板的差異為『該第一共通線92位於以上下位置排列的兩相鄰畫素區域41內的兩閘極線90之間』。該第一共通線92包括一第一部分92a及一第二部分92b，且該第二共通線93包括一第三部分93a及一第四部分93b。
複數個第一通孔981被形成於該鈍化保護層內，並分別對應於該些第一部分92a。複數個第二通孔982被形成於該鈍化保護層內，並分別對應於該些第二部分92b。每一導電元件97a用以將該第一部分92a經由該第一通孔981及第二通孔982而電性連接至該第二部分92b。位於該第一共通線92的第一部分92a及第二部分92b之間的導電元件97a與該資料線91相交跨越。複數個第三通孔983被形成於該閘極絕緣層內，並分別對應於該些第三部分93a。複數個第四通孔984被形成於該閘極絕緣層內，並分別對應於該些第四部分93b。每一導電元件97b用以將該第三部分93a經由該第三通孔983及第四通孔984而電性連接至該第四部分93b。位於該第二共通線93的第三部分93a及第四部分93b之間的導電元件97b與該閘極線90相交跨越。複數個第五通孔985被形成於該鈍化保護層內，並分別對應於該些第一共通線92。該導電元件97b亦用以將該第一共通線92經由該第三通孔983、第四通孔984及第五通孔985而電性連接至該第二共通線93。該導電元件97a、97b及畫素電極95係由透明導電材料所製成。換言之，該導電元件97a、97b及畫素電極95可由相同曝光、顯影、蝕刻製程同時形成，如此不會增加製程時間及成本。
請參考第16圖，其顯示第一實施例之薄膜電晶體(TFT)陣列基板2之電路示意圖。該薄膜電晶體陣列基板2包含該些閘極線20、資料線21、畫素電極25、第一共通線22、第二共通線23與薄膜電晶體24。該些第二共通線23電性連接於該些第一共通線22。因此，第17圖顯示該些第一共通線22與第二共通線23構成本發明之第一實施例之一網狀結構。同理，在第二至第五實施例中，該薄膜電晶體(TFT)陣列基板之該些第二共通線電性連接於該些第一共通線，藉此該些第一共通線與第二共通線構成一網狀結構，如此以降低共通線之電阻－電容訊號延遲效應。
參考第18圖，其顯示一液晶面板200。該第一實施例之薄膜電晶體陣列基板2可應用於該液晶面板200。該液晶面板200包括該薄膜電晶體陣列基板2、一彩色濾光片基板2’及一液晶層21’。該液晶層21’位於該彩色濾光片基板2’與該薄膜電晶體陣列基板2間。該彩色濾光片基板2’包括一黑色矩陣層(black matrix layer)28’、一彩色濾光層22’及一透明電極24’，其依序形成於另一透明基板26’上。該黑色矩陣(black matrix)28’須對應於該些閘極線20、資料線21、畫素電極25及第二共通線23，以避免漏光。
參考第19圖，其顯示一液晶顯示器2000。該第一實施例之液晶面板200可應用於該液晶顯示器2000。該液晶顯示器2000包含一前框202、該液晶面板200及一背光模組204。該背光模組204是用以提供光源進入該液晶面板200，並與該前框202彼此結合而將該液晶面板200及背光模組204組合成該液晶顯示器2000。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10,20,30,50,60,70,80,90．．．閘極線
11,21,31,51,61,71,81,91．．．資料線
12,24,34,54,64,74,84,94．．．薄膜電晶體
120,340,640．．．閘極
121,341,641．．．通道層
122,342,642．．．源極
123,343,643．．．汲極
13,25,35,55,65,75,85,95．．．畫素電極
14,18,26,36,66．．．接觸窗口
15．．．下電極
16．．．儲存電容
17．．．上電極
200．．．液晶面板
2000．．．液晶顯示器
202．．．前框
204．．．背光模組
2,5,7,8,9．．．薄膜電晶體陣列基板
2’．．．彩色濾光片基板
21’．．．液晶層
22’．．．彩色濾光層
22,32,52,62,72,82,92．．．第一共通線
23,33,53,63,73,83,93．．．第二共通線
24’．．．透明電極
26’．．．透明基板
27,37,57,57’,67,77,77’,87a,87b,87c,97a,97b．．．導電元件
28’．．．黑色矩陣層
281,381,581’,681,781,781’,881,981．．．第一通孔
282,382,582’,682,782,782’,882,982．．．第二通孔
40,70．．．基板
41,41a,41b．．．畫素區域
42,72．．．閘極絕緣層
44,74．．．鈍化保護層
50a,53a,601,71a,72a,82a,92a．．．第一部分
50b,53b,602,71b,72b,82b,92b．．．第二部分
83a,93a．．．第三部分
83b,93b．．．第四部分
883,983．．．第三通孔
884,984．．．第四通孔
885,985．．．第五通孔
886．．．第六通孔
第1圖為習知畫素結構之俯視示意圖；
第2圖為習知畫素結構矩陣之俯視示意圖；
第3圖為本發明之一實施例，其畫素結構之俯視示意圖；
第4圖為第3圖剖線I-I’之剖面示意圖；
第5圖為第3圖之矩陣俯視示意圖；
第6圖為本發明之另一實施例，其畫素結構之俯視示意圖；
第7圖為第6圖剖線K-K’之剖面示意圖；
第8圖為第6圖之矩陣俯視示意圖；
第9圖為根據本發明之第一實施例之薄膜電晶體陣列基板之俯視示意圖；
第10圖為根據本發明之第二實施例之第一態樣之薄膜電晶體陣列基板之俯視示意圖；
第11圖為根據本發明之第二實施例之第二態樣之薄膜電晶體陣列基板之俯視示意圖；
第12圖為根據本發明之第三實施例之第一態樣之薄膜電晶體陣列基板之俯視示意圖；
第13圖為根據本發明之第參三實施例之第二態樣之薄膜電晶體陣列基板之俯視示意圖；
第14圖為根據本發明之第四實施例之薄膜電晶體陣列基板之俯視示意圖；
第15圖為根據本發明之第五實施例之薄膜電晶體陣列基板之俯視示意圖；
第16圖為本發明之第一實施例之薄膜電晶體陣列基板之電路示意圖；
第17圖顯示該些第一共通線與第二共通線構成本發明之第一實施例之一網狀結構；
第18圖為本發明之第一實施例之液晶面板之分解立體示意圖；
第19圖為本發明之第一實施例之液晶顯示器之分解立體示意圖。
2．．．薄膜電晶體陣列基板
20．．．閘極線
21．．．資料線
24．．．薄膜電晶體
22．．．第一共通線
23．．．第二共通線
Claims (22)
- 一種薄膜電晶體陣列基板，包括：一透明基板；複數個閘極線，配置於該透明基板上；複數個資料線，與該些閘極線相交跨越，其中兩相鄰閘極線與兩相鄰資料線之間定義有兩畫素區域，其為左畫素區域及右畫素區域；複數個畫素電極，位在該左畫素區域及該右畫素區域內；複數個第一共通線，平行於該些閘極線；以及複數個第二共通線，平行於該些資料線，並電性連接於該些第一共通線，其中每一第二共通線位於該左畫素區域的畫素電極與右畫素區域的畫素電極之間，且該等第二共通線未與該等畫素電極重疊。
- 依申請專利範圍第1項之薄膜電晶體陣列基板，其中該些閘極線之數量為N+1條，第1條至第N+1條閘極線依序排列於該透明基板上，且N為正數； 當N為偶數時，第N條至第N+1條閘極線與兩相鄰資料線之間並未定義有任何之畫素區域；以及當N為奇數時，第N條至第N+1條閘極線與兩相鄰資料線之間定義有兩畫素區域，其為左畫素區域及右畫素區域。
- 依申請專利範圍第1項之薄膜電晶體陣列基板，其中沒有任何資料線位於左畫素區域及右畫素區域之間。
- 依申請專利範圍第1項之薄膜電晶體陣列基板，其中該些閘極線及第一共通線皆經曝光、顯影、蝕刻一第一金屬層而形成，而該些資料線及第二共通線則經曝光、顯影、蝕刻一第二金屬層而形成。
- 依申請專利範圍第4項之薄膜電晶體陣列基板，更包括：複數個第一通孔，分別對應於該些第一共通線；複數個第二通孔，分別對應於該些第二共通線；以及複數個導電元件，每一導電元件用以將該第 一共通線經由該第一通孔及第二通孔而電性連接至該第二共通線。
- 依申請專利範圍第1項之薄膜電晶體陣列基板，其中該些閘極線、第一共通線及第二共通線皆經曝光、顯影、蝕刻一第一金屬層而形成，而該些資料線則經曝光、顯影、蝕刻一第二金屬層而形成。
- 依申請專利範圍第6項之薄膜電晶體陣列基板，其中該閘極線包括一第一部分及一第二部分；以及該薄膜電晶體陣列基板更包括：一第一通孔，對應於該第一部分；一第二通孔，對應於該第二部分；以及一導電元件，用以將該第一部分經由該第一通孔及第二通孔而電性連接至該第二部分。
- 依申請專利範圍第7項之薄膜電晶體陣列基板，其中位於該閘極線的第一部分及第二部分之間的導電元件與該第二共通線相交跨越。
- 依申請專利範圍第6項之薄膜電晶體陣列基 板，其中該第二共通線包括一第一部分及一第二部分；以及該薄膜電晶體陣列基板更包括：一第一通孔，對應於該第一部分；一第二通孔，對應於該第二部分；以及一導電元件，用以將該第一部分經由該第一通孔及第二通孔而電性連接至該第二部分。
- 依申請專利範圍第9項之薄膜電晶體陣列基板，其中位於該第二共通線的第一部分及第二部分之間的導電元件與該閘極線相交跨越。
- 依申請專利範圍第1項之薄膜電晶體陣列基板，其中該些閘極線經曝光、顯影、蝕刻一第一金屬層而形成，而該些資料線、第一共通線及第二共通線則皆經曝光、顯影、蝕刻一第二金屬層而形成。
- 依申請專利範圍第11項之薄膜電晶體陣列基板，其中該資料線包括一第一部分及一第二部分；以及 該薄膜電晶體陣列基板更包括：一第一通孔，對應於該第一部分；一第二通孔，對應於該第二部分；以及一導電元件，用以將該第一部分經由該第一通孔及第二通孔而電性連接至該第二部分。
- 依申請專利範圍第12項之薄膜電晶體陣列基板，其中位於該資料線的第一部分及第二部分之間的導電元件與該第一共通線相交跨越。
- 依申請專利範圍第11項之薄膜電晶體陣列基板，其中該第一共通線包括一第一部分及一第二部分；以及該薄膜電晶體陣列基板更包括：一第一通孔，對應於該第一部分；一第二通孔，對應於該第二部分；以及一導電元件，用以將該第一部分經由該第一通孔及第二通孔而電性連接至該第二部分。
- 依申請專利範圍第14項之薄膜電晶體陣列基板，其中位於該第一共通線的第一部分及第 二部分之間的導電元件與該資料線相交跨越。
- 依申請專利範圍第1項之薄膜電晶體陣列基板，其中該些閘極線及第二共通線皆經曝光、顯影、蝕刻一第一金屬層而形成，而該些資料線及第一共通線則皆經曝光、顯影、蝕刻一第二金屬層而形成。
- 依申請專利範圍第16項之薄膜電晶體陣列基板，其中該第一共通線包括一第一部分及一第二部分；該第二共通線包括一第三部分及一第四部分；以及該薄膜電晶體陣列基板更包括：一第一通孔，對應於該第一部分；一第二通孔，對應於該第二部分；一第一導電元件，用以將該第一部分經由該第一通孔及第二通孔而電性連接至該第二部分一第三通孔，對應於該第三部分；一第四通孔，對應於該第四部分；一第二導電元件，用以將該第三部分經由 該第三通孔及第四通孔而電性連接至該第四部分；一第五通孔，對應於該第一共通線；一第六通孔，對應於該第二共通線；以及一第三導電元件，用以將該第一共通線經由該第三通孔及第四通孔而電性連接至該第二共通線。
- 依申請專利範圍第17項之薄膜電晶體陣列基板，其中位於該第一共通線的第一部分及第二部分之間的第一導電元件與該資料線相交跨越，且位於該第二共通線的第三部分及第四部分之間的第二導電元件與該閘極線相交跨越。
- 依申請專利範圍第16項之薄膜電晶體陣列基板，其中該第一共通線位於以上下位置排列的兩相鄰畫素區域內的兩閘極線之間。
- 依申請專利範圍第19項之薄膜電晶體陣列基板，其中該第一共通線包括一第一部分及一第二部分；該第二共通線包括一第三部分及一第四部 分；以及該薄膜電晶體陣列基板更包括：一第一通孔，對應於該第一部分；一第二通孔，對應於該第二部分；一第一導電元件，用以將該第一部分經由該第一通孔及第二通孔而電性連接至該第二部分一第三通孔，對應於該第三部分；一第四通孔，對應於該第四部分；一第五通孔，對應於該第一共通線；以及一第二導電元件，用以將該第三部分經由該第三通孔、第四通孔及第五通孔而電性連接至該第四部分，並將該第一共通線經由該第三通孔、第四通孔及第五通孔而電性連接至該第二共通線。
- 依申請專利範圍第20項之薄膜電晶體陣列基板，其中位於該第一共通線的第一部分及第二部分之間的第一導電元件與該資料線相交跨越，且位於該第二共通線的第三部分及第四部分之間的第二導電元件與該閘極線相交跨越。
- 一種液晶面板，包括：一彩色濾光片基板；一薄膜電晶體陣列基板，包括：一透明基板；複數個閘極線，配置於該透明基板上；複數個資料線，與該些閘極線相交跨越，其中兩條閘極線與兩相鄰資料線之間定義有兩畫素區域，其為左畫素區域及右畫素區域；複數個畫素電極，位在該左畫素區域及該右畫素區域內；複數個第一共通線，平行於該些閘極線；以及複數個第二共通線，平行於該些資料線，並電性連接於該些第一共通線，其中每一第二共通線位於該左畫素區域的畫素電極與右畫素區域的畫素電極之間；以及一液晶層，配置於該彩色濾光片基板與該薄膜電晶體陣列基板間；其中該彩色濾光片基板包括一黑色矩陣層，其對應於該些第二共通線，且該等第二 共通線未與該等畫素電極重疊。
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