TWI407532B - 用以保護半導體裝置之系統與方法 - Google Patents

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Description

用以保護半導體裝置之系統與方法
本發明大體上係關於半導體製造，尤係關於在製程期間保護半導體裝置。
習知之半導體記憶體裝置可使用記憶體結構，該記憶體結構之特徵在於由隧道氧化物(例如，SiO2 )、在該隧道氧化物上之多晶矽浮置閘極、在該浮置閘極上之層間介電質、以及在該層間介電質上之控制閘極所形成之垂直堆疊。該垂直堆疊可形成於結晶矽基板上。該基板可包括位於該垂直堆疊下方之通道區和位於該通道區相對側之源極和汲極。
另一種型式之記憶體胞元(cell)結構之特徵在於包括有絕緣隧道氧化物層、電荷捕集氮化物層、絕緣上氧化物層(insulating top oxide layer)、以及多晶矽控制閘極之垂直堆疊，所有該等層皆位於結晶矽基板之頂面。此矽通道區域、隧道氧化物、氮化物、上氧化物、和多晶矽控制閘極之特殊結構通常稱為SONOS(矽化物－氧化物－氮化物－氧化物－矽化物)裝置。於製造此種記憶體裝置期間，電荷捕集層(charge trapping layer)可能會無意地充電，而因此改變(shifting)臨限電壓(threshold voltage)至不希望之位準，並且可能損害到記憶體裝置。因此，希望能夠提供一種避免上述問題之改良的結構。
依照本發明之原理之實施情形，半導體裝置包括一群字元線和電容器。該半導體裝置復包括第一結構。該第一結構組構成連接該群字元線之各字元線至該電容器且將來自該字元線之電流洩漏(leak)至該電容器。
依照本發明之原理之另一實施情形，揭露了包含一群字元線之半導體記憶體裝置。該半導體記憶體裝置包括電容器、連接至該電容器之第一結構、以及一群第二結構。各該第二結構係相關於該群字元線之不同字元線，並組構成連接相關之字元線至該第一結構。
依照本發明之原理之又一實施情形，揭露了一種半導體記憶體裝置。該半導體記憶體裝置包含一群字元線和結構，該結構組構成於製造該半導體記憶體裝置期間消散來自該群字元線之電流。
依照本發明之原理之各實施例參考所附圖式而作下列詳細說明。於不同圖式中同等元件係以相同的參考符號標示。而且，下列之詳細說明並不用來限制本發明。反之，本發明之範圍係由所附之申請專利範圍和其均等內容所界定。
範例製程
第1圖顯示依照本發明之原理實施之形成半導體記憶體裝置之範例製程。於一個實施例中，半導體記憶體裝置包括快閃記憶體裝置之核心記憶體陣列。第2至9圖顯示依照第1圖中所述製程製造之半導體記憶體裝置之範例圖。
參照第1和2圖，製程可從包括基板210之半導體裝置200開始。半導體基板210可以選用於此技藝中已知之任何適當之半導體基板。舉例而言，於一個實施例中，基板210可包括矽或者譬如鍺之其他半導體材料，或譬如矽－鍺結合之半導體材料。
可用已知之方式形成源極區域310和汲極區域320，如第3圖中所示(步驟105)。例如，可將氧化層形成於主動基板(active substrate)210上，並回蝕刻(etch back)以形成本質上作用為遮罩之結構，以防止摻雜於基板210之通道區域。可摻雜基板210以產生源極區域310和汲極區域320。隨後可移除該氧化物結構。於一個實施例中，可藉由主垂直植入製程(main perpendicular implant process)而形成源極區域310和汲極區域320。主垂直植入可以是能夠產生源極310和汲極320之相對地高能量、高濃度之植入。於一個實施例中，可以使用譬如硼之p型摻雜物作為摻雜物。或可選擇使用，譬如砷或磷之n型摻雜物作為摻雜物。可以大約5×101 4 原子/平方公分至大約2×101 5 原子/平方公分之劑量和大約2KeV至大約50KeV之植入能量來植入摻雜物原子，所植入之劑量和能量可依照對源極/汲極區域310和320所希望之接面深度而定。亦應瞭解到源極區域310和汲極區域320之形成可於裝置200之製程中之稍後點(later point)進行。
譬如氧化矽層之電介質層410可形成於裝置200上，如第4圖中所示(步驟110)。於一個實施例中，電介質層410可包括SiO2 ，且可使用化學氣相沉積(CVD)(或熱生長)而沉積至大約40埃()至大約100埃之厚度範圍。應瞭解到電介質層410可包括可沉積或生長之其他的材料。
電荷捕集層510可形成於電介質層410上(步驟115)。於一個實施例中，電荷捕集層510可由例如譬如氮化矽材料、氧化矽材料、或另一電介質材料之非導電材料形成，且可沉積至大約60埃()至大約120埃之厚度範圍。
電介質層610可形成於電荷捕集層510上，如第6圖中所示(步驟120)。於實施範例中，電介質層610可包括二氧化矽或另一材料，其形成至大約50埃至大約150埃之厚度範圍。
可沉積、圖案化、以及蝕刻多晶矽層以在電介質層610之上形成字元線710，如第7圖中所示(步驟125)。應瞭解到，字元線710可作用為控制閘電極(control gate electrode)。再者，源極和/或汲極區域310和320可作為用於裝置200之位元線。於一個實施例中，多晶矽層可沉積至大約500埃至大約3000埃之厚度範圍。雖然以上所述係形成單一源極區域310、汲極區域320、以及字元線710，但應瞭解到裝置200可包括具有多源極區域310、汲極區域320、以及字元線710之記憶胞陣列。
雖然於第7圖中未顯示，但是可進一步將多晶矽層圖案化和蝕刻以形成多晶矽延伸區810、多晶矽條(polysilicon strap)820、以及薄氧化物電容器830，如第8圖中裝置200之範例上視圖所示(步驟125)。於第7圖繪示於第8圖中之線A－A所示之範例剖面圖係沿著以作為參考點。
各多晶矽延伸區810可連接相關字元線710至多晶矽條820。於一個實施例中，多晶矽延伸區810可形成為大約0.10μm至大約0.20μm(例如，0.16μm)之寬度範圍，和大約1μm至大約5μm之長度範圍。多晶矽延伸區810之高度可相似於字元線710之高度(亦即，大約500埃至大約3000埃)。應瞭解到可選擇使用其他的尺寸。
多晶矽條820可經由多晶矽延伸區810連接字元線710至薄氧化物電容器830。於一個實施例中，多晶矽條820可形成為大約0.5μm至大約2μm之寬度範圍(或足夠的寬度以使薄片電阻(sheet resistance)最小化)，和大約50μm至大約200μm之長度範圍。多晶矽條820之長度可大約相等於裝置200之核心區段(sector)之長度，該長度可由每一區段之字元線710之數目乘以字元線間距而決定。多晶矽條820之高度可相似於字元線710之高度(亦即，大約500埃至大約3000埃)。應瞭解到可以選擇使用其他的尺寸。
薄氧化物電容器830可形成為大約1μm至大約10μm之寬度範圍，和大約1μm至大約10μm之長度範圍。薄氧化物電容器830之高度可相似於字元線710之高度(亦即，大約500埃至大約3000埃)。應瞭解到可以選擇使用其他的尺寸。薄氧化物電容器830可具有大約2毫微微法拉(femtofarad)至大約700毫微微法拉之電容範圍。
於上述處理期間，電荷捕集層510可能會無意地充電，因而使在陣列中之記憶體胞元之臨限電壓(Vt)改變(shift)至不希望之位準。多晶矽延伸區810和多晶矽條820可用來從薄氧化物電容器830上之電荷捕集層510洩漏製程充電電流(步驟130)。以此種方式，於裝置200製造期間可防止電荷捕集層510之非有意的充電。
可阻隔(或遮蔽)裝置200之部分，並執行矽化物製程(步驟135)。舉例而言，可沉積並蝕刻譬如氮化物之材料，以形成矽化物阻隔件(silicide blocker)。於一個實施例中，如第9A圖中所示，可由矽化物製程而將多晶矽延伸區810之部分910阻隔。被阻隔之多晶矽延伸區810之範例長度可為大約1μm至大約2μm。部分910於操作狀況期間可作用為大大地限制電流漏電，但是於製程充電期間允許充分高之漏電。於一個實施例中，從部分910之邊緣至多晶矽條820之邊緣之距離可藉由遮罩未對準(mask misalignment)之控制程度而予管理(亦即，矽化物阻隔遮罩可由較廉價之“非嚴格要求對準”遮罩而製成，該遮罩可需有0.5μm之未對準公差)。於一個替代實施例中，如第9B圖中所示，多晶矽延伸區810之部分和多晶矽條820之部分可由矽化物製程而予以阻隔(如第9B圖中所示之元件920)。於上述二個實施例，肖特基矽化的至非矽化的接面(Schottky silicided－to－unsilicided junction)可用高電阻顆粒邊界(high resistance grain boundaries)之插入區域形成於裝置200之矽化部分與非矽化部分之間。舉例而言，於第9A圖中，肖特基矽化的至非矽化的接面可形成於各多晶矽延伸區810上之矽化物阻隔件910之左和右側上。將瞭解到，高電阻之插入區域形成裝置200中之多晶矽電阻器。
於矽化物製程期間，可將金屬層沉積至裝置200之上。於實施範例中，金屬層可包括鈷、鎳、或其他的金屬，並可沉積至大約500埃至大約5000埃之厚度範圍。然後可施行熱退火製程以形成金屬矽化物層(步驟140)。於退火處理期間，金屬可根據特定的沉積金屬層與多晶矽反應以形成金屬矽化物化合物，譬如CoSi2 或NiSi。然而，金屬矽化物化合物將不形成於阻隔區域上(例如，分別於第9A和9B圖中之區域910和920)。
然後可施行金屬化以形成裝置200之接點和互連線(interconnects)(步驟145)。舉例而言，可沉積、圖案化、和蝕刻金屬-1(metal-1)層。該金屬-1層可包括銅、鋁、或其他金屬。於一個實施例中，從多晶矽條820形成金屬-1分接線(metal-1 tap)1010至基板210，如第10圖中所示。金屬-1分接線1010作用為將充電電流直接從電荷捕集層510洩漏至基板210。
可完成裝置200之製程(步驟145)。於裝置200之操作狀況期間(例如，讀取、程式化、和拭除)，漏電係藉由於矽化物製程期間所形成之多晶矽電阻器而控制。舉例而言，於讀取操作期間，閘極電壓可相當低(例如，大約5伏特)，而於大約-40℃至大約90℃之操作溫度範圍中經過多晶矽電阻器之漏電流可予忽略。於程式化操作期間，可施加大約達10伏特之電壓於所選擇之字元線。因為一般一次僅選擇少數之字元線710，因此可將多晶矽電阻器設計成具有相當高之電阻值，由此造成低的漏電流(通常少於約1μA)。於拭除操作期間，可施加約－6伏特之偏壓於區段中之所有字元線710(於一些實施例中，該區段可由約512條字元線組成)。如於上述情況，多晶矽電阻器可設計成具有高電阻值而造成約低的漏電。應瞭解到可藉由調整裝置200之非矽化部份之大小而達成所需要之電阻位準。
第11圖為多晶矽電阻器之電流(I)對電壓(V)之特性之例示曲線圖。詳言之，第11圖中之曲線表示漏電流對施加電壓之對數關係。如圖中所示，於較低之電壓(例如，低於10伏特，其一般是在操作狀況)，從字元線710充電泵經過多晶矽電阻器之漏電係足夠低而不會劣化字元線電壓。因為漏電係隨著施加至裝置200之電壓而呈指數增加，因此於高電壓(其可存在於製程充電期間)時，有充份的漏電流而使得相關於裝置製造之充電流將洩漏出，由此而不影響記憶體裝置之臨限電壓。
因此，於依照本發明之原理之實施例中，可形成包括多晶矽電阻器之半導體記憶體裝置，該多晶矽電阻器本質上於製程充電期間作用為熔絲(fuse)，由此而對半導體記憶體裝置提供良好的保護。於程式化/讀取/拭除操作期間，漏電流亦低至可予忽略。
結論
雖然本發明之上述各實施範例提供圖示和說明，但是本發明並不欲以該等實施例作為完全表現，或限制本發明於所揭示之精確形式。鑑於上述之教示本發明可作修改和改變，或者可從實作本發明中獲得修改和變化。舉例來說，於上述說明中，提出了許多特定的詳細說明，譬如特定的材料、結構、化學物、製程等，以便能對本發明提供完全之瞭解。然而，依照本發明之各實施例可不憑此處所特別提出之各細節即予實施。於其他範例中，習知之製程結構未予詳細說明，以免不必要地糢糊了本發明之焦點。於實作本發明中，可使用習知之沉積、光學微影術、和蝕刻技術，因此此處並未詳細說明此等技術之細節。
雖然參照第1圖說明了一系列之動作，但是依照本發明於其他實施例中可變更此等動作之次序。再者，可並行實施非相依之動作。
除非已作了明確之說明，否則使用於本申請說明書中之元件、動作、或指令並非為構成本發明所必要或必不可少者。同時，如此處所使用的，原文說明書中所使用之冠詞“a”將包含一個或多個項目。而若欲僅包含一個項目，則使用“one”字或類似字。再者，除非有明確之說明，否則片語“根據(base on)”係意指“根據至少一部分之意”。
105、110、115、120、125、130、135、140、145、150．．．步驟
200．．．裝置
210．．．基板
310．．．源極區域
320．．．汲極區域
410．．．電介質層
510．．．電荷捕集層
610．．．電介質層
710．．．字元線
810．．．多晶矽延伸區
820．．．多晶矽條
830．．．薄氧化物電容器
910．．．矽化物阻隔件、部分、區域
920．．．元件、區域
1010．．．金屬－1分接線
包含於說明書中並組構成說明書之一部分之所附圖式顯示了本發明之實施例，並配合說明用來解釋本發明。於各圖式中，第1圖顯示依照本發明之原理實施之形成半導體記憶體裝置之範例製程；第2至8圖顯示依照第1圖中所述製程製造半導體記憶體裝置之範例圖；第9A及9B圖顯示依照第1圖中所述製程製造半導體記憶體裝置之範例圖；第10圖顯示依照第1圖中所述製程製造半導體記憶體裝置之範例圖；以及第11圖顯示依照本發明之原理實施之半導體記憶體裝置中漏電流對施加電壓之例示曲線圖。
200．．．裝置
710．．．字元線
810．．．多晶矽延伸區
820．．．多晶矽條
830．．．薄氧化物電容器

Claims (20)

  1. 一種半導體裝置(200)，包括複數條字元線(710)，該半導體裝置(200)之特徵在於具有：電容器(830)；以及第一結構(820)，該第一結構(820)係組構成連接該複數條字元線(710)至該電容器(830)，並從該字元線(710)將電流洩漏至該電容器(830)。
  2. 一種包含有複數條字元線(710)之半導體記憶體裝置(200)，該半導體記憶體裝置(200)包括：電容器(830)；第一結構(820)，該第一結構(820)連接至該電容器(830)；以及複數個第二結構(810)，各該第二結構(810)係關聯於該複數條字元線(710)之不同字元線(710)，並組構成連接該關聯之字元線(710)至該第一結構(820)。
  3. 如申請專利範圍第2項之半導體記憶體裝置(200)，其中該第一結構(820)係組構成從該複數條字元線(710)將電流洩漏至該電容器(830)。
  4. 如申請專利範圍第2項之半導體記憶體裝置(200)，其中各該複數個第二結構(810)之長度其範圍從大約為1μm至5μm。
  5. 如申請專利範圍第2項之半導體記憶體裝置(200)，其中各該第二結構(810)包括矽化部分與非矽化部分。
  6. 如申請專利範圍第5項之半導體記憶體裝置(200)，其中 該第一結構(820)包括矽化部分與非矽化部分，以及其中各第二結構(810)之該非矽化部分鄰接該第一結構(820)之該非矽化部分。
  7. 如申請專利範圍第2項之半導體記憶體裝置(200)，其中該第一結構(820)經由金屬分接線(1010)連接至該半導體記憶體裝置(200)之基板(210)。
  8. 一種半導體記憶體裝置(200)，包括：複數條字元線(710)；以及結構(810、820、830)，組構成於製造該半導體記憶體裝置(200)期間消散來自該複數條字元線(710)之電流，該結構包括：薄氧化物電容器(830)；多晶矽條(820)，連接至該薄氧化物電容器(830)；以及複數個多晶矽延伸區(810)，各多晶矽延伸區(810)連接至該複數條字元線(710)之不同字元線(710)，並且連接該字元線(710)至該多晶矽條(820)。
  9. 如申請專利範圍第8項之半導體記憶體裝置(200)，其中該多晶矽條(820)經由金屬分接線(1010)連接至該半導體記憶體裝置(200)之基板(210)。
  10. 一種記憶體單元，包括：垂直堆疊，係包含與設置在該堆疊上的字元線(710)電性絕緣的電荷捕集層(510)；電容器(830)，係與該字元線(710)電性耦接； 第一結構(820)，係連接該字元線(710)至該電容器(830)，並從該字元線(710)將電流洩漏至該電容器(830)；以及金屬-1分接線(1010)，係組構成連接該第一結構(820)至基板(210)，並將電流洩漏至該基板(210)。
  11. 如申請專利範圍第10項之記憶體單元，其中，該電荷捕集層(510)係由氮化矽材料、氧化矽材料、或另一介電材料之其中一者所形成。
  12. 如申請專利範圍第10項之記憶體單元，其中，該字元線(710)、該電容器(830)及該第一結構(820)係由相同的材料所形成。
  13. 如申請專利範圍第12項之記憶體單元，其中，該相同的材料包括多晶矽。
  14. 如申請專利範圍第10項之記憶體單元，其中，該字元線(710)係關聯於連接該字元線(710)至該第一結構(820)的延伸區(810)。
  15. 如申請專利範圍第14項之記憶體單元，其中，該延伸區(810)之長度係在大約1μm至大約5μm的範圍內。
  16. 如申請專利範圍第14項之記憶體單元，其中，該延伸區(810)包括矽化部分與非矽化部分。
  17. 如申請專利範圍第16項之記憶體單元，其中，該延伸區(810)之該非矽化部分之長度係在大約1μm至大約2μm的範圍內。
  18. 如申請專利範圍第16項之記憶體單元，其中，該第一 結構(820)包括矽化部分與非矽化部分，以及，其中，該延伸區(810)之該非矽化部分鄰接該第一結構(820)之該非矽化部分。
  19. 如申請專利範圍第10項之記憶體單元，其中，各該字元線(710)、該電容器(830)、及該第一結構(820)之高度係在大約500埃(Å)至大約3000埃(Å)的範圍內。
  20. 如申請專利範圍第10項之記憶體單元，其中，該第一結構(820)係組構成於製程充電期間，從該字元線(710)將電流洩漏至該電容器(830)。
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