TWI404289B - 低雜散電容之靜電放電防護電路 - Google Patents

低雜散電容之靜電放電防護電路 Download PDF

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Description

低雜散電容之靜電放電防護電路
本創作係關於一種靜電放電防護電路，尤指一種低雜散電容之靜電放電防護電路。
在通訊產業不斷發展的過程中，無線通訊需求的比例不斷提高，各式射頻(Radio Frequency，RF)電路之設計與研究也紛紛出爐。
在無線收發電路或其子電路，例如低雜訊放大器、功率放大器等等，其輸出入端透過天線或其他輸出入元件直接與外界環境接觸，可能因為外部環境、天氣及其他人為因素等等，導致無線收發電路及其子電路遭受靜電破壞。
習用之靜電放電防護電路係如第1圖所示，其主要係於一射頻電路12之輸出入端14設置一靜電放電防護電路16。靜電放電防護電路16包含有一二極體161，連接於輸出入端14與電源VC之間，做為正向靜電之放電路徑；另設有一二極體163連接於輸出入端14與地電位之間，做為負向靜電之放電路徑。
當輸出入端14遭遇靜電襲擊時，正向之靜電將令二極體161導通，靜電電流經由二極體161流向電源VC而形成一正向放電路徑。而負向之靜電則令二極體163導通，靜電電流經由二極體163流向地電位，形成一負向放電路徑。
靜電放電路徑越多，則放電速度越快，但產生的雜散電容效應也越大。而雜散電容越大，則對於射頻電路之效能產生的負面影響也越大。
請參閱第2圖，係另一習用靜電放電防護電路之示意圖。其主要係於一射頻電路201之輸出入端203設置一靜電放電防護電路20。該靜電放電防護電路20包含有複數個二極體221、223、225、241、243及245。其中，二極體221、223及225串接於電源205輸出入端203之間，而二極體241、243及245則串接於輸出入端203與地電位207之間，分別形成一正向及一負向之靜電放電路徑。
利用多個堆疊的二極體所形成的放電路徑，可提供較高的靜電電壓耐受能力。且，因為各二極體係為串接形式，其產生的雜散電容亦因串接而使總電容值變小。
然而，此一ESD防護電路20，由於其每一放電路徑上都有三顆二極體串疊，各放電路徑需要超過三個二極體的臨界電壓才能被開啟。因此，若外界產生一靜電，而靜電電壓未高於三個二極體的臨界電壓，則射頻電路201將因放電路徑無法開啟而直接遭受靜電侵襲。
此外，串疊二極體在令雜散電容值減少的同時，其等效電阻值卻因串疊而提高，如第3圖所示。其中，隨著二極體串疊的個數增加，其等效電容32將逐漸降低。而隨著串疊個數增加，其等效電阻34則呈線性增加。若放電路徑上的電阻值過高，則其放電的效率將大受影響。
另有利用二極體並接於輸出入端203與電源205及地電位207之間，藉由較多的放電路徑來提高靜電放電防護的效果。然而，並接的二極體越多，其雜散電容越大，則對於射頻電路201之效能的影響也越大。
本發明之一目的，在於提供一種靜電放電防護電路，尤指一種低雜散電容之靜電放電防護電路。
本發明之另一目的，在於提供一種低雜散電容之靜電放電防護電路，其主要係利用複數個二極體建立多條正向及負向放電通道，並配合二極體之配置而可提供高強度的靜電放電防護者。
本發明之又一目的，在於提供一種低雜散電容之靜電放電防護電路，其主要係利用複數個二極體建立多條正向及負向放電通道，並配合二極體之配置而可降低雜散電容值者。
本發明之又一目的，在於提供一種低雜散電容之靜電放電防護電路，可應用於砷化鎵異質接面雙極性電晶體技術製程者。
本發明之又一目的，在於提供一種低雜散電容之靜電放電防護電路，可與射頻核心電路整合於一晶片中。
本發明之又一目的，在於提供一種低雜散電容之靜電放電防護電路，可應用於無線收發電路、低雜訊放大器、功率放大器及混頻器等射頻核心電路者。
為達成上述目的，本發明提供一種低雜散電容之靜電放電防護電路，連接一射頻核心電路之輸出入端，該靜電放電防護電路主要係包含有：一第一二極體與一第二二極體，串接於一電源與一地電位之間，該第一二極體與第二二極體之連接點連接該輸出入端；一第三二極體與一第四二極體，串接於該電源與該地電位之間；及一第五二極體與一第六二極體，反向並接於該第一二極體第二二極體連接點與該第三二極體第四二極體連接點之間。
本發明尚提供一種低雜散電容之靜電放電防護電路，連接一射頻核心電路之輸出入端，該靜電放電防護電路主要係包含有：複數個第一二極體，分別串接於一電源與一地電位之間，其中一第一二極體間之接點連接該輸出入端；複數個第二二極體，分別串接於一電源與一地電位之間；及一對第三二極體與第四二極體，反向並接於一第二二極體間之接點與該輸出入端。
請參閱第4圖，係本發明一實施例之電路及其負向放電路徑之示意圖。如圖所示，本發明之低雜散電容之靜電放電(ESD)防護電路40主要係包含有一第一二極體421、一第二二極體423、一第三二極體425、一第四二極體427、一第五二極體441及一第六二極體443。
其中，第一二極體421與第二二極體423係串接於一電源405與一地電位407之間，第一二極體421與第二二極體423之連接點連接至一核心電路401之輸出入端403。第三二極體425與第四二極體427串接於該電源405與地電位407之間。第五二極體441與第六二極體443反向並接於第一二極體421、第二二極體423與第三二極體425、第四二極體427之連接點間。
利用本發明之低雜散電容之ESD防護電路40，當輸出入端403遭到負向靜電409侵襲時，負向電壓令第二電晶體423、第六電晶體443及第四電晶體427導通，電流將經由放電路徑481及483流向地電位。
請參閱第5圖，係本發明如第4圖所示實施之正向放電路徑之示意圖。如圖所示，當外部接點403遭到正向靜電509侵襲時，正向電壓令第一二極體421、第五二極體441及第三二極體425導通，電流將經由放電路徑581、583流向電源405。
在本實施例中，各二極體分別具有特定的配置。其中，第一二極體421與第二二極體423具有相同的面積，第三二極體425與第四二極體427具有相同的面積，第五二極體441與第六二極體443亦具有相同的面積。而第一二極體421、第三二極體425與第五二極體441之面積比係以1：9：4為較佳。例如可令第一二極體421與第二二極體423之面積為10μm×10μm，第三二極體425與第四二極體427之面積為30μm×30μm，而第五二極體441與第六二極體443之面積則為20μm×20μm。
依此配置，由於接近輸出入端403之放電路徑中二極體的面積較小，而遠離輸出入端之二極體面積較大，有助於分散放電時之電流。
請參閱第6圖，係本發明如第4圖所示實施例於正向放電期間各元件之電流時序圖。
如圖所示，本實施例之ESD防護電路40遭受正向靜電侵襲時，若靜電電壓601為一方形脈衝VP，持續時間1ns，則第一電晶體D1因正向電壓而導通，其電流如第一二極體電流603所示，於脈衝開始後漸漸升高，於脈衝結束後開始降低，並於脈衝結束後約0.3ns降至0。
第三二極體D3亦因正向電壓而導通，而流經第三二極體之電流相較於第一二極體為較少，如第三二極體電流605所示，於脈衝結束後約0.2ns降至0。其中，約有64%的電流經由第一二極體流向電源，其餘34%的電流則經由第三二極體流向電源。
請參閱第7圖，係本發明另一實施例之電路示意圖。在第4圖所示實施例中，由於第一二極體421與第二二極體423之面積較小，相對之下對於電壓與電流的承受能力也較差。而由第6圖可知，靜電放電時，第一二極體421與第二二極體423仍然有較多的電流通過。故本實施例之ESD防護電路70主要係基於ESD防護電路40之基礎構造進行變化設計。
如圖所示，本實施例之ESD防護電路70係於第一二極體421與電源405之間串接一第七二極體728，並於第二二極體423與地電位407之間串接一第八二極體729。其中，該第七二極體728與第八二極體729亦與第一二極體421及第二二極體具有相同的面積。藉由串疊一級二極體而可提高此放電路徑之電流與電壓的承受能力，且較大的等效電阻，亦有助於電流平均分配至各放電路徑上。
請參閱第8圖，係本發明如第7圖所示實施例於正向放電期間各元件之電流時序圖。如圖所示，本實施例之ESD防護電路70遭受與第6圖相同的正向靜電侵襲時，其靜電電壓601仍為一方形脈衝VP，持續時間1ns，則第一電晶體與第七電晶體因正向電壓而導通，其電流如第一二極體電流803所示，於脈衝開始後漸漸升高，於脈衝結束後開始降低，並於脈衝結束後約0.1ns降至0。第三二極體亦因正向電壓而導通，其電流如第三二極電流805所示，於脈衝結束後約0.1ns降至0。
其中，約有62.5%的電流經由第一二極體與第七二極體流向電源，其餘37.5%的電流經由第三二極體流向電源。因此，利用本實施例之構造，可有效提高第一路徑的電壓承受能力，而靜電電流也能較平均的分配到個放電路徑上。
請參閱第9圖，係本發明之ESD防護電路之等效電路圖。如圖所示，本發明之低雜散電容之ESD防護電路於射頻核心電路401之操作頻率時，其等效電路係如一總等效電容901串接於輸出入端403與地電位之間。根據本發明EDS防護電路之構造，第4圖所示實施例之ESD防護電路40，若第一二極體421與第二二極體423之等效電容分別為CESD ，則第三二極體425與第四二極體427之等效電容分別為2CESD ，第五二極體441與第六二極體443之等效電容分別為3CESD 。
其總等效電容係為2CESD +(4CESD ∥6CESD )=4.4CESD 。
第7圖所示實施例之ESD防護電路70，若第一二極體421、第二二極體423、第七二極體728及第八二極體729之等效電容分別為CESD ，則其總等效電容為CESD +(4CESD ∥6CESD )=3.4CESD 。
請參閱第10圖及第11圖，係分別為無ESD防護之RF核心電路S參數圖及含有本發之低雜散電容ESD防護之RF核心電路S參數圖。
圖中使用之RF核心電路係如第1圖中之射頻電路12，為工作頻率5.8GHz之放大器。未加入ESD防護電路時，其量測所得之順向增益(插入損失S21)1023約為12.6dB，輸入端反射損失(S11)1021及輸出端反射損失(S22)1025分別為-7dB及-9dB。
當該放大器加入本發明之低雜散電容之ESD防護電路後，其順向增益(插入損失S21)1143約為12.3dB，輸入端反射損失(S11)1141及輸出端反射損失(S22)1145分別為-5dB及-10.7dB。
由上述量測結果可知，RF核心電路使用本發明之低雜散電容之ESD防護電路時，由於構造配置的設計，可將雜散電容的不良影響降至最小(順向增益降低0.3dB)，而輸入端反射損失(S11)1021及輸出端反射損失(S22)1025則分別比未加入ESD防護電路時提高了1.7dB及0.1dB。
此外，經由實驗證實，前述使用本發明之帶通濾波式ESD防護電路之放大器，於人體模式(Human-Body Mode,HBM)靜電8.5kV的環境之下，仍可保有良好的S參數圖而正常運作。
本發明之低雜散電容之ESD防護電路係可與RF核心電路一樣以III-V族半導體之製程技術製作，其中以砷化鎵異質接面雙極性電晶體(Heterojunction Bipolar Transistor,HBT)技術為較佳，同樣可應用於其他製程技術。防護電路中之二極體配置，可在提供足夠強大的靜電防護條件之下，仍能有效減少電路所需之面積。以第1圖所示之放電器為例，本發明之ESD防護電路可完全融合於該放大器晶片1.5mm×1mm的面積中，無需佔用額外的晶片面積。
本發明之低雜散電容之ESD防護電路可應用於防護無線收發電路、低雜訊放大器、功率放大器及混頻器等RF核心電路。而ESD防護電路中之輸出入端403，則可連接至天線或其他輸出入元件。
以上所述者，僅為本發明之實施例而已，並非用來限定本發明實施之範圍，即凡依本發明申請專利範圍所述之形狀、構造、特徵、方法及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
12．．．射頻電路
14．．．輸出入端
16．．．ESD防護電路
161．．．二極體
163．．．二極體
20．．．ESD防護電路
201．．．射頻電路
203．．．輸出入端
205．．．電源
207．．．地電位
221．．．二極體
223．．．二極體
225．．．二極體
241．．．二極體
243．．．二極體
245‧‧‧二極體
32‧‧‧等效電容
34‧‧‧等效電阻
40‧‧‧低雜散電容之ESD防護電路
401‧‧‧核心電路
403‧‧‧輸出入端
405‧‧‧電源
407‧‧‧接地
409‧‧‧負向靜電
421‧‧‧第一二極體
423‧‧‧第二二極體
425‧‧‧第三二極體
427‧‧‧第四二極體
441‧‧‧第五二極體
443‧‧‧第六二極體
481‧‧‧放電路徑
483‧‧‧放電路徑
509‧‧‧正向靜電
581‧‧‧放電路徑
583‧‧‧放電路徑
601‧‧‧靜電電壓
603‧‧‧第一二極體電流
605‧‧‧第三二極體電流
728‧‧‧第七二極體
729‧‧‧第八二極體
803‧‧‧第一二極體電流
805‧‧‧第三二極體電流
901‧‧‧總等效電容
1021‧‧‧輸入端反射損失
1023‧‧‧插入損失
1025‧‧‧輸出端反射損失
1141‧‧‧輸入端反射損失
1143‧‧‧插入損失
1145‧‧‧輸出端反射損失
第1圖：係習用靜電放電防護電路之示意圖。
第2圖：係另一習用靜電放電防護電路之示意圖。
第3圖：係電晶體堆疊個數與等效電容及等效電阻之關係圖。
第4圖：係本發明一實施例之電路及其負向放電路徑之示意圖。
第5圖：係本發明如第4圖所示實施例之正向放電路徑之示意圖。
第6圖：係本發明如第4圖所示實施例於正向放電期間各元件之電流時序圖。
第7圖：係本發明另一實施例之電路示意圖。
第8圖：係本發明如第7圖所示實施例於正向放電期間各元件之電流時序圖。
第9圖：係本發明之ESD防護電路之等效電路示意圖。
第10圖：係無ESD防護之RF核心電路之S參數圖。
第11圖：係含有本發明之低雜散電容ESD防護電路之RF核心電路之S參數圖。
40．．．低雜散電容之ESD防護電路
401．．．核心電路
403．．．輸出入端
405．．．電源
407．．．接地
409．．．負向靜電
421．．．第一二極體
423．．．第二二極體
425．．．第三二極體
427．．．第四二極體
441．．．第五二極體
443．．．第六二極體
481．．．放電路徑
483．．．放電路徑

Claims (14)

  1. 一種低雜散電容之靜電放電防護電路，連接一射頻核心電路之輸出入端，該靜電放電防護電路包含：一第一二極體與一第二二極體，串接於一電源與一地電位之間，該第一二極體與第二二極體之連接點連接該輸出入端；一第三二極體與一第四二極體，串接於該電源與該地電位之間；及一第五二極體與一第六二極體，反向並接於該第一二極體第二二極體連接點與該第三二極體第四二極體連接點之間；其中，該第一二極體及該第二二極體具有相同的面積，第三二極體及第四二極體具有相同的面積，第五二極體及第六二極體具有相同的面積；其中，該第一二極體、第三二極體及第五二極體之面積比係為1：9：4。
  2. 如申請專利範圍第1項所述之靜電放電防護電路，其中該第一二極體、第三二極體及第五二極體之等效電容比係為1：3：2。
  3. 如申請專利範圍第2項所述之靜電放電防護電路，其中令該第一二極體及第二二極體之等效電容為CESD ，則該靜電放電防護電路之總等效電容為4.4CESD 。
  4. 如申請專利範圍第2項所述之靜電放電防護電路，尚包含有一第七二極體及一第八二極體，其中該第七二 極體串接於該第一二極體與該電源之間，該第八二極體串接於該第二二極體與地電位之間。
  5. 如申請專利範圍第4項所述之靜電放電防護電路，其中該第七二極體及第八二極體之面積係與第一二極體及第二二極體相同者。
  6. 如申請專利範圍第5項所述之靜電放電防護電路，其中令該第一二極體及第二二極體之等效電容為CESD ，則該靜電放電防護電路之總等效電容為3.4CESD 。
  7. 如申請專利範圍第1項所述之靜電放電防護電路，其中該射頻核心電路及該靜電防護電路係整合於一晶片中。
  8. 如申請專利範圍第1項所述之靜電放電防護電路，其中該靜電防護電路係可防護人體模式靜電放電及機械模式靜電放電者。
  9. 如申請專利範圍第1項所述之靜電防放電護電路，其中該射頻核心電路及該靜電防護電路係以砷化鎵異質接面雙極性電晶體技術製作者。
  10. 如申請專利範圍第1項所述之靜電放電防護電路，其中該射頻核心電路係可選擇為一無線收發電路、一低雜訊放大器、一功率放大器及一混頻器之其中之一。
  11. 如申請專利範圍第1項所述之靜電放電防護電路，其中該輸出入端係可擇連接一天線及一輸出入元件之其中之一。
  12. 一種低雜散電容之靜電放電防護電路，連接一射頻核 心電路之輸出入端，該靜電放電防護電路包含：複數個第一二極體，分別串接於一電源與一地電位之間，其中一第一二極體間之接點連接該輸出入端；複數個第二二極體，分別串接於該電源與該地電位之間；及一對第三二極體與第四二極體，反向並接於一第二二極體間之接點與該輸出入端；其中，第三二極體與第四二極體具有相同的面積；其中，第一二極體、第二二極體及第三二極體之面積比係為1：9：4。
  13. 如申請專利範圍第12項所述之靜電放電防護電路，其中該第一二極體、第二二極體及第三二極體之等效電容比係為1：3：2
  14. 如申請專利範圍第12項所述之靜電放電防護電路，其中該射頻核心電路及該靜電防護電路係以砷化鎵異質接面雙極性電晶體技術製作者。
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