TWI397007B - 系統支援儲存及電腦系統 - Google Patents

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Description

系統支援儲存及電腦系統
本發明是有關於系統支援儲存及電腦系統。
高效能伺服器系統通常是使用至少一64位元中央處理單元(CPU)所架構。多個該等CPU可使用「對稱多重處理(SMP)」架構而按一單一伺服器系統所運作。該等CPU的眾知代表性項目即為相符於由Intel及AMD所提供之所謂x86－64架構的IBM POWER與PowerPC處理家族以及伺服器處理器。
在一伺服器系統裡，該等CPU係經補充以各式實作特殊產品功能性的特殊子系統。該等CPU及該等子系統建構出一伺服器系統的系統拓樸。第1圖說明一伺服器系統的系統拓樸。一子系統本身可含有一或更多個處理器。例如，該等子系統可含有圖形控制器、使用者介面(鍵盤、滑鼠等)、系統記憶體(DDR2、SDRAM等)、大量儲存控制器(光纖通道、SCSI等)以及相關的大量儲存裝置(硬碟機、CD－ROM等)、擴充卡/板支援系統(Infiniband、PCI Express、PCI－X等)、網路配接卡(乙太網路、WiFi等)、用於接附低速週邊裝置之控制器(USB、FireWire等)、數位及類比輸入/輸出(DIO、I2C等)、等等。
尤其是，為其在一伺服器系統內的操作，系統CPU需要特殊的額外元件(處理支援「晶片組」；即如北橋、南橋、SuperIO等等)。這些特殊額外元件的整合結構又稱為「處理器巢狀結構(processor nest)」，並且可被視為是該伺服器系統的特殊子系統。一伺服器系統的子系統通常是藉由使用專屬控制器所實作。而在該伺服器系統能夠載入一「作業系統(OS)」之前，該等CPU以及子系統一般會先需要眾多的開機啟動副程式以及初始化程序－最後獲致一伺服器系統的運作狀態，而這可啟動並執行各種應用程式。
作為將該伺服器系統帶入活機狀態的最先動作，會將含有該處理器巢狀結構與潛在子系統區域(即如增附機卡)的平面機板開機啟動。這項處理既已或需多項服務，而後隨一依時間所定義的序列，此序列可將個別元件電壓帶至一經精確定義之規格。在第二步驟裡，當成功地開機啟動之後，會需要將該等關鍵伺服器系統元件予以重置及初始化。該初始化作業涵蓋即如輸入/輸出組態設定、子系統配置、重要匯流排計時處理之設定與校調等等的項目。
當該伺服器系統經按基本設定組態所組態設定且初始化時，該伺服器系統會需要對於OS開機載入作業的進一步支援，即如在執行該作業系統之前先設定多項預設條件。所有的前述步驟通常稱為該伺服器系統的開機啟動階段。
一旦該伺服器系統抵達其正常執行模式後，通常會需要進一步的執行時間支援功能，藉以維持未受限的伺服器系統功能性。這些支援功能可涵蓋環境監視及控制功能，像是開機及熱性管理，或是對於系統故障偵測及其復原的功能。當該伺服器系統提供所謂的自動計算特性時，可平行於其正常操作而要求該伺服器系統的重新組態設定作業。
一般說來，所述之執行時間支援功能係由至少一服務或子系統控制器所伺服。在常見的「刀鋒」式伺服器系統架構裡，「基本機板管理控制器(BMC)」即可扮演這個角色。該BMC可由一或多個含有8或16位元嵌入式處理器(Hitachi H8、Intel 80186等等)的控制器所表示。而其他的伺服器系統(IBM pSeries、zSeries等等)可甚至要請求具有32位元嵌入式處理器(PowerPC 440等等)的控制器。
處理器巢狀結構以及各個所述服務與子系統控制器要求專屬的儲存裝置，以提供對於系統重置、組態設定、開機載入及執行時間監視訊與支援的資料，而底下稱之為系統資料。尤其是，該系統資料可包含韌體、電腦程式碼，而由經納入在該等子系統內之處理器所執行。該系統資料又包含所謂的「重要產品資料(VPD)」。典型的VPD資訊包含產品型號、唯一性序號、產品發行層級、維護層級以及其他特定於該硬體類型之資訊。VPD亦可包含使用者定義資訊，像是該裝置的建物及部門位置。收集與使用該重要產生資料可供以瞭解一網路或電腦系統的狀態，並且更快速地提供服務。
該等特定系統支援儲存裝置係經接附於個別的控制器或子系統，並且通常是僅能對該等進行接取。該伺服器的主記憶體並非用來作為系統支援儲存裝置。儲存裝置要求係由該等控制器所個別地定義，並且具有廣泛變化的特徵與特定屬性：－高度或中度或低度頻繁的隨機讀取及寫入存取；－在關機後或是當發生未經規劃之電力喪失時的資料保留(由電池備份記憶體所代表)；－對於讀取及寫入的高速執行時間存取(直接控制器控制記憶體)；－高度可靠性(由備份操作及資料更新作業所保證)。
為達到所欲之基本伺服器系統屬性，亦對於其所有元件要求高度的可靠性。因此，該等眾多的特殊資料儲存庫對於一伺服器系統之整體資料成本的貢獻是無法忽略。對於此項事實的其一貢獻項在於提高系統設計上的複雜度；即如藉由將擴充板接線增入至即已具有接線限制性之系統平面機板。
而對於非揮發性RAM(NVRAM，RAM：隨機存取記憶體)的電池備份實作價格昂貴，並且需要專屬的長期維護概念。通常，此等NVRAM裝置在5至6年的操作之後即告損壞，並且需要相容的更換項目，然此時在市場上不易尋獲。並且，電池的永久放電需要該伺服器系統的頻繁操作，藉此確保不會漏失所存資料。另一方面，一唯讀記憶體(ROM)裝置可永久地儲存資料，然僅能讀取該資料，並且無法加以更新。
快閃記憶體可按不需要電力來維護一晶片內之資訊的方式，將資訊儲存在矽質晶片上。此外，快閃記憶體提供快速的讀取存取時間以及全晶體撞擊抗防性。快閃記憶體可依兩種形式而獲用：NOR及NAND，在此該名稱是指各儲存胞格內所使用之邏輯閘極的類型。快閃記憶體的一項限制在於雖可按一隨機存取方式一次讀取或程式設計一個位元組或字組，然必須是一次一個「區塊」地拭除。以一經新近擦拭之區塊為開始，並且在該區塊內的任何位元組皆可加以程式設計。然而，一旦某一位元組既經程式設計之後，此者即無法再度變更，一直到將整個區塊擦拭為止。換言之，快閃記憶體(尤其是NOR快閃)提供隨機存取讀取及程式設計操作，然無法提供隨機存取覆寫或擦拭操作。
今日，所有的快閃架構皆受到稱為「位元閃搖(Bit－Flipping)」之現象的影響。在一些情況下(通常並不多見，然比起NOR又較常出現於NAMD)，一位元要不為反逆，或者被回報為反逆。
快閃記憶體的另一項內隱性限制即為有限數量的擦拭－寫入循環(原因為環繞在用以儲存資料之電荷儲存機制的絕緣氧化層耗損)。例如，今日的NOR記憶體具有大約從100,000到1百萬次範圍之內的最高擦拭－寫入循環次數。而相較於具有等同容量之NOR快閃記憶體，當前的NAND快閃裝置在價格上可便宜達5倍，寫入處理可快速5至10倍，並且具有10倍的耐用性。由於一NAND裝置的區塊大小通常是小於一NOR快取裝置者八倍，因此在一給定時段上，比起各個NAND區塊，各個NOR區塊會被擦拭相對地較多次。這會有利於NAND而進一步擴大差別。
然而，相較於NOR快閃記憶體，NAND快閃記憶體確實具有一些缺點。NAND快閃記憶體並不允許隨機存取讀取，並且僅能按512位元組的區塊(稱為分頁)而存取。因此，無法直接地執行經儲存在NAND快閃內的程式碼(XIP：現場執行，eXecute In－Place)，而是需要在開始執行之前，先拷貝至不同的隨機存取儲存裝置內(即如RAM)。為執行一開機程式碼之目的，這通常可藉由提供一含有一初始開機程式碼之極微XIP裝置所克服，該者可將程式碼從該NAND快閃裝置拷貝至一隨機存取裝置，並且自此執行所拷貝的程式碼。然而，此為一耗時的任務，並且對整體伺服器系統成本而言會增加額外的成本。
因為由NAND閘極幾何性內之實體效應所產生的隨機錯誤之故，NAND快閃記憶體較傾向於低度可靠性。由於產獲與成本考量，NAND快閃裝置係經運送，而損壞區塊則隨機地分散在整個媒體上。因此，有必要初始地為標註以不可使用之壞損區塊而對NAND快閃裝置進行掃描。
可獲用各種對於NAND快閃記憶體之使用方式的設計選項。可藉由在一處理器單獨上執行之軟體來管理NAND快閃記憶體。不過，這會導致低度效能，主要是因為每次對該快閃記憶體進行讀取/寫入所必要的沉重錯誤偵測程式碼。因此，NAND裝置通常具有一整合式控制器，然亦可另使用個別的控制器，提供既有的錯誤偵測及校正功能性。最先進的控制器則可對該NAND快閃裝置提供類似NOR快閃的介面及開機載入功能性。這種具一智慧型控制器之NAND快閃裝置的範例即為M－Systems DiskOnChip裝置家族。不過，即使有這些裝置，快閃裝置仍在讀取/寫入效能上付出代價。
NAND快閃記憶體的缺點使得其在過往無法用來作為伺服器系統拓樸內之資料儲存裝置。而當具有智慧型控制器之NAND快閃裝置在市場上更為普遍，並且清晰地展現出其可靠度時，不久未來即有可能拋除這項偏見。
許多的所用系統儲存裝置具有低度的效能特徵。這會造成負面特性，像是長時間的開機啟動階段，以及在正常的伺服器系統操作過程中的較低系統效能。不過，在開機啟動階段過程中進行NVRAM內的組態更新，以及快閃裝置內的韌體程式碼更新，今日已相當罕見。美國專利申請案U.S.2004/0123033 A1提議將一揮發性儲存裝置(即如一快取)增入至一半導體非揮發性記憶體內之相關記憶體陣列，藉以作為一種緩和在像是快閃記憶體之非揮發性記憶體中所出現之存取代價的方式。
磁阻性RAM(MRAM)是一種NVRAM技術，此者既已自1990年代開始發展。現有記憶體技術，尤其是快閃記憶體及DRAM(動態RAM)，之密度的持續增加使得MRAM到目前為止在市場上並未被接收，然提倡者深信眾多優點將可讓MRAM最終地廣泛普及。而近來眾多從事MRAM的公司降低其投入努力，因為系統似有尺寸縮小方面的問題。
鐵磁性RAM(FRAM或FeRAM)尚未提供DRAM及SRAM的位元密度，然具有非揮發性，較快閃記憶體快速(寫入時間低於100奈秒，約如讀取般快速)，並且具有極低的功率要求。
而因其不同特徵之故，對於一伺服器系統，在開發製造、維護及修復階段過程中程式設計各種儲存裝置(NAND快閃、NOR快閃、ROM、NVRAM)之努力亦非常顯著。這可能會對於各種不同儲存裝置而需要大量的不同工具，並因而需要在各種檔案裡提供並維護不同的儲存內容。
因此本發明之一目的即在於提供一種較先前技藝而獲改良之系統支援儲存裝置，以及一相對應的電腦系統。
可藉由如獨立申請項中所定義之本發明達此目的。在獨立申請項中定義有本發明之進一步有利具體實施例。
可藉由新式「共用系統支援儲存庫(CSSR)」以達到本發明之優點－此係一種新式而經整合於一伺服器系統內的儲存裝置。在本發明較佳具體實施例裡，該CSSR是藉由使用一具等同容量之SDRAM(同步DRAM)及NAND快閃記憶體的組合所實作，其中該NAND快閃是作為該SDRAM的持續性鏡像拷貝，兩者由一新式CSSR引擎控制器硬體所控制。該CSSR引擎最好是按一ASIC(特殊用途積體電路)之形式所實作。
一種較為昂貴之實作方式為使用電池備份NVRAM，而非SDRAM及NAND快閃記憶體的組合。而一進一步可能性則為使用MRAM或FRAM。
該CSSR是用來取代跨於一伺服器系統拓樸上所分佈，而通透於各式子系統的所有不同系統支援儲存裝置。因此，該CSSR提供一對於所有不同系統資料的中央儲存庫。該CSSR具有像是ROM、NVRAM以及NOR快閃記憶體之典型系統支援儲存裝置的一切所需屬性。此外，該CSSR具有經改良之效能以及資料持續屬性。
使用該CSSR可供以減少在一伺服器系統內之元件的數量，降低其複雜度，並因此提高整體系統可靠性。由於元件數量減少，故可降低伺服器系統的製造成本及電力消耗。進一步優點為可潛在地縮減空間與質量，而能夠供以增置新的元件/功能。這些優點特別有益於具有成本、電力及空間限制性的伺服器系統，像是刀鋒式伺服器系統。
效能改善可獲致經改良的整體伺服器系統效能，尤其是在開機啟動階段的過程中。該CSSR亦可提供足夠的空間，藉以增置在現今的系統支援儲存裝置中因成本限制而無法儲存之額外系統資料。所提增的CSSR儲存容量可供以儲存更大，並因此更有智慧，的韌體，從而可對該伺服器系統增加新穎且經擴充的功能與容量。給定在不同系統支援儲存裝置內之整體累集容量的微小量值，可藉由使用既已能夠在今日市場上獲用之最小NAND快閃記憶體以達到該儲存增量。
由於該CSSR係一通透於各式子系統之系統支援儲存替代項目，因而無需調適對系統支援儲存裝置進行存取的現有韌體。尤其是，該CSSR可供以藉由整合一CSSR來改變現有的伺服器系統拓樸。此者亦可提供用以自現有拓樸導衍至新的伺服器系統拓樸的平順移轉路徑。
此外，不需要改變處置不同系統支援儲存裝置之程式設計的現有開發及製造工具與處理程序。同時，作為一共用中央儲存裝置的CSSR提供一種降低該等不同工具及處理程序之數量的方式，從而減少開發及製造處理程序的複雜度。而所獲之成本及省時結果係本發明的其他優點。例如，透過CPU或是透過網路裝置進行韌體程式碼更新會更加地易於實作，因而更為可靠。
第1圖中說明一伺服器系統100(即如一「刀鋒式」伺服器系統)的典型系統拓樸。至少一CPU 100可存取該伺服器系統的主儲存裝置，在此該者係按「系統記憶體存庫」111之形式所實作。一系統記憶體存庫含有多個DDR2 RAM模組112。該CPU 110係經整合於該系統晶片組120，此者透過路徑C而接附於一NOR快閃裝置121，並且透過路徑D而接於一NVRAM裝置122。該伺服器系統100包含各種子系統130，尤其是此者含有一SAS－控制器131(SAS：「序列接附SCSI」；SCSI：「小型電腦系統介面」)，而至少一硬碟機132經接附於此者。
該等子系統既已透過路徑A接附有一NOR快閃裝置133，並且透過路徑B接有一NVRAM裝置134。一BMC 140控制該CPU 110、該系統晶片組120及該等子系統130。該BMC 140既已透過路徑E接附有一NOR快閃裝置141，並且透過路徑F接有一RAM裝置142。一伺服器系統100亦含有一電力供應器或甚一電力子系統，而在此未經繪示。
第2圖顯示對於一伺服器系統101之系統拓樸，此者係獲自於第1圖所顯示之伺服器系統100系統拓樸，而藉由施加一根據本發明之系統設計方法的變化。該等路徑A、B、C、D、E及F將該CPU 110、該等子系統130、該系統晶片組120以及該BMC 140連接至一「共用系統儲存儲存庫(CSSR)」150。在此，該CSSR 150取代該等NOR快閃裝置133、121與141、該等NVRAM裝置134與122，以及該RAM 142。在該伺服器系統100之實際硬體實作裡，該等路徑A至F為像是PCI(「週邊元件介面」)匯流排連接、Hitachi H8匯流排連接或是「低腳針數(LPC)」匯流排連接的硬體介面。
該CSSR 150的基本內部結構可如第3圖所說明。該CSSR 150含有一CSSR引擎151及一CSSR儲存庫152。該等路徑A至F係經連接至該CSSR引擎151。該CSSR儲存庫152含有CSSR記憶體153。該CSSR引擎151及該CSSR儲存庫152係透過該等路徑x及y，並且(在一具體實施例裡)選擇性地透過額外路徑y’，所連接。該CSSR引擎151亦經連接至另一路徑z，此者可供以存取並更新整個CSSR記憶體153。
該CSSR引擎151的進一步詳細內部結構可如第4圖所說明。該等路徑A至F係經連接至各個「記憶體匯流排」控制器/連接埠－配接器(MBA)，即該等MBA 200、201、202、203、204、205。而該等MBA之範例可為PCI及LPC匯流排配接器。該等MBA 200至205係經連接至一多工器(MPX)210，此者經連接至一SDRAM控制器220。該路徑x連接該CSSR引擎151內之SDRAM控制220以及第3圖中所顯示的CSSR儲存庫152。該等MBA 200至205亦經連接至一可程式化序列器230，此者透過該選擇器路徑S以控制該多工器210。在該較佳具體實施例裡，該序列器230係按一含有一極微RAM(即如1K位元組)之FPGA(「現場可程式化閘極陣列」)的形式所實作。
該序列器230亦經連接至該CSSR控制記憶體232，並且用來作為一小型有限狀態機。在該較佳具體實施例裡，可藉由一額外備份電容器231，即如一超級電容器，或是在未預期電力喪失之情況下一電池231，以保留該序列器230的狀態。此一未預期電力喪失之典型範例即為將一「刀鋒式」伺服器系統自其承載機櫃而實體移除。在本發明之一具體實施例裡，可透過該系統條件路徑C來控制該序列器230。
該路徑z係經連接至一更新連接埠控制器233，而此者連接至該序列器230。該序列器230進一步使用一些暫存器以儲存中介性資料：該等快閃更新歷史暫存器234、CSSR分割表暫存器235以及仲裁存取優先權暫存器236。該NAND快閃控制器240係透過該路徑y，並且選擇性地透過該額外路徑y’，而連接至該CSSR儲存庫。該序列器230亦控制該NAND快閃控制器240。
該CSSR儲存庫152的更詳細內部結構可如第5及6圖所示，該等顯示兩種不同的具體實施例。第5圖中顯示該較佳具體實施例，其中該CSSR記憶體153含有一揮發性執行時間儲存庫501以及一非揮發性儲存庫502。該執行時間儲存庫501係經實作為DRAM，並且該非揮發性儲存庫502係使用NAND快閃記憶體503所實作。在一具體實施例裡，該NAND快閃記憶體503係經補充有一NAND快閃記憶體504。為以存取該執行時間儲存庫501，該CSSR引擎151是透過將該SDRAM控制器220連接至該SDRAM之路徑x，而該非揮發性儲存庫502是透過連接該NAND快閃控制器240至該NAND快閃記憶體503之路徑y，並且選擇性地透過連接該NAND快閃控制器240至該NAND快閃記憶體504之路徑y’。
第6圖中顯示該CSSR儲存庫152的另一實作，其中一執行時間及非揮發性儲存庫601係經實如一DRAM，而對此一電池及備份控制模組602可確保在未預期電力喪失的過程中不會漏失該DRAM的內容。
經儲存在該執行時間儲存庫501及601內的內容包含接連性記憶體分割[A]、[B]、[C]、[D]、[E]及[F]，這是有關於該伺服器系統100的系統資料。此系統資料是被儲存在該NOR快閃裝置133、該NVRAM 134、該NOR快閃裝置121、該NVRAM 122、該NOR快閃裝置141及該RAM 142內，而該等則是透過第1圖中所顯示之伺服器系統100內的路徑A至F加以存取。
除了該等分割[A]至[F]以外，該執行時間儲存庫501及601亦含有一自由記憶體n的連續區塊。在本發明之較佳具體實施例裡，是將該等分割[A]至[F]的內容儲存在該非揮發性儲存庫502內。在其中使用一電池及備份控制模組602，而非一額外非揮發性儲存庫502，之較佳具體實施例裡，於製造或修復該伺服器系統101之過程中，是透過路徑z及該更新連接埠控制器233，使用專屬的更新硬體來產生該等分割及其內容。
於該執行時間儲存庫501之內的多個記憶體分割是在當該CSSR 150經初始化時所產生。在此步驟裡，將該等記憶體分割[A]至[F]之內容自該非揮發性儲存庫502拷貝到該執行時間儲存庫501。可藉由一特殊快閃裝置在該非揮發性儲存庫502內產生該等記憶體分割[A]至[F]之內容及n，而該特殊快閃裝置是用以在將該等快閃記憶體晶片架置於一載荷有該CSSR儲存庫152的平面機板上之前，先對該等晶片進行程式設計。用於該程式設計處理之資料包含所有會被儲存在該伺服器系統100之NOR快閃裝置133、NVRAM 134、NOR快閃裝置121、NVRAM 122、NOR快閃裝置141以及RAM 142之內的資料。所有的這些資料皆亦將在製造或修復該伺服器系統101的過程中運用於該執行時間儲存庫601。
該CSSR控制記憶體232含有由該序列器230所使用的CSSR特定組態資料及程式碼。在最簡單的實作裡，該CSSR控制記憶體232係經實作如一ROM。在本發明之另一具體實施例裡，該CSSR控制記憶體232係經實作為一NOR快閃裝置。此快閃裝置係在經架置於一載荷有該CSSR儲存庫152的平面機板之前先經程式設計。熟諳本項技藝之人士眾知該程式設計處理是藉由將特殊資料發送至該快閃裝置，而此特殊資料經解譯如命令的方式所執行。該快閃裝置的程式設計處理是由該快閃裝置執行這些命令。而獲該快閃裝置所支援之命令係於該製造商所供應的規格手冊中加以描述。
當該快閃裝置既經架置於一平面機板上後，接著可透過路徑z使用該更新連接埠控制器233由該序列器230加以程式設定。然後可由外部快閃硬體，像是一具有所必要硬體介面之個人電腦，以使用該路徑z來執行該程式設定。在本發明之較佳具體實施例裡，該BMC 140可用以程式設定該CSSR控制記憶體232。只有在當該伺服器系統於暫停模式下時，其中該CPU 110及所有的子系統停止，才能執行對該CSSR控制記憶體232之內容的任何變更，而這需要來自該CSSR 150的系統組態資料。
該CSSR組態資料被儲存在該邏輯位址空間的開始處。這可供使用固定位址以存取某些組態資料，並且將此資料自該處的儲存及載入處理加以簡化。該CSSR特定組態資料包含一分割表，此者定義該等記憶體分割[A]至[F]與n的開始及結束位址。
在該CSSR150的初始化過程中，會首先對該序列器320進行初始化。該CSSR特定組態資料亦包含該CSSR序列器230之內部RAM的內容；尤其是此者含有待由該序列器執行的程式碼。此項內容是由該CSSR序列器230在其初始化過程中載入至其內部RAM。當執行此程式碼時，該CSSR序列器230會將該CSSR分割表的步驟自該CSSR控制記憶體232拷貝至該等CSSR分割表暫存器235。而在進一步步驟裡，該序列器230可藉由在特定硬體暫存器內寫入特定數值以設定該CSSR 150的所有硬體。
例如，熟諳本項技藝之人士所眾知會需要對該SDRAM控制器220及該NAND快閃控制器240予以適當地組態設定。在該CSSR 150之初始化作業的結束處，會由該序列器230，使用該SDRAM控制器220透過該路徑x，將該等記憶體分割[A]至[F]的內容自該非揮發性儲存庫502拷貝至該執行時間儲存庫501。
在本發明之較佳具體實施例裡，該CSSR控制記憶體232係經實作如該NAND快閃記憶體503的一部分。然後，用以實作該序列器230之FPGA亦含有對於該序列器230的經硬體編碼程式碼。然後可自該NAND快閃記憶體503載入剩餘的程式碼。
在一本發明之進一步具體實施例裡，則是使用該BMC 140，而非使用該序列器230，以初始化該CSSR 150，藉此執行該初始化步驟。在此情況下，該BMC 140需要一專屬的開機載入快閃記憶體，此者含有用於該CSSR 150的程式碼及組態資料。此開機載入程式碼包含該BMC 140為進行該CSSR 150之初始化作業所必要的程式碼。該BMC 140使用該更新連接埠控制器233以載入該開機載入程式碼，而此控制器係直接地連接至該CSSR控制記憶體232。
而在該伺服器系統101之正常操作過程中，每當該等記憶體分割[A]至[F]的內容被改變時，即於一背景處理程序裡，將該等記憶體分割[A]至[F]的內容通透地寫入至該非揮發性儲存庫502。並於該等快閃更新歷史暫存器234裡標註一分割之變化。如此，即可確保在一預期或未預期電力喪失之後，能夠保留對於該系統支援儲存裝置的任何變動。在當觸發該伺服器系統101的電力關閉階段時，就會出現一預期電力喪失。然後，在完成該關閉電力階段之前，先將該等記憶體分割[A]至[F]的內容寫入至該非揮發性儲存庫502。
可藉由該選擇性的備份電容器或電池231以確保成功地完成該快閃的寫入操作。第7a及7b圖中的表單提供一對於該備份電容器231所用之超級電容器的必要電容值之範例計算方式。只有成功的寫入操作方能確保該非揮發性儲存庫502內的有效資料。而藉由選擇性地使用一額外的NAND快閃記憶體504以作為該NAND快閃記憶體503之資料鏡像，即可進一步地強化資料整合性。每當對該NAND快閃記憶體503進行程式設計時，接著亦會透過該路徑y’由該NAND快閃控制器240對該NAND快閃記憶體504進行相同的程式設計。在有任何對於該NAND快閃記憶體503之讀取錯誤的情況下，該NAND快閃控制器240可另為使用來自該NAND快閃記憶體504的所需資料。
可使用經連接至該CSSR引擎151之系統條件路徑C，將該伺服器系統101的關閉電力階段訊令至該CSSR 150。而若是該電力供應器或該電力子系統失敗，或是當該CPU 110進入一電力節省子系統，則亦可使用該系統條件路徑C以觸發一對該CSSR 150內之快閃的寫入處理。而亦可使用該CPU 110的電力節省模式以啟動該NAND快閃記憶體503之內容至該NAND快閃記憶體504的拷貝操作。
該等MBA 200至205可供取代該伺服器系統100之系統支援儲存裝置，而獲致通透於該伺服器系統100及101之子系統的伺服器系統101。若該取代並非通透，則這會造成其他的硬體及軟體/韌體設計變動提高該伺服器系統101的整體成本，並且會導致新的實作錯誤。
在最簡單的範例裡，一MBA係一用於SRAM及快閃記憶體的眾知記憶體介面。在一較為複雜的範例裡，該等路徑C及D為PCI匯流排連接，而路徑E及F則為Hitachi H8匯流排連接。然後該等MBA 202及203是作為一位於該PCI匯流排與自該等MBA 202及203至該多工器210及該序列器230之內部路徑間的橋接器。並且該等MBA 204及205是作為一位於該Hitachi H8匯流排與自該等MBA 204及205至該多工器210及該序列器230之內部路徑間的橋接器。在另一範例裡，一MBA提供一I2C(「積體電路間」)介面。
在該CSSR 150的初始化過程中，該等MBA 200至205需經組態設定以使得該等能夠存取其在該CSSR儲存庫152內的相關記憶體分割[A]至[F]。在本發明的較佳具體實施例裡，該等MBA需要知悉其在執行時間儲存庫501內之相關記憶體分割的位址空間。在該CSSR引擎151的初始化過程中，該序列器230將該位址位移儲存在該等MBA200至205之一暫存器內，而各者係關聯於該相關記憶體分割[A]至[F]開始處之SDRAM內的位址。然後，當透過該SDRAM控制器220產生在該SDRAM內之待予存取位址時，該等MBA 200至205即使用此位址位移以作為一位址字首。
在透過該等路徑A至F對該CSSR 150進行平行存取的情況下，該序列器230使用該多工器210及該選擇器S以仲裁對該CSSR記憶體153的存取作業。而在最簡單的解決方案裡，這可按「先到先作(first－come－first－serve)」法則所完成。在本發明的較佳具體實施例裡，會將該等路徑A至F按優先順序處理。例如，依照該伺服器系統101的狀態而定，即如在當該伺服器系統101於初始化或開機啟動階段時，該BMC 140可具有一比起該CPU 110而為較高的優先權。在此情況下，路徑E及F比起路徑C及D具有較高優先權，並因此會在伺服透過路徑C及D的存取之前，先伺服透過路徑E及F的存取。
該等路徑A至F的優先權作業是被該序列器230儲存在該仲裁存取優先權暫存器236內。對於該優先權作業，該序列器230是按該等相關路徑A至F之次序來處理該等MBA 200至205的連接埠。當對於一連接埠之請求需要正等待處理時，在處理該次一連接埠之前，將先由該序列器230對此加以處理與完成。
由透過路徑A至F對該CSSR記憶體153之平行存取的仲裁作業所引入的效能付出一般而言是超過用以實作該執行時間儲存庫501及601之SDRAM所補償者，這是由於該SDRAM可供以更快速地存取，如該NOR快閃裝置133、121及141。
可在製造或修復該伺服器系統101的過程中，使用專屬的更新硬體儲存、擷取及更新該CSSR記憶體153的整個內容。這可供以在當該伺服器系統101於暫停模式下時，其中該CPU 110及所有的子系統停止，而這需要來自該CSSR 150的系統組態資料，更新該伺服器系統101的系統資料。該更新硬體透過路徑Z使用該更新連接埠控制器233，以此藉助於該序列器230而存取至該CSSR記憶體153。然此者亦可將該路徑z連接至該BMC 140，使得該者能夠在該伺服器系統101之韌體程式碼更新步驟裡執行一系統資料更新作業。
在一伺服器系統100的開發過程中，尤其是在該韌體開發的過程中，經常偵測到系統支援儲存，像是該系統支援儲存133、134、121、122、141及142，並未擁有足夠的儲存容量，因為在進行系統設計時會嘗試著將整體系統成本盡可能地最小化。在此情況下，會要求使用其他提供較高容量的晶片，以藉此實作該系統支援儲存。然通常此等設計變動是無法對於該伺服器系統100之所有元件通透地完成，並從而該等引入進一步的設計變動，且因此為一內隱性的錯誤來源。而對於該CSSR記憶體153則並不存在這項問題，因為在當替換該CSSR 150的整個資料內容時，該等記憶體分割的邊界可自由地移動。
雖既已顯示及描述一特定具體實施例，然熟諳本項技藝之人士將能顯知本發明的各種修改方式。
100．．．伺服器系統
101．．．伺服器系統
110．．．中央處理單元(CPU)
111．．．系統記憶體存庫
112．．．RAM模組
120．．．系統晶片組
121．．．NOR快閃裝置
122．．．NVRAM裝置
130．．．子系統
131．．．SAS－控制器
132．．．硬碟機
133．．．NOR快閃裝置
134．．．NVRAM裝置
140．．．BMC
141．．．NOR快閃裝置
142．．．RAM裝置
150．．．系統支援儲存裝置(CSSR)
151．．．CSSR引擎
152．．．CSSR儲存庫
153．．．CSSR記憶體
200．．．MBA
201．．．MBA
202．．．MBA
203．．．MBA
204．．．MBA
205．．．MBA
210．．．多工器(MPX)
220．．．SDRAM控制器
230．．．可程式化序列器
231．．．備份電容器/電池
232．．．CSSR控制記憶體
233．．．更新連接埠控制器
234．．．快閃更新歷史暫存器
235．．．CSSR分割表暫存器
236．．．仲裁存取優先權暫存器
240．．．NAND快閃控制器
501．．．揮發性執行時間儲存庫
502．．．非揮發性儲存庫
503．．．NAND快閃記憶體
504．．．NAND快閃記憶體
601．．．執行時間及非揮發性儲存庫
602．．．電池及備份控制模組
現將併同於各隨附圖式以描述本發明及其優點。
第1圖：此係一伺服器系統之區塊略圖，其中說明其系統拓樸；第2圖：此係一根據本發明之伺服器系統的區塊略圖；第3圖：此係一根據本發明之系統支援儲存裝置的區塊略圖；第4圖：此係一根據本發明之系統支援儲存裝置引擎的區塊略圖；第5圖：此係一根據本發明之系統支援儲存裝置內部記憶體佈置的區塊略圖；第6圖：此係一根據本發明之儲存裝置內部記憶體佈置的區塊略圖；第7a、7b圖：該等係表單，其中提供用於一根據本發明之具體實施例內的超級電容器之範例資料。
101．．．伺服器系統
110．．．中央處理單元
120．．．系統晶片組
130．．．子系統
140．．．BMC
150．．．系統支援儲存裝置

Claims (14)

  1. 一種用以持續地儲存一電腦系統(101)之系統資料([A]至[F])的系統支援儲存裝置(150)，該系統支援儲存裝置包含一引擎(151)，該引擎提供：至少兩個功能性不同之硬體介面(201至205、233)，其可平行地使用於存取不同的所存資料子集合(([A]至[F])、n)；以及一非揮發性儲存庫(152)，該非揮發性儲存庫係用於儲存資料。
  2. 如申請專利範圍第1項所述之系統支援儲存裝置，其中可透過(z)該等硬體介面(233)之至少一者存取所有的所存資料(([A]至[F])、n)。
  3. 如申請專利範圍第1或2項所述之系統支援儲存裝置，其中該等硬體介面可含有RAM(205)、NVRAM(201、203)、MRAM、FRAM、ROM及快閃記憶體(200、202、204)的介面。
  4. 如申請專利範圍第1項所述之系統支援儲存裝置，其中該非揮發性儲存庫係一電池備份NVRAM或MRAM或FRAM。
  5. 如申請專利範圍第1項所述之系統支援儲存裝置，其中包含一額外電力供應器(231)，使得該引擎可在一電力喪失之後，完成對該儲存庫的任何寫入操作。
  6. 如申請專利範圍第5項所述之系統支援儲存裝置，其中該非揮發性儲存庫含有一揮發性執行時間儲存庫(501)及一非揮發性記憶體(502)，並且該引擎使用該執行時間儲存庫以伺服所有使用該等硬體介面及該非揮發性記憶體之資料存取，藉此持續地儲存該資料。
  7. 如申請專利範圍第6項所述之系統支援儲存裝置，其中該執行時間儲存庫係一RAM。
  8. 如申請專利範圍第7項所述之系統支援儲存裝置，其中該非揮發性記憶體係一快閃記憶體或FRAM或MRAM。
  9. 如申請專利範圍第8項所述之系統支援儲存裝置，其中該非揮發性記憶體含有各資料項目的至少兩份拷貝(503、504)。
  10. 如申請專利範圍第9項所述之系統支援儲存裝置，其中一序列器(230)透過該等硬體介面來仲裁平行資料存取。
  11. 如申請專利範圍第10項所述之系統支援儲存裝置，其中該序列器係經實作如一含有一內部RAM的FPGA。
  12. 如申請專利範圍第9項所述之系統支援儲存裝置，其中該電腦系統之支援處理器(140)透過該等硬體介面來仲裁平行資料存取。
  13. 一種晶片，其中含有一根據申請專利範圍第1至12項任一者所述之系統支援儲存。
  14. 一種電腦系統(101)，其中含有複數個子系統(110、120、130、140)，各者具有相關的控制資料([A]、[B]、[C]、[D]、[E]、[F])，其特徵在於提供一共用儲存裝置(150)，其可連接至選定子系統(120、130、140)，以儲存對於該選定子系統(120、130、140)之相關控制資料([A]、[B]、[C]、[D]、[E]、[F])的子集合，其中該共用儲存裝置係一根據申請專利範圍第1至12項任一者所述之系統支援儲存裝置，或是根據申請專利範圍第13項所述之晶片。
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