TWI392358B - 直接轉換電視調諧器及其方法 - Google Patents

Description

直接轉換電視調諧器及其方法

本發明有關於電視調諧器(tuner)，特別是有關於使用直接轉換之電視調諧器。

直接轉換接收機(direct conversion receiver)已為眾所皆知的技藝。請參閱第1圖，其顯示一習知之直接轉換接收機100之功能方塊圖。直接轉換接收機100包含一前置濾波器(pre-filter)110、一低雜訊放大器(low-noise amplifier，LNA)120、一同相(In-phase)路徑I包含一第一混合器130_I、一第一低通濾波器(low pass filter，LPF)140_I、一第一類比數位轉換器(analog-digital converter，ADC)150_I；以及一正交(quadrature)路徑Q包含一第二混合器130_Q、一第二低通濾波器140_Q以及一第二ADC 150_Q。前置濾波器110對一無線射頻(radio frequency，RF)輸入信號RF_IN執行初步地濾波且將傳送一輸出信號至LNA 120，其中LNA 120係對前置濾波器110所輸出的輸出信號執行一低雜訊放大，以產生一無線射頻信號122以作為一同相路徑(I)及一正交路徑(Q)之一輸入信號。此同相路徑接收無線射頻信號122，並轉換為一第一數位基頻信號BB_I，其中轉換流程為：藉由使用混合器130_I對無線射頻信號122及一同相時脈LO_I進行混合，使用低通濾波器140_I對混合器130_I之一輸出信號進行濾波並使用第一ADC 150_I將低通濾波器140_I之輸出信號轉換為第一數位基頻信號BB_I。正交路徑接收 無線射頻信號122，並轉換為一第二數位基頻信號BB_Q，其中轉換流程為：使用混合器130_Q對無線射頻信號122及一正交時脈LO_Q進行混合，使用低通濾波器140_Q對混合器130_Q之一輸出信號進行濾波及使用第二ADC 150_Q將低通濾波器140_Q之輸出信號轉換為第二數位基頻信號BB_Q。一般而言，輸入信號RF_IN為包含許多頻譜成分(spectral)之寬頻信號，其中僅窄頻成分會被選出的。為了滿足直接轉換之條件，同相時脈LO_I與正交時脈LO_Q必須有相同的頻率以作為期望窄頻成分且在同相時脈LO_I與正交時脈LO_Q間的相位差異必須為90度。

雖然直接轉換接收機之工作原理已是為人所熟知，但由於不欲得的”諧波混合”問題混合至兩混合器(130_I及130_Q)，使得將直接轉換接收機運用至一電視調諧器(tuner)有一定的困難度。特別地，混合器在輸入射頻信號及本地振盪(L0)之奇數級諧波(Odd order harmonics)之間容易產生偽(spurious)混合產物。舉例來說，一調諧器被調整以從排列在47 MHz至862 MHz之複數個頻道中選擇一頻道。假使藉由使用直接轉換架構來調整調諧器至100 MHz，兩個本地振盪時脈(LO_I及LO_Q)也必須在100 MHz的頻率。當成功地轉換欲得頻道(100 MHz)至兩基頻信號後，在300MHz頻道中不欲得之信號也會被轉換及成為兩基頻信號之一部分，因為在300MHz的不欲得的信號也將與這些本地振盪信號之第三諧波混合。混合器能以一”相乘式混合器(multiplying mixer)”或一”切換式混合器”(switching mixer)來 實現，但兩者皆無法避免上述”諧波混合”的問題。

所以，一種可避免由諧波混合所引起的混合問題的頻率轉換之方法是目前所迫切需要的。

本發明揭露一種接收器，此接收器包含一增益元件，用於接收一輸入信號及產生一已放大信號；一正交轉換器，用於接收該已放大信號、一第一組三態信號及一第二組三態信號，且用於產生一第一中間信號及一第二中間信號；一第一濾波器，用於接收該第一中間信號及產生一第三中間信號；一第二濾波器，用於接收該第二中間信號及產生一第四中間信號；一第一類比數位轉換器，用於接收該第三中間信號及產生一第一輸出信號；一第二類比數位轉換器，用於接收該第三中間信號及產生一第二輸出信號；以及一控制信號產生器，用於產生該第一組三態信號及該第二組三態信號。

本發明揭露一種一種處理一輸入信號方法，此方法包含：放大該輸入信號以產生一已放大信號；分別地使用一第一組三態信號及一第二組三態信號以將該已放大信號降轉(down-converting)為兩個中間信號；濾波該第一中間信號以產生一第三中間信號；濾波該第二中間信號以產生一第四中間信號；根據一第一時脈以將該第三中間信號數位化為一第一輸出信號；根據該第一時脈以將該第四中間信號數位化為一第二輸出信號；以及根據一第二時脈而產生該第一組三態信號及該第二組三態信號。

本發明係有關於一種三態截波電路及其於直接轉換接收器之應用。以下詳細地討論目前較佳的實施例。然而應被理解的是，本發明提供許多可適用的發明觀念，而這些觀念能被體現於很寬廣多樣的特定具體背景中。所討論的特定具體的實施例僅是說明使用本發明的特定結構，而且不會限制本發明的範圍。

三態截波器(tri-state chopper，TSC)

一三態截波器(TSC)係接收一輸入信號及一三態控制信號且產生一輸出信號。一三態控制信號具有三種狀態，分別為“-1“、“1“及“0“。在一第一狀態(“1”)中，輸出信號追蹤輸入信號之幅度及符號；在一第二狀態(“-1”)中，輸出信號追蹤輸入信號之幅度，但輸出信號具有一相反符號(opposite sign)；在一第三狀態(“0”)中，在忽略輸入信號下，輸出信號係為0。一三態控制信號能由兩個或更多二進制控制信號所表示。在一較佳實施例中，兩個邏輯(二進制)信號SN(表示為“sign”)及信號ZR(表示為“zero”)被用來表示為一三態信號。如第2(A)圖所示，一TSC電路200接收一輸入信號IN及由兩控制信號SN及ZR所表示的一三態信號，且產生一輸出信號OUT。信號SN及信號ZR皆為邏輯信號，且每一信號具有兩種邏輯狀態：分別為高(H)及低(L)。當信號SN為高但信號ZR為低時，此三態信號為第一狀態(“1”)；在此一實施例中，輸出信號OUT跟隨輸入信號IN之幅度及符號，例如輸出信號OUT與輸入信號IN呈比例關係。當信號SN與信號ZR皆為低時，此三態信號為第二狀態(“-1”)，輸 出信號OUT跟隨輸入信號IN之幅度，但輸入信號IN具有一相反(opposite)符號，例如輸出信號OUT與輸入信號IN之一反轉信號呈比例關係。當信號ZR為高時，此三態信號為第三狀態(“0”)，在忽略輸入信號之下，輸出信號OUT為零。請參閱第2(B)圖，其繪示一TSC之一實施時序圖。圖中，於時間間隔210、230、250及270間，信號ZR為高，所以此三態控制信號為第三狀態(“0”)，因而輸出信號OUT為零。於時間間隔220及260間，信號ZR為低但信號SN為高，所以此三態控制信號為第一狀態(“1”)，因此輸出信號OUT跟隨輸入信號IN之幅度及符號。於時間間隔240及280間，信號ZR與信號SN皆為低，所以此三態控制信號為第二狀態(“-1”)，因此輸出信號OUT跟隨輸入信號IN之幅度，但輸出信號具有一相反符號。

透過本文可知，兩控制信號SN(表示為“sign”)及信號ZR(表示為“zero”)及上述編碼流程可用於表示一控制一TSC電路之三態控制信號。然而，眾所皆知，熟知此技藝人士所知悉，一三態控制信號藉由多種可選擇的編碼流程而被表示。特別地，兩二進制控制信號能表示四個狀態，但一三態控制信號只能具有三個狀態。因此，設計者能自由地選擇任一機制將兩個二進制信號所表示之四個不同的狀態對應到三態控制信號所表示之三個不同的狀態。

在一實施例中，可選擇使用三個二進制信號C₁、C_-1、及C₀表示一三態控制信號。在任一時間片刻中，此三個二進制之其一必定為高，且其餘兩個必定為低。當C₁為高 及C_-1與C₀皆為低時，此三態控制信號為一第一狀態；當C_-1為高及C₁與C₀皆為低時，此三態控制信號為一第二狀態；及當C₀為高及C₁與C_-1為低時，此三態控制信號為一第三狀態。

請參閱第3圖，其繪示一包含複數個開關SW之一TSC電路300之實施電路圖。圖中，此實施例係使用一差動電路，其中輸入信號以一差動信號IN +/-來實現，輸出信號以一差動信號OUT+/-來實現，第一控制信號SN以SN+及SN+的邏輯性反轉SN-來表示，且第二控制信號ZR以ZR+及ZR+的邏輯性反轉ZR-來表示。每一開關(310-380)具有兩種狀態：關閉“(closed)“及打開“(open)“，且此兩狀態係由一邏輯信號所控制；當控制邏輯性信號為高時，此開關為關閉狀態，相反地，當控制邏輯性信號為低時，此開關為打開狀態。在一第一狀態時，信號ZR為低(如，ZR+為邏輯性低，且ZR-為邏輯性高)及信號SN為高(如，SN+為邏輯性高，且SN-為邏輯性低)，差動信號IN+透過開關SW 310及開關SW 360與差動信號OUT+耦接，同時，差動信號IN-透過開關SW 340及開關SW 370與差動信號OUT-耦接。在第一狀態時，此輸出信號在無極性翻轉(polarity flip)情況下跟隨輸入信號。在第二狀態時，信號ZR為低(如，ZR+為邏輯性低，且ZR-為邏輯性高)及信號SN也為低(如，SN+為邏輯性低，且SN-為邏輯性高)，差動信號IN+透過開關SW 320及開關SW 370與差動信號OUT-耦接，同時，差動信號IN-透過開關SW 330及開關SW 360與差動信號OUT+耦接。在第二狀態內 ，輸出信號跟隨輸入信號，但此輸出信號具有一極性翻轉。在第三狀態內，信號ZR為高(如，ZR+為邏輯性高，且ZR-為邏輯性低)，差動輸入信號IN+/-及差動輸出信號OUT+/-互相去耦接，差動信號IN+透過開關SW 350與差動信號IN-耦接，且差動信號OUT+透過開關SW 380與差動信號OUT-耦接。在此第三狀態內，差動輸出信號為零。其中，開關電路可使用一金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)來實現，此舉已是為人所熟知的技術，故在此不在贅述。

以三態截波器無基礎之轉換接收器

當TSC之三態信號為周期性的，如控制信號SN及控制信號ZR在一較佳的編碼流程中為周期性的，則此TSC電路可用來實現一頻率轉換。然而，當TSC電路被用作一實現頻率轉換之裝置時，此TSC電路比習知的混合器有一較佳的諧波抑制。在習知的混合器係接收一輸入信號及一本地振盪(local oscillator)信號及產生一輸出信號，且習知的混合器類似於一具兩狀態之截波電路，而輸出信號係跟隨輸入信號，除非本地振盪信號為高否則輸出信號將會條件地被翻轉(依據信號極性)。在混合器中，此輸出信號等同於輸入信號乘上一方波，其中此方波之頻率與本地振盪信號之頻率相同。在數學上可由下列傅立葉級數(Fourier series)來表示50%工作周期之周期T之一方波：

其中，ω=2 π/T。因此，一方波具有較強的第3級及第5級諧波。另一方面，TSC電路具有一額外的自由度，亦是藉由使用兩控制信號SN及ZR(相對於在習知混合器僅使用一控制信號LO)讓使用者可操作諧波混合之相對強度。特別地，當信號SN為一週期T之方波且信號ZR為一T/2週期的矩形波時，此輸出信號OUT等同於輸入信號IN乘上一週期T之多層傳送-3(multi-level 3-transmit，MLT-3)波。請參閱第4圖，其顯示一MLT-3波之一實際波形圖，其中此MLT-3波係對應於信號SN為一周期T之方波且信號ZR為一T/2週期的矩形波。圖中，MLT-3波具有三個的級別：分別是：”1”(當信號SN=1且信號ZR=0)，”-1”(當信號SN=0且信號ZR=0)及”0”(當信號ZR=1)。同樣地，此MLT-3波顯示一周期性圖樣(pattern)：0、1、0、-1、0、1、0及-1等。此周期為T(橫坐標)；於期間(縱坐標)每一時間間隔標示三個的級別：分別是1、0及-1且對應(橫坐標T)為T₁、T₀及T_-1。設計者必須使T₁=T_-1。在基本頻率(Fundamental Frequency)(如1/T)之重要的任一特定奇數級諧波之相對強度可藉由在T₁及T之間選出一較恰當的比例而被抑制。在一實施例中，當T₁/T=1/3(且同樣地，T_-1/T=1/3及T₀/T=1/6)時，MLT-3波可由下列傅立葉級數來表示：

至此，第3級諧波、第9級諧波及在一般任一3K級(其中K為一整數)諧波皆為零。因此，一TSC電路提供一選擇性諧波拒斥(harmonic rejection)之彈性 (flexibility)，這在一習知混合器內可能不存在。請注意下標(1/3)係標示T₁/T=T_-1/T=1/3。

選擇T₁/T=1/3(且同樣地，T_-1/T=1/3及T₀/T=1/6)以導致一任一3K級諧波之完美拒斥(perfect rejection)，所以此比例係為最佳的選擇。

另一重要的選擇為T_-1/T=1/8(且同樣地，T_-1/T=1/8及T₀/T=1/8)。相應的MLT-3波可由下列傅立葉級數來表示：

請注意下標(3/8)係標示T₁/T=T_-1/T=1/8。此MLT-3波之諧波成分比一方波之諧波成分來的低。

在許多的應用層面來說，第5級及第7級係被期望可為完整地拒斥，及/或某些其它的奇數級諧波亦是如此。使用許多並聯的TSC電路，每一TSC電路執行一特定的MLT-3乘法運算可實現完美拒斥之目的。

以三態截波器為基礎之諧波拒斥頻率轉換

在第5A圖之一實例中，一諧波拒斥頻率轉換器500A包含複數個以TSC為基礎之頻率轉換路徑，此些轉換路徑係以並聯方式建構，用以將輸入信號RF(radio frequency，RF)一轉換為複數個轉換信號，及一加總電路，係將前些信號進行加總以產出一輸出信號IF(intermediate frequency，IF)。每一轉換路徑包含一增益元件，此增益元件係藉由一增益參數對輸入信號RF進行縮放，及一 TSC電路，此TSC電路係接收已縮放RF信號並使用兩控制信號執行一MLT-3乘法運算以將已縮放RF信號轉換為一中頻輸出信號。舉例來說，在一第一轉換路徑中，增益元件510_1使用一增益參數G₁對輸入信號進行縮放以產生一已縮放射頻信號RF_1，且TSC電路520_1根據兩控制信號SN_1及ZR_1對此已縮放射頻信號RF_1執行一MLT-3乘法運算以將已縮放RF_1信號轉換為一輸出信號IF_1。接著，所有TSC電路的輸出信號藉由使用一加總電路530進行加總以產生一最終輸出信號IF。其中，可藉由較佳地選擇多個增益參數(G₁、G₂等等)及所有控制信號(SN_1、ZR_1、SN_2、ZR_2等等)之時序來實現諧波拒斥。於第5B圖顯示另一實施例，將增益元件之位置與用於轉換路徑之TSC電路作前後置換。舉例來說，增益元件510_1與第一轉換路徑內的TSC電路520_1作前後置換。顯然地，熟知此技藝人士所知悉此第5B圖之頻率轉換器500B之功能等同於第5A圖之頻率轉換器500A。

在一重要特定的實施例中，設計者使用三個TSC電路(如於第5A圖或第5B圖中，N=3)。在此實施例中，這三個TSC電路皆有效地以一MLT-3^(1/3)波執行一乘法運算，而前述MLT-3^(1/3)波如一具T₁/T=1/3(同樣地，T_-1/T=1/3及T₀/T=1/6)之MLT-3波。這三個電路各自的MLT-3波具有完全相同的頻率(1/T)但有不同的相位。第一MLT-3波(相應第一TSC電路520_1)之時序早於第二MLT-3波(相應第二TSC電路520_2)之時序一τ量。同樣地，第二MLT-3波(相應第二TSC電路520_2)之時序早於第三 MLT-3波(相應第三TSC電路520_3)之時序一τ量。在下列的情況下，輸出信號IF等同於輸入信號RF乘上一已合成混合波(synthesized composite wave)M^(1/3)(t)之，以下為輸入信號RF數學表示式：M ^(1/3)(t)=G ₁．MLT3^(1/3)(t+τ)+G ₂．MLT3^(1/3)(t)+G ₃．MLT3^(1/3)(t-τ)

選擇τ=T/12，例如τ=π/(6 ω)，G2=2cos(π/6).G1，且G3=G1，則上述方程式可表示為：

其中第5級及第7級諧波皆被消除，且因MLT-3^(1/3)波本身已是無第9級諧波，所以直到第11級諧波時，此混合波無假訊號(spurious free)。

請參閱第6A圖，其繪示此三個TSC電路及其相對應的MLT-3^(1/3)波之時序圖。圖中，所有個”sign”控制信號(SN_1、SN_2及SN_3)為周期T之工作周期50%之方波，這些電路時序以一T/12為間隔，如信號SN_2相對於信號SN_1則具有一延遲時間T/12，及SN_3相對於信號SN_2則具有一延遲時間T/12。三個”zero”控制信號(ZR_1、ZR_2及ZR_3)於周期T/12之1/3工作周期(如於每一周期內T/6期間停留在高狀態，而T/3期間停留在低狀態)皆為矩形波；然而，這些電路時序以一T/12為間隔，如信號ZR_2相對於信號ZR_1則具有一延遲時間T/12，及ZR_3相對於信號ZR_2則具有一延遲時間T/12。如第6A 圖所示，其亦顯示這三個TSC電路之各自相對應的MLT-3_(1/3)波。藉由以個別的增益分別對每一MLT-3_(1/3)信號進行縮放，且將已縮放之MLT-3信號進行加總，便可合成出一至近似於正弦波(sinusoidal wave)之波形，如第6B圖所示。由於合成波近似於一理想的正弦波，相較於一方波或單一MLT-3^(1/3)波，此諧波會大幅度地被抑制。請注意，前述在進行訊號縮放時係使用與每一TSC電路相關的一增益元件，及在進行加總時係使用一加總電路。

請參閱第7圖，其繪示一產生第6A圖內三個MLT-3波所需的控制信號之實施電路圖。周期T/12之一第一時脈CLK係由相位鎖定迴路(phase lock loop，PLL)電路所提供。周期T/6之一第二時脈CLK2係由第一時脈CLK經使用一除2計數器(divide-by-2 counter)710而產生。周期T/2之一第三時脈CLK6係由第二時脈CLK2經使用除3計數器(divide-by-3 counter)720而產生。請注意，因為CLK6係經由除3計數器720所產生，所以CLK6之工作周期為1/3，此一原因已為熟知此技藝人士所知悉，故在此不在贅述。周期T之一第四時脈CLK12係自第三時脈CLK6經使用一第二除2計數器730而產生。請注意，因為CLK12係經由一除2計數器730而產生，所以CLK12之工作周期為1/2，此一原因已為熟知此技藝人士所知悉，故在此不在贅述。第一暫存器陣列包含資料正反器(data flip flop，DFF)741、742及743，係用於第一時脈CLK之一上緣部時對第三時脈CLK6進行取樣，以產生三個 ”zero”信號，分別為ZR_1、ZR_2及ZR_3。此一結果，此三個”zero”信號具有相同的T/2周期及相同的1/3工作周期，但時序之間隔為一T/12。第二暫存器陣列包含資料正反器(data flip flop，DFF)751、752、753及754係用於第一時脈CLK之一上緣部時對第四時脈CLK12進行取樣，以產生三個”sign”信號，分別為SN_1、SN_2及SN_3。因此，此三個sign信號具有相同的T周期及相同的1/2工作周期，但時序間隔為T/12。請注意，由於多一個DFF(751)設置在第二暫存器陣列內，因而，相較於前述三個”zero”信號，此三個”sign”信號具有一額外延遲T/12。資料正反器、除2計數器(divide-by-2 counter)及除2計數器(divide-by-3 counter)之詳細電路實施例已為熟知此技藝人士所知悉，故在此不在贅述。

在另一實施例中，這三個TSC電路(如於第5A圖或第5B圖中)皆以一MLT-3^(3/8)波執行一乘法運算，如一MLT-3波具T₁/T=T_-1/T=3/8(同樣地，T₀/T=1/8)。這三個電路各自的MLT-3波具有完全相同的頻率(1/T)但有不同的相位。第一MLT-3波(相應第一TSC電路520_1)之時序早於第二MLT-3波(相應第二TSC電路520_2)之時序一τ量。同樣地，第二MLT-3波(相應第二TSC電路520_2)之時序早於第三MLT-3波(相應第三TSC電路520_3)之時序於τ量。在下列的情況下，輸出信號IF等同於具一已合成化混合波M^(3/8)(t)與輸入信號RF相乘，以下為混合波M_(3/8)(t)之數學表示式： M ^(3/8)(t)=G ₁．MLT3^(3/8)(t+τ)+G ₂．MLT3^(3/8)(t)+G ₃．MLT3^(3/8)(t-τ)

選擇τ=T/8，例如τ=π/(4 ω)，G2=2cos(π/4).G1，且G3=G1，則上述方程式可表示為：

因而，第3級諧波及第5級諧波皆被消除，且此合成波無假訊號(spurious free)直到第7級諧波。

如第8(A)圖所示，此圖為此些TSC電路及其相應的MLT-3_(3/8)波之一實施例之時序波形示意圖。這三個”sign”控制信號(SN_1、SN_2及SN_3)皆為周期T之工作周期50%之方波，而這些控制信號之時序以一T/8為間隔，如信號SN_2相對於信號SN_1則具有一延遲時間T/8，及SN_3相對於信號SN_2則具有一延遲時間T/8。三個”zero”控制信號(ZR_1、ZR_2及ZR_3)皆為周期T/2之工作周期25%(如於每一周期內T/8期間停留在高狀態，3T/8期間停留在低狀態)之矩形波；然而，這些控制信號時序以一T/8為間隔，如信號ZR_2相對於信號ZR_1則具有一延遲時間T/8，及ZR_3相對於信號ZR_2則具有一延遲時間T/8。如第8(A)圖所示，此圖為用於顯示這三個TSC電路及其相應的MLT-3^(3/8)波。藉由以個別的增益分別對每一MLT-3^(3/8)信號進行縮放，且將已縮放的MLT-3_(3/8)信號進行加總，可合成出一至近似於正弦波之波形，如第8(B)圖所示。由於合成波進似於一理想的正弦波，相較於一方波或單一MLT-3波，其諧波會大幅度 地被抑制。請注意，前述在進行訊號縮放時係使用與每一TSC電路有相關的一增益元件，及在進行加總時係使用一加總電路。

如第9圖所示，其繪示產生第8A圖內三個MLT-3波所需的控制信號之一實施電路圖。周期T/8之第一時脈CLK係由相位鎖定迴路(phase lock loop，PLL)電路所提供。周期T/4之第二時脈CLK2藉由使用一除4計數器910(divide-by-4 counter)而產生。周期T之一第三時脈CLK8係自第二時脈CLK4經使用一除2計數器(divide-by-2 counter)930而產生。因為CLK4係經由一除4計數器而產生，所以CLK4之工作周期為1/4，此原因已為熟知此技藝人士所知悉，故在此不在贅述。同樣地，因為CLK8係經由一除2計數器930而產生，所以CLK8之工作周期為1/2，此原因已為熟知此技藝人士所知悉，故在此不在贅述。第一暫存器陣列包含資料正反器(data flip flop，DFF)941、942及943，係用於第一時脈CLK之一上緣部時對第二時脈CLK4進行取樣，以產生三個”zero”信號，分別為ZR_1、ZR_2及ZR_3。此三個”zero”信號具有相同的T/2周期及相同的1/4工作周期，但時序之間隔為一T/8。第二暫存器陣列包含資料正反器(data flip flop，DFF)951、952、953及954係用於第一時脈CLK之一上緣部時對第三時脈CLK8進行取樣，以產生三個”sign”信號，分別為SN_1、SN_2及SN_3。此三個sign信號具有相同的T周期及相同的1/2工作周期，但時序間隔為T/8。請注意，由於多一個DFF(951) 設置在第二暫存器陣列內，因而，相較於前述三個”zero”信號，此三個”sign”信號具有一額外延遲T/8。資料正反器、除2計數器及除4計數器之詳細電路實施例已為熟知此技藝人士所知悉，故在此不在贅述。

至目前揭露的加總內文中，一諧波抑制頻率轉換器可藉由使用複數個並聯TSC(tri-state chopper)電路，每一TSC電路由兩邏輯信號所控制，以使複數個並聯MLT-3乘法運算，接著，執行此些乘法運算結果之加權總合(weighted sum)。特別地，一T₁=T_-1=T/3及T₀=T/6之MLT-3波具有零第三級諧波之特性，且藉由使用這特定的MLT-3波之三個並聯MLT-3乘法運算之一加權總合(weighted sum)以使一完美諧波拒斥達到第九級之要求。在另一實施例中，一T₁=T_-1=3T/8及T₀=T/8之MLT-3波比一方波具有較低諧波成分，且藉由使用這特定的MLT-3波之三個並聯MLT-3乘法運算之一加權總合(weighted sum)以使一完美諧波拒斥達到第五級之要求。

一般而言，設計者可藉由選擇較佳地一MLT-3波、多數具各自加權之並聯TSC電路而自由地設計適合電路以達到一具有期望諧波拒斥之混合波。

三態截波器基頻轉換接收器

在一直接轉換接收器內，一正交頻率轉換器必須包含一同相(In-phase)轉換路徑及一正交(quadrature)轉換路徑。上述提及的以TSC為基礎之轉換原理可延續至正交頻率轉換。於第10圖所示，一正交頻率轉換器係使用複 數個TSC電路。一輸入訊號RF分別透過一同相轉換路徑及一正交轉換路徑轉換為一同相信號I及一正交輸出信號Q。此同相轉換路徑包含一第一群增益元件(1010_1I、1020_2I等)、使用一第一群控制信號(SN_1I、ZR_1I、SN_2I、ZR_2I等)之一第一群TSC電路(1020_1I、1020_2I等)及一第一加總元件1030I。而正交轉換路徑包含一第二群增益元件(1010_1Q、1010_2Q等)、使用一第二群控制信號(SN_1Q、ZR_1Q、SN_2Q、ZR_2Q等)之一第二群TSC電路(1020_1Q、1020_2Q等)及一第二加總元件1030Q。所有”sign”信號(SN_1I、SN_1Q、SN_2I、SN_2Q等)必為相同周期(T)，而所有”zero”信號(ZR_1I、ZR_1Q、ZR_2I、ZR_2Q等)必為相同周期(T/2)。正交轉換路徑大體上與同相轉換路徑具有相同電路。同樣地，用於正交轉換路徑之控制信號(如SN_1Q、ZR_1Q、SN_2Q、ZR_2Q等)之各自波形大致上與用於同相轉換路徑之控制信號(如SN_1I、ZR_1I、SN_2I、ZR_2I等)類似，然而用於正交轉換路徑之控制信號波形相對於在同相轉換路徑內的控制信號波形則有近似一固定的時序偏移量T/4。舉例來說，SN_1Q與SN_1I具有相同波形，但SN_1Q相對於SN_1I有一固定的不變的時序偏移量T/4，及ZR_1Q與ZR_1I具有相同波形，但ZR_1Q相對於ZR_1I有一固定的時序偏移量T/4。以此方式，每一TSC電路係能有效地執行一MLT-3乘法運算，其中，在正交轉換路徑內TSC電路之任一MLT-3波相對於在同相轉換路徑內的任一MLT-3波具有一時序偏移量T/4。

在一重要特定的實施例中，設計者在同相轉換路徑內使用三個TSC電路及在正交轉換路徑內使用另外三個TSC電路，且依下列數學演算式而有效地合成一同相混合波MI₁及一正交混合波M_Q，如下所示：M _I (t)=G ₁．MLT3(t+τ)+G ₂．MLT3(t)+G ₃．MLT3(t-τ)

M _Q (t)=G ₁．MLT3(t+τ-T/4)+G ₂．MLT3(t-T/4)+G ₃．MLT3(t-τ-T/4)

至此，MLT-3波由用於每一TSC電路之信號sign及信號zero所決定，T為MLT-3波之周期，τ為一時間偏移量。在一第一實施例中，MLT-3波係選擇T₁=T_-1=T/3且T₀=T/6、τ=T/12、G1=G3及G2=2 cos(π/6)．G1，在此狀況下，一能將拒斥達到第9級諧波混合之正交降轉係被允許的。在一第二實施例中，MLT-3波中選擇T₁=T_-1=3T/8且T₀=T/8、τ=T/8、G1=G3及G2=2cos(π/4)．G1，在此狀況下，一能將拒斥達到第5級諧波混合之正交降轉係被允許。

如第11圖所示，其繪示一應用於電視調諧器之直接轉換接收器之方塊示意圖。圖中可知，接收器1100包含一前置濾波器(pre-filter)1110、一低雜訊放大(low-noise amplifier，LNA)1120、一選擇性濾波器(optional filter)1125、一以TSC為基礎之頻率轉換器1130、一同相(In-phase)路徑I及一正交(quadrature)路徑。同相路徑I包含一第一低通濾波器(low pass filter，LPF)1140_I及一第一類比至數位轉換器(analog-digital converter，ADC)1150_I。正交路徑Q包含一第二低通濾波器1140_Q、一第二ADC 1150_Q、一時脈產生器1160及一控制信號產生器1170。由天線所接收的輸入信號RF_IN經前置濾波器1110濾波後，再經LNA 1120放大，接著經選擇性濾波器1125濾波，再透過TSC基頻轉換器1130轉換為兩種信號1135_I及1135_Q。信號1135_I經第一低通濾波器1140_I濾波後，透過第一ADC 1150_I而被數位化為一第一輸出信號BB_I，同時，信號1135_Q經第二低通濾波器1140_Q濾波後，透過第二ADC 1150_Q而被數位化為一第二輸出信號BB_Q。時脈產生器1160接收一參考時脈REF、一第一組參數P1、一第二組參數P2及一控制信號BAND，且產生一第一時脈信號CLK及一第二時脈信號ACLK。第一時脈信號CLK之頻率係與戴轉換之被期望射頻信號之頻率具有一特定的關係；舉例來說，根據MLT-3^(3/8)或MLT-3^(1/3)被選擇時，則第一時脈信號CLK之頻率分別為待轉換之已期望的射頻信號之頻率8倍或12倍。控制信號產器117接收此第一時脈信號CLK及一控制信號MODE且產生複數個”sign”控制信號(SN)及複數個”zero”控制信號(ZR)。這些SN及ZR信號被提供至一以TSC為基礎之頻率轉換器1130。第二時脈信號ACLK被提供至ADC 1150_I及1150_Q以作為類比數位轉換之主時脈。在一實施例中，以TSC為基礎之頻率轉換器1130係藉由使用第10圖之TSC基頻轉換器1000來建立。

第12圖顯示第11圖之控制信號產生器1170之一實施電路。此控制信號產生器1170接收第一時脈CLK及一控制信號MODE且產生一第一群控制信號(SN_1I、ZR_1I、SN_2I 、ZR_2I、SN_2I及ZR_2I)及一第二群控制信號(SN_1Q、ZR_1Q、SN_2Q、ZR_2Q、SN_2Q及ZR_2Q)。控制信號MODE決定MLT-3波之使用：當MODE=1，使用MLT-3^(3/8)，否則使用MLT-3^(1/3)。令待轉換之欲得射頻信號周期為T。當MODE=1，時脈信號CLK之周期為T/8，否則時脈信號CLK之周期為T/12。此時脈信號CLK經一第一除2計數器(divide-by-2 counter)1210進行除頻，以產生一第二時脈CLK2。第二時脈CLK2經一除3計數器(divide-by-3 counter)1220進一步進行除頻，以產生一第三時脈CLK6。此時脈信號CLK經一除4計數器(divide-by-4 counter)1215進行除頻，以產生一第四時脈CLK4。一第一多工器1211在CLK4與CLK6中選出一第五時脈CLK’：當MODE=1，CLK4被選出，否則CLK6被選出。另一實施例中，CLK’具有T/2。CLK’更進一步被一第二除2計數器1230進行除頻以產生具周期T之一第六時脈CLK”。第一暫存器陣列包含資料正反器(data flip flop，DFF)1241-1246，係用作於第一時脈CLK之一上緣部時對CLK’進行取樣，以產生三個”zero”信號，分別為ZR_1、ZR_2及ZR_3，及三個中間信號Z1、Z2及Z3。此三個”zero”信號及三個中間信號具有相同的T/2周期及相同的1/4或1/3工作周期，但依控制信號MODE之值，此些信號之時序間隔為一T/8或T/12。第二暫存器陣列包含資料正反器(data flip flop，DFF)1251-1257係用於第一時脈CLK之一上緣部時對第六CLK”進行取樣，以產生三個同相SN_1、SN_2及SN_3”sign”信號，及三個中間信號S1、S2及S3。此 三個sign信號具有相同的T周期及相同的1/2工作周期，但依控制信號MODE之值，時序間隔為T/8或T/12。三個多工器1261-1263在{ZR_3I、Z1及Z2}及{Z1、Z2及Z3}進行選擇以產生正交信號”zero”：當MODE=1，則ZR_3I、Z1及Z2被選出以分別作為ZR_1 Q、ZR_2 Q及ZR_3Q；否則，Z1、Z2及Z3被選出以分別作為ZR_1 Q、ZR_2 Q及ZR_3Q。在忽略MODE值之情況下，則ZR_1Q、ZR_2 Q及ZR_3Q分別相對於ZR_1I、ZR_2I及ZR_3I具有一T/4之一偏移量。另外三個多工器1271-1273在{SN_3I、S1及S2}及{S1、S2及S3}進行選擇以產生正交信號”sign”：當MODE=1時，SN_3I、S1及S2被選出以分別作為SN_1Q、SN_2 Q及SN_3Q；否則，S1、S2及S3被選出分別作為SN_1 Q、SN_2 Q及SN_3Q。在忽略MODE值之情況下，則SN_1Q、SN_2 Q及SN_3Q分別相對於SN_1I、SN_2I及SN_3I具有一T/4之一偏移量。請注意，由於多一個DFF(1251)設置在第二暫存器陣列內，因而，依照MODE之值，此三個”sign”信號相較於前述三個”zero”信號具有一額外延遲T/8或T/12。

如第13圖所示，此圖為第11圖之時脈產生器1160之一實施電路。圖中可知，時脈產生器1160包含：一用於接收參考時脈REF及第一組參數P1且產生一第一中間時脈信號C1之第一相位鎖定迴路PLL1 1310、一用於接收參考時脈REF及第二組參數P2且產生一第二中間時脈信號C2之第二相位鎖定迴路PLL2 1320及一用於接收第一中間時脈信號C1、第二中間時脈信號C2及控制信號BAND且產生第 一時脈CLK與第二時脈ACLK之兩個多工器1330及1340。當控制信號BAND=1，選出用於第一時脈CLK之第一中間時脈信號C1及用於第二時脈ACLK之第二中間時脈信號C2，否則選出用於第一時脈CLK之第二中間時脈信號C2及用於第二時脈ACLK之之第一中間時脈信號C1。本實施例中相位鎖定迴路電路之詳細電路實施例已為熟知此技藝人士所知悉，故在此不在贅述。參數P1及參數P2係分別用於控制第一相位鎖定迴路PLL1與第二相位鎖定迴路PLL2之電路必要參數。這些參數係為與設計相關且可包含下列參數：參考分割比(division ratio)、回授分割比、輸出分割比及一組電路元件之數值(電阻、電容、電流源等)。每一第一相位鎖定迴路PLL1與第二相位鎖定迴路PLL2具有一涵蓋某一特定頻率範圍之可控制振盪器。一般而言，在第一相位鎖定迴路電路PLL1內的可控制振盪器涵蓋一頻率範圍與在第二相位鎖定迴路電路PLL2內的可控制振盪器涵蓋的頻率範圍最好不要重疊。至此，可使得時脈產生器1160比有重疊現象更能涵蓋較寬廣的頻率範圍。請再參閱第11圖，參數P1、參數P2、控制信號BAND及控制信號MODE係根據待被降轉之欲得之射頻信號頻率而設定。令待降轉之射頻信號頻率為1/T。一般而言，除非於時脈產生器1160內的第一相位鎖定迴路電路PLL1及第二相位鎖定迴路電路PLL2無法產生12/T頻率，否則最好將控制信號MODE設為0(如MLT-3^(1/3)波被使用於正交頻率轉換器1130)。亦是，無論何時盡量從第一相位鎖定迴路電路PLL1或第二相位鎖定迴路電路PLL2產生所需的時脈(頻率12/T)，則設計者可較佳地選擇 ^(1/3)(超出MLT-3^(3/8))以達到一較好的諧波拒斥。一旦控制信號MODE被設定時，控制信號BAND依相位鎖定迴路電路PLL所產生的所需的時脈CLK(頻率12/T或8/T)而設定。若第一相位鎖定迴路電路PLL1及第二相位鎖定迴路電路PLL2皆可產生所需時脈CLK，則可選出及產生一較佳的時脈(具較少的抖動(jitter))。相對於時脈CLK之頻率必須被調整以回應被降轉的無線射頻頻率，第二時脈ACLK之頻率不需要調整，因此可設定為有一固定值。當然，設計者仍可調整第二時脈ACLK之頻率；然而，此舉並無任何好處。一旦控制信號BAND及控制信號MODE被設定時，參數P1及參數P2亦被設定，以使第一中間時脈信號C1及第二中間時脈信號C2之其一(在第13圖內的時脈產生器1160)具有一12/T頻率(當控制信號MODE=0)或8/T頻率(當控制信號MODE=1)而其餘的時脈信號具有一特定值的一頻率。

另一實施例

如上述所題及的技術內文可知，本發明可以多種形式來實現，例如：

1.一附加在相關聯TSC電路(於一頻率轉換路徑)之增益元件，用以有效縮放TSC電路所執行的MLT-3乘法運算，此增益元件能被設置在TSC電路之前或TSC電路之後。舉例來說，於第8圖中增益級1010_1I能被設置在TSC 1020_1I之前，但同樣地也能被設置在TSC 1020_1I之後。在第10圖中，若增益元件1010_1I被置放在TSC 1020_1I之後(如增益元件1010_2I被設置在TSC 1020_2I之後，增益元件1010_1Q被設置在TSC 1020_1Q等等)，則其餘的增益元件也可同樣地被置放在各自TSC電路之後，致使所有並聯的路徑亦有良好的相配。

2.一附加在相關聯TSC電路(於一頻率轉換路徑)之增益元件，用以有效縮放TSC電路所執行的MLT-3乘法運算，且此增益元件係使用一電流模式(current-mode)裝置，如轉導放大器(trans conductance amplifier)或一電壓模式(voltage-mode)裝置，如運算放大器(operational amplifier)之其一來實現。

3.一用於對複數個以TSC為基礎之頻率轉換電路之所有輸出信號進行加總之加總電路，其可由下列方式得以實現，(1)當在TSC基頻轉換路徑內所有的增益元件以電流模式裝置來實現，將所有輸出端之直接相連接，或(2)當在TSC基頻轉換路徑內所有的增益元件以電壓模式裝置來實現時，以一運算放大器來實現加總電路。

4.設計者可選擇在數位時域內實現”縮放”及”加總”功能，以取代複數個用來實現”縮放”功能之類比增益元件及用來將複數個轉換路徑之輸出信號加總之一類比加總電路。在一數位時域之實施例不需要類比增益元件，其分別地使用複數個TSC電路以將一輸入射頻信號轉換為複數個轉換信號，此些轉換信號分別地由複數個低通濾波器進行濾波，而此些低通濾波器之輸出信號由複數個類比至數位轉換器被數位地為複數個數位字元；此些數位字元分別地由複數個數位式增益元件進行縮放；最後將 縮放後之數位字元加總在一起以產生一最終輸出信號。請參閱第11圖，當在TSC基頻轉換電路1130內於數位時域內實現”縮放”及”加總”功能時，信號1135I與信號1135Q為最後已數位化基頻輸出信號，而低通濾波器1140_I與低通濾波器1140_Q及ADC 1150_I與ADC 1150_Q必須被移除。

5. MLT-3^(3/8)及MLT-3^(1/3)正好是以一”sign”信號及一”zero”信號來實現的MLT-3波之兩適宜的範例。設計者能實現藉由較佳地選擇用於”sign”信號及”zero”信號之多個周期、工作周期及時間偏移量來實現其餘MLT-3波。設計者可選擇MLT-3^(1/2)，其中此MLT-3_(1/2)係為一MLT-3波藉由將”zero”信號設為邏輯性低狀態而衰退為一方波之特例。

6.使用具三個”sign”信號及”zero”信號之三個TSC電路以實現一頻率降轉係正好是一適宜的範例。設計者自由地選擇具適當時間的”sign”信號及”zero”信號之TSC電路並適當加權以實現一頻率降轉而達到諧波拒斥之一期望的成效。

7.設計者可從超過多個MLT-3波中選擇來取代在兩MLT-3波(如MLT-3^(3/8)及MLT-3^(1/3))。舉例來說，設計者可在MLT-3^(1/2)、MLT-3^(3/8)及MLT-3^(1/3)中選擇用於一帶降轉之無線射頻頻率。此一實施例中，此控制信號MODE必需具有三個可能的數值。

8.設計者可選擇使用一專用MLT-3波(如MLT-3^(3/8)或 MLT-3^(1/3))，來取代在兩MLT-3波(如MLT-3^(3/8)及MLT-3^(1/3))中選擇。此一實施例中，設計者不需要MODE信號，且第12圖所示之控制信號產生器1170可大幅度地被簡化。舉例來說，依照MLT-3波被使用的情形，在第12圖內的控制信號產生器1170之所有的多工器可被移除，同樣地，一些除頻計數器可被移除。

9.設計者可選擇以使用超過兩相位鎖定迴路電路但只能在這些相位鎖定迴路電路之其中中選擇以產生第一時脈CLK及第二時脈ACLK，來取代使用兩相位鎖定迴路電路而產生第一時脈CLK及第二時脈ACLK。此種配置方式需要較多的電路，但存有一優勢，亦是對於每一相位鎖定迴路電路之頻率範圍的需求可被減低。此一實施例，控制信號BAND具有超過兩種可能數值。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧直接轉換接收機

110‧‧‧前置濾波器

120‧‧‧低雜訊放大器

122‧‧‧無線射頻信號

130_I‧‧‧第一混合器

140_I‧‧‧第一低通濾波器

150_I‧‧‧第一類比數位轉換器

130_Q‧‧‧第二混合器

140_Q‧‧‧第二低通濾波器

150_Q‧‧‧第二類比數位轉換器

200‧‧‧TSC電路

210~280‧‧‧時間間隔

300‧‧‧TSC電路

310~380‧‧‧開關

500A,500B‧‧‧頻率轉換器

510_1,510_2,510_N‧‧‧增益元件

520_1,520_2,520_N‧‧‧TSC電路

530‧‧‧加總電路

710,730‧‧‧除2計數器

720‧‧‧除3計數器

741,742,743,751,752,753,754‧‧‧資料正反器(DFF)

910‧‧‧除4計數器

930‧‧‧除2計數器

941,942,943,951,952,953,954‧‧‧資料正反器(DFF)

1010_1I,1010_2I至1010_NI‧‧‧第一群增益元件

1020_1I,1020_2I至1020_NI‧‧‧第一群TSC電路

1030I‧‧‧第一加總元件

1010_1Q,1010_2Q至1010_NQ‧‧‧第二群增益元件

1020_1Q,1020_2Q至1020_NQ‧‧‧第二群TSC電路

1030Q‧‧‧第二加總元件

1110‧‧‧前置濾波器

1100‧‧‧接收器

1120‧‧‧低雜訊放大器

1125‧‧‧選擇性濾波器

1000,1130‧‧‧TSC基頻轉換器

1135I,1135Q‧‧‧信號

1140_I‧‧‧第一低通濾波器

1140_Q‧‧‧第二低通濾波器

1150_I‧‧‧第一類比至數位轉換器

1150_Q‧‧‧第二類比至數位轉換器

1160‧‧‧相位鎖定迴路

1170‧‧‧控制信號產生器

1210‧‧‧第一除2計數器

1211‧‧‧第一多工器

1215‧‧‧除4計數器

1220‧‧‧除3計數器

1230‧‧‧第二除2計數器

1241~1246,1251~1257‧‧‧資料正反器

1310‧‧‧第一相位鎖定迴路

1320‧‧‧第二相位鎖定迴路

1261~1263,1330,1340‧‧‧多工器

IN+,IN-‧‧‧差動輸入信號

OUT+,OUT-‧‧‧差動輸出信號

SN+,SN-‧‧‧第一控制信號

ZR+,ZR-‧‧‧第二控制信號

SW‧‧‧開關

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：第1圖係繪示習知直接轉換接收器之方塊示意圖；第2圖係繪示一三態截波器(tri-state chopper)電路之符號(A)及一實際電路(B)；第3圖係繪示一三態截波器電路之一實施電路；第4圖係繪示在一三態截波器電路之一實施MLT-3波形示 意圖；第5A圖係繪示使用複數個三態截波器電路之一頻率轉換器之實施電路；第5B圖係繪示使用複數個三態截波器電路之一頻率轉換器之另一實施電路；第6圖標誌(A)係繪示多個控制信號之一時序圖及於第5A圖或第5B圖之頻率轉換器之相關MLT-3波形，標誌(B)係繪示經加權總合後的一混合波形；第7圖係繪示於第6圖用於產生多個控制信號之一實施電路；第8圖標誌(A)係繪示多個控制信號之另一時序圖及於第5A圖或第5B圖之頻率轉換器之相關MLT-3波形，標誌(B)係繪示經加權總合後的一混合波形；第9圖係繪示於第8圖之產生多個控制信號之一實施電路；第10圖係繪示使用複數個三態截波器電路之一正交頻率轉換器之一實施電路；第11圖係繪示使用一TSC基頻正交轉換器之一直接轉換接收器之一實施電路；第12圖係繪示用余第11圖之接收器之一控制信號產生器之一實施電路；以及第13圖係繪示用余第11圖之接收器之一時脈產生器之一實施電路。

300‧‧‧TSC電路

310~380‧‧‧開關

IN+,IN-‧‧‧差動輸入信號

OUT+,OUT-‧‧‧差動輸出信號

SN+,SN-‧‧‧第一控制信號

ZR+,ZR-‧‧‧第二控制信號

SW‧‧‧開關

Claims (24)

1. 一種接收器，包含：一增益元件，用於接收一輸入信號及產生一已放大信號；一正交轉換器，用於接收該已放大信號、一第一組三態信號及一第二組三態信號，且用於產生一第一中間信號及一第二中間信號；一第一濾波器，用於接收該第一中間信號及產生一第三中間信號；一第二濾波器，用於接收該第二中間信號及產生一第四中間信號；一第一類比數位轉換器，用於接收該第三中間信號及產生一第一輸出信號；一第二類比數位轉換器，用於接收該第三中間信號及產生一第二輸出信號；以及一控制信號產生器，用於產生該第一組三態信號及該第二組三態信號。
2. 如申請專利範圍如申請專利範圍第1項所述之接收器，其中該接收器係為一電視調諧器(TV tuner)。
3. 如申請專利範圍第1項所述之接收器，其中在該第一組三態信號內所有的三態信號及在該第二組三態信號內所有的三態信號具有實質上相同的週期性(periodicity)，且具有實質上相同的波形。
4. 如申請專利範圍第3項所述之接收器，其中在該第一組三態信號內所有的三態信號具有不同的時序偏移量。
5. 如申請專利範圍第4項所述之接收器，其中在該第二組三 態信號內所有的三態信號具有不同的時序偏移量。
6. 如申請專利範圍第1項所述之接收器，其中在該第一組三態信號內所有的三態信號係藉由兩個二進制信號來表示。
7. 如申請專利範圍第6項所述之接收器，其中兩個二進制信號皆為週期性的，且兩個二進制信號之其一的頻率實質上為兩個二進制信號之另一的兩倍。
8. 如申請專利範圍第1項所述之接收器，其中該接收器包含複數個相位鎖定迴路。
9. 如申請專利範圍第8項所述之接收器，其中該接收器更包含一時脈選擇電路，用以產生一第一時脈以及一第二時脈，其中該控制信號產生器係產生該第一組三態信號及該第二組三態信號以回應該第二時脈。
10. 如申請專利範圍第9項所述之接收器，其中該控制信號產生器包含一計數器，用以接收該第二時脈及產生一除頻(divided-down)時脈。
11. 如申請專利範圍第10項所述之接收器，其中該控制信號產生器更包含複數個取樣電路，該些取樣電路係根據該第二時脈之一邊緣運作，以自該除頻時脈產生複數個已取樣時脈。
12. 如申請專利範圍第11項所述之接收器，其中在該第一組三態信號或該第二組三態信號內，至少一些該已取樣的時脈形成至少一部分該些三態信號。
13. 一種處理輸入信號方法，該方法包含：放大該輸入信號以產生一已放大信號；分別地使用一第一組三態信號及一第二組三態信號以將該已放大信號降轉(down-converting)為一第一中間信號 及一第二中間信號；濾波該第一中間信號以產生一第三中間信號；濾波該第二中間信號以產生一第四中間信號；根據一第一時脈以將該第三中間信號數位化為一第一輸出信號；根據該第一時脈以將該第四中間信號數位化為一第二輸出信號；以及根據一第二時脈而產生該第一組三態信號及該第二組三態信號。
14. 如申請專利範圍第13項所述之方法，其中進行放大之步驟包含一濾波功能。
15. 如申請專利範圍第13項所述之方法，其中在該第一組三態信號內所有的三態信號及在該第二組三態信號內所有的三態信號具有實質上相同的週期且具有實質上相同的波形。
16. 如申請專利範圍第15項所述之方法，其中在該第一組三態信號內所有的三態信號具有不同的時序偏移量。
17. 如申請專利範圍第16項所述之方法，其中在該第二組三態信號內所有的三態信號具有不同的時序偏移量。
18. 如申請專利範圍第13項所述之方法，其中在該第一組三態信號內每一三態信號藉由兩個二進制信號來表示，且在該第二組三態信號內每一三態信號亦是如此。
19. 如申請專利範圍第18項所述之方法，其中兩個二進制信號皆為週期性的，且兩個二進制信號之其一的頻率實質上為兩個二進制信號之另一的兩倍。
20. 如申請專利範圍第13項所述之方法，其中該方法更包含：依據一參考時脈以產生該第一時脈及該第二時脈。
21. 如申請專利範圍第20項所述之方法，其中產生該第一時脈及該第二時脈之步驟更包含：依據該參考時脈以產生複數個中間時脈；以及在該複數個中間時脈中進行選取以產生該第一時脈及該第二時脈。
22. 如申請專利範圍第13項所述之方法，其中產生該些三態信號步驟更包含：使用一除頻計數器對該第二時脈進行除頻以產生一除頻時脈。
23. 如申請專利範圍第22項所述之方法，其中產生該些三態信號步驟更包含：使用根據該第二時脈而運作之複數個取樣電路，以依據該除頻時脈來產生複數個已取樣時脈。
24. 如申請專利範圍第23項所述之方法，其中在該第一組三態信號或該第二組三態信號內，至少一些該已取樣的時脈形成至少一部分該些三態信號。