TWI392246B - 可消除多重序列干擾之解展頻系統 - Google Patents

Description

可消除多重序列干擾之解展頻系統

本發明係有關於一種解展頻系統，特別係有關於一種可消除多重序列干擾之解展頻系統。

在無線通訊技術中，展頻(Frequency Spreading)技術是一種常用來抗干擾的技術，而一個標準制定展頻碼的選擇通常要考慮的是其正交性及保密性，故一個通訊標準在制定時有時候會選擇一個非正交的展頻碼，此時，碼間的多重序列干擾(Multi-Sequence Interference,MSI)將會對解碼效能產生影響。以IEEE 802.15.4-2006 915MHz的ASK調變標準展頻碼為例，其標準所訂的原始展頻碼如表1所示。

若以矩陣T ₁ 定義表一，則

由矩陣T ₁ 可得知此展頻碼內為非正交，其中非對角線的元素若不為零者，即為MSI可能產生的干擾部份，因此，展頻碼設計者大都會致力於尋找碼內交互相關性(Cross-Correlation)較低的展頻碼以減少此類干擾，惟，其功效上僅能減少MSI，並無法消除MSI及其對系統效能之影響。

本發明之主要目的係在於提供一種可消除多重序列干擾之解展頻系統，其係包含一計數器、一解展頻選擇線對照表、一可選擇之加權訊號輸出單元、一循環累加電路以及一位元判斷器，該解展頻選擇線對照表係連接該計數器，該可選擇之加權訊號輸出單元係連接該解展頻選擇線對照表，該循環累加電路係連接該計數器及該可選擇之加權訊號輸出單元，而該位元判斷器係連接該循環累加電路及該計數器，本發明之解展頻系統所產生之解展頻碼不僅可有效消除多重序列干擾，且對於自身序列之自我相關性亦不會造成影響，其功效上可大幅提昇系統效能。

請參閱第1圖，其係本發明之一較佳實施例，一種可消除多重序列干擾之解展頻系統係包含一計數器10、一解展頻選擇線對照表20、一可選擇之加權訊號輸出單元30、一循環累加電路40以及一位元判斷器50，在本實施例中，該計數器10係用以接收一時間同步控制訊號，而該時間同步控制訊號係可定位或初始化該計數器10內部的值，此值代表目前符元中的子碼位置，該解展頻選擇線對照表20係連接該計數器10，且該解展頻選擇線對照表20係會依目前子碼位置選出相對應的輸入子碼訊號的加權，請再參閱第1圖，該可選擇之加權訊號輸出單元30係連接該解展頻選擇線對照表20且接收一子碼訊號，在本實施例中，該可選擇之加權訊號輸出單元30係會輸出一加權訊號，且其輸出倍數係為-3倍、-2倍、-1倍、1倍、2倍及3倍，其中2倍與-2倍係為1倍與-1倍之左移電路，故不會增加複雜度，此外，該可選擇之加權訊號輸出單元30係包含有一全加器31、一第一補數產生器32、一第二補數產生器33及一多工器34，在本實施例中，該全加器31、該第一補數產生器32及該第二補數產生器33係連接該多工器34，而該多工器34係連接該解展頻選擇線對照表20及該循環累加電路40。

請再參閱第1圖，該循環累加電路40係連接該計數器10及該可選擇之加權訊號輸出單元30，且該循環累加電路40係包含有一全加器41及一累加暫存器42，在本實施例中，該全加器41係連接該可選擇之加權訊號輸出單元30，而該累加暫存器42係連接該計數器10，此外，該位元判斷器50係連接該循環累加電路40之該累加暫存器42及該計數器10，在本實施例中，由該可選擇之加權訊號輸出單元30所輸出之該加權訊號係會累加在該累加暫存器42內，等到該計數器10數到最後一個子碼時，該計數器10將會發出一個訊號告知該位元判斷器50符元結束，此時，該位元判斷器50係會依照訊號結算結果來判斷資料值是0或者是1，同時，此資料值可保留一個符元時間，以待下個符元結束時即進行更新。

以IEEE 802.15.4-2006之ASK模式為例，為對應表2所示之可消除多重干擾展頻碼，其係可使用5個本發明之解展頻系統，其中每列表2中的序列資訊共5列之解展頻碼將對應至各該解展頻選擇線對照表20之內容，一共對應5組解展頻系統，亦即各該解展頻選擇線對照表20係會依表2之不同序列而存有不同的內容，並解碼出對應不同序列位址的資訊，此外，當使用5個本發明之解展頻系統產生一組完整解展頻碼時，該計數器10係為5個解展頻系統的共用電路，因此，該計數器10之數量僅需一個即可。

若以矩陣T ₂ 定義表2，則

其係為一完全正交的矩陣，故在接收端可將原始設計會產生的MSI干擾消除，一般而言，消除MSI干擾代表著傳送端與接收端各序列的交互相關性(Cross-Correlation)為零，但對於自身序列的自我相關性(Auto-Correlation)會有變小的情形，反而會造成效能衰退，然而，本發明之解展頻系統所產生之解展頻碼不僅可消除MSI干擾，其自我相關性亦不會隨之變小。此外，若以實行考量，本發明所增加硬體複雜度為3倍的加法器表中僅有10個，而硬體化之後以子碼週期累加的方式來實行時，相較於使用舊解展頻電路，本發明僅增加5個加法器即完成可消除MSI干擾之解展頻系統。

請參閱第2圖，其係顯示利用本發明之解展頻碼與標準解展頻碼之效能模擬結果比較圖，由圖中結果可知，不論在無頻率偏移、無取樣偏移環境中或是在最大頻率偏移、最大取樣偏移環境中，本發明之解展頻系統所產生之解展頻碼皆有同樣的效能增益。

本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。

10．．．計數器

20．．．解展頻選擇線對照表

30．．．可選擇之加權訊號輸出單元

31．．．全加器

32．．．第一補數產生器

33．．．第二補數產生器

34．．．多工器

40．．．循環累加電路

41．．．全加器

42．．．累加暫存器

50．．．位元判斷器

第1圖：依據本發明之一較佳實施例，一種可消除多重序列干擾之解展頻系統架構圖。

第2圖：本發明所用解展頻碼與標準解展頻碼之效能比較圖。

10．．．計數器

20．．．解展頻選擇線對照表

30．．．可選擇之加權訊號輸出單元

31．．．全加器

32．．．第一補數產生器

33．．．第二補數產生器

34．．．多工器

40．．．循環累加電路

41．．．全加器

42．．．累加暫存器

50．．．位元判斷器

Claims (7)

1. 一種可消除多重序列干擾之解展頻系統，其包含：一計數器；一解展頻選擇線對照表，其係連接該計數器；一可選擇之加權訊號輸出單元，其係連接該解展頻選擇線對照表，該可選擇之加權訊號輸出單元之輸出倍數係為-3倍、-2倍、-1倍、1倍、2倍及3倍；一循環累加電路，其係連接該計數器及該可選擇之加權訊號輸出單元；以及一位元判斷器，其係連接該循環累加電路及該計數器。
2. 如申請專利範圍第1項所述之可消除多重序列干擾之解展頻系統，其中2倍與-2倍係為1倍與-1倍之左移電路。
3. 如申請專利範圍第1項所述之可消除多重序列干擾之解展頻系統，其中該循環累加電路係包含有一全加器及一累加暫存器，該全加器係連接該可選擇之加權訊號輸出單元。
4. 如申請專利範圍第3項所述之可消除多重序列干擾之解展頻系統，其中該循環累加電路之該累加暫存器係連接該計數器。
5. 如申請專利範圍第3項所述之可消除多重序列 干擾之解展頻系統，其中該位元判斷器係連接該循環累加電路之該累加暫存器。
6. 如申請專利範圍第1項所述之可消除多重序列干擾之解展頻系統，其中該可選擇之加權訊號輸出單元係包含有一全加器、一第一補數產生器、一第二補數產生器及一多工器，該全加器、該第一補數產生器及該第二補數產生器係連接該多工器。
7. 如申請專利範圍第6項所述之可消除多重序列干擾之解展頻系統，其中該可選擇之加權訊號輸出單元之該多工器係連接該解展頻選擇線對照表及該循環累加電路。