TWI387970B - 讀取非揮發記憶體之系統及方法 - Google Patents

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Description

讀取非揮發記憶體之系統及方法
本發明係關於非揮發記憶體及操作非揮發記憶體之方法。詳言之，本申請案係關於浮動閘極記憶體單元個別地保存資料之一或多個位元的非揮發記憶體陣列，及自該等記憶體單元讀取資料的方法。
非揮發記憶體系統用於各種應用中。一些非揮發記憶體系統嵌入於諸如個人電腦之較大系統中。其他非揮發記憶體系統可抽取地連接至主機系統且可在不同主機系統之間互換。該等抽取式記憶體系統之實例包括記憶卡及USB快閃驅動器。包括非揮發記憶卡之電子電路卡已根據多個熟知標準而在商業上實施。記憶卡與個人電腦、蜂巢式電話、個人數位助理(PDA)、數位相機、數位電影攝影機、攜帶型音訊播放器及用於儲存大量資料的其他主機電子設備一起使用。該等卡通常含有一可重複程式化之非揮發半導體記憶體單元陣列以及一控制器，該控制器控制並支援記憶體單元陣列之操作且與該卡所連接至之主機介面連接。若干相同類型之卡可在經設計以接納該類型之卡的主機卡槽中互換。然而，許多電子卡標準之發展已形成在各種程度上彼此不相容的不同類型卡。根據一標準而製造之卡通常不可與一經設計以與另一標準之卡一起操作的主機一起使用。記憶卡標準包括PC卡標準、CompactFlashTM 卡(CFTM 卡)標準、SmartMediaTM 卡標準、多媒體卡(MMCTM ) 標準、安全數位(SD)卡標準、miniSDTM 卡標準、用戶識別碼模組(SIM)標準、Memory StickTM 標準、記憶棒雙重卡標準及microSD/TransFlashTM 記憶體模組標準。存在可以商標"Cruzer"自SanDisk公司購得的若干USB快閃驅動器產品。USB快閃驅動器通常比上文描述之記憶卡大且形狀與上文描述之記憶卡不同。
不同類型之記憶體陣列架構用於非揮發記憶體系統中。在一類型之架構中，NAND陣列、一連串兩個以上(諸如16或32個)記憶體單元之串與在個別位元線與參考電位之間的一或多個選擇電晶體連接在一起以形成記憶體單元之行。字線延伸越過大量此等行內的記憶體單元。
在稱為單位階記憶體單元(SLC)設計的設計中，個別記憶體單元可保存資料之一位元。在一些實例中，在稱為多位階記憶體單元(MLC)設計的設計中，一記憶體單元可保存資料之兩個或兩個以上位元。
根據本發明之一實施例的讀取儲存於非揮發記憶體陣列中之資料的方法包含：藉由個別比較複數個記憶體單元中之每一者的電特性之值與第一至少一預定值而對該複數個記憶體單元執行第一讀取操作，以自該複數個記憶體單元中之每一者獲得包括至少一位元之第一原始資料；執行該第一原始資料之ECC解碼；在執行該第一原始資料之ECC解碼的同時，藉由個別比較該複數個記憶體單元中之每一者的電特性之值與不同於第一至少一預定值的第二至少一 預定值而對該複數個記憶體單元執行第二讀取操作，以自該複數個記憶體單元中之每一者獲得包括至少一位元之第二原始資料；若第一原始資料之ECC解碼不成功，則執行第二原始資料之ECC解碼；及若第一原始資料之ECC解碼成功，則丟棄第二原始資料而不執行第二原始資料之ECC解碼。
根據本發明之一實施例之讀取儲存於非揮發記憶體陣列中之資料的方法包含：使用第一組讀取參數讀取儲存於非揮發記憶體陣列中之複數個位元，以獲得第一組原始資料；對第一組原始資料執行ECC操作；及在對第一組原始資料執行ECC操作的同時，使用第二組讀取參數讀取儲存於非揮發記憶體陣列中之複數個位元，以獲得第二組原始資料。
根據本發明之一實施例之讀取儲存於快閃記憶體陣列中之資料的方法包含：藉由個別比較複數個記憶體單元之每一者的臨限電壓與第一至少一參考電壓而對該複數個記憶體單元執行第一讀取操作，以獲得對應於儲存於該複數個記憶體單元中之邏輯頁之資料的第一原始資料；執行第一原始資料之ECC解碼；在執行第一原始資料之ECC解碼的同時，藉由個別比較複數個記憶體單元中之每一者的臨限電壓與不同於該第一至少一參考電壓之第二至少一參考電壓而對該複數個記憶體單元執行第二讀取操作，以獲得對應於儲存於該複數個記憶體單元中之邏輯頁之資料的第二原始資料；若第一原始資料的ECC解碼不成功，則執行第 二原始資料之ECC解碼；及若第一原始資料的ECC解碼成功，則輸出自解碼第一原始資料所獲得之資料，且丟棄第二原始資料而不執行對第二原始資料之ECC解碼。
根據本發明之一實施例的非揮發記憶體系統包含：一非揮發記憶體陣列，其包括並行讀取的複數個記憶體單元；一讀取電路，其根據第一讀取方案讀取儲存於該複數個記憶體單元中的資料之複數個位元以提供一第一輸出，且根據第二讀取方案讀取儲存於該複數個記憶體單元中的資料之複數個位元以提供一第二輸出；及一ECC解碼電路，其連接至讀取電路，該ECC解碼電路接收來自讀取電路之第一輸出，且在讀取電路根據第二讀取方案讀取儲存於該複數個記憶體單元中的資料之複數個位元之同時，對第一輸出執行ECC解碼。
根據本發明之一實施例的非揮發記憶體系統包含：一非揮發記憶體陣列，其儲存複數個資料頁；一讀取電路，其具有複數個讀取模式，該複數個讀取模式中之每一者比較來自記憶體單元之電量測與不同組之一或多個預定值以提供一輸出，該讀取電路在模式之非重複序列中對資料之一部分執行複數個讀取操作直至指示一結束條件為止；及一ECC電路，其在讀取電路在模式之序列中之後續模式中對資料之該部分執行讀取操作的同時對讀取電路之每一輸出執行ECC解碼，當該ECC電路成功解碼讀取電路之輸出時，該ECC電路將一指示結束條件之信號提供至讀取電路。
圖1展示根據本發明之一實施例的非揮發記憶體系統100之一部分。詳言之，圖1展示用於儲存資料之非揮發記憶體單元的陣列102。圖1亦展示連接至陣列102並用於存取記憶體陣列102之記憶體單元以用於讀取、寫入及抹除資料的周邊電路104、106、108。列解碼器電路104連接至字線，該等字線在水平方向上延伸。行解碼器及讀取/寫入電路106連接至位元線，該等位元線在垂直方向上延伸。行解碼器及讀取/寫入電路106可包括感測放大器、多工電路及一或多個暫存器。儘管圖1展示一簡單組態，但是亦可使用其他組態。在美國專利公開案第2006/0221696號中描述了該等組態之實例。
本發明之態樣可與多種非揮發記憶體陣列一起使用。在一實例中，記憶體陣列由快閃記憶體單元組成，快閃記憶體單元個別地包括一具有浮動閘極之電晶體。在程式化期間根據待儲存於記憶體單元中之資料而使電荷位於浮動閘極上，且記憶體單元之臨限電壓相應地改變。可藉由比較記憶體單元之臨限電壓與預定電壓來讀取記憶體單元。快閃記憶體陣列之實例包括NOR及NAND陣列。
在典型NOR陣列中，行中之記憶體單元連接於兩個位元線之間且沿一列之記憶體單元具有由字線連接在一起的選擇閘極。在典型NAND配置中，記憶體單元串聯連接在一起以形成串，在串之每一末端處具有選擇電晶體。該串在一末端(汲極)處連接至一位元線且列中之串在另一(源極) 末端處連接在一起。字線延伸以形成記憶體單元之控制閘極。在美國專利第5,570,315號、第5,774,397號及第6,046,935號中提供了NAND架構之實例。
在NAND記憶體系統中，大體藉由在將預定電壓施加至字線及選擇線時感測各位元線之電流或電壓而自記憶體陣列讀取資料。詳言之，串中之一記憶體單元具有一(經由字線)施加至其控制閘極的讀取電壓，同時所有其他記憶體單元藉由將一充足電壓施加至其控制閘極而接通。因而，被讀取之記憶體單元控制流過該串之電流及位元線上之所得電壓。所得電流及電壓視正被讀取之記憶體單元的臨限電壓而定。因而，可藉由感測一流過記憶體單元之電流、位元線上之電壓或藉由感測位元線經由記憶體單元而放電的時間來讀取記憶體單元之狀態及其臨限電壓。即使此等技術可能不直接量測臨限電壓，但是其量測一視記憶體單元電晶體之臨限電壓而定的參數且可被認為間接地感測記憶體單元之臨限電壓。
圖1亦展示一連接至行解碼器及讀取/寫入電路106之錯誤校正編碼(ECC)電路108。ECC電路108可位於與記憶體陣列102相同(例如，與專用晶片上電路相同)之晶粒上，或可形成位於同一晶片或不同晶片上的控制器之部分。ECC電路108對資料執行編碼及解碼操作。詳言之，待儲存之資料係在儲存之前被編碼。編碼大體涉及變換資料，使得在所儲存之資料中存在某些冗餘，而得以偵測並校正在讀取資料時可能發生在其中的錯誤。可使用各種ECC方案， 包括附加多個位元(例如，同位位元)之方案及變換一些資料位元或所有資料位元之方案。簡單錯誤校正碼藉由儲存額外的同位位元而編碼資料，其係在將資料寫入至記憶體系統中時，將位元群之同位設定成一所需邏輯值。在自記憶體系統讀取資料後，即藉由ECC再次計算位元群之同位。由於資料損毀，所計算之同位可能與所需的同位條件不符，且ECC可能會偵測該損毀。可依區段為基礎將ECC套用於區段，使得每一區段儲存有一些額外的冗餘位元。舉例而言，具有512個位元組之資料的區段可在儲存之前附加8個位元組之ECC資料。大體而言，所使用的冗餘位元愈多，可偵測並校正之錯誤的數目愈高。
ECC可具有至少兩個功能：錯誤偵測及錯誤校正。此等功能中之每一者的能力通常是以可偵測為錯誤且後續可校正的位元之數目來量測。偵測能力可與校正能力相同或大於校正能力。典型ECC可偵測的錯誤位元之數目高於其可校正的錯誤位元之數目。有時將資料位元及同位位元之集合稱為字。早期實例為(7,4)漢明碼，其具有偵測每字(在此實例中為七個位元)最多達兩個錯誤的能力，且具有在該七位元字中校正一個錯誤的能力。
更複雜之ECC可校正每字超過單一錯誤，但其在計算上變得更加複雜以重新建構資料。常見的方法係恢復資料並承擔某種可接受且機率較小的復原失敗可能性。然而，隨著錯誤數目增加，可靠資料恢復之可能性亦迅速降低，或額外硬體及/或效能方面的相關聯成本變得過高。
當讀取具有高數目之不可校正錯誤的資料時，可進行第二次嘗試以讀取資料。舉例而言，可應用不同組之讀取條件以看看不同讀取條件是否提供具有較低數目之可校正錯誤的資料。記憶體系統可以此方式經歷多次嘗試以讀取資料直至特定組之讀取參數提供足夠好之資料(ECC可校正資料)為止。
圖2展示可如何使用不同讀取參數的實例。圖2展示經程式化至兩個不同記憶體狀態(邏輯0狀態及邏輯1狀態)的記憶體單元之臨限電壓(VT )。在此實例中，儲存邏輯1之記憶體單元(由分布210表示)具有較低臨限電壓且儲存邏輯0之記憶體單元(由分布212表示)具有較高臨限電壓。邏輯1臨限電壓可簡單地為對應於抹除狀態的臨限電壓，使得儲存邏輯1之記憶體單元在程式化期間保持相同臨限電壓。
讀取記憶體單元中之資料大體涉及比較記憶體單元之臨限電壓與某預定電壓或一些預定電壓。在一實例中，第一區別電壓V1用於執行第一讀取。此意謂具有小於V1之臨限電壓的所有記憶體單元被認為儲存1，而具有大於V1之臨限電壓的所有記憶體單元被認為儲存0。此意謂經程式化至邏輯1狀態之記憶體單元的分布210之陰影部分214中的記憶體單元被錯誤地讀取為處於邏輯0狀態。此可提供具有顯著數目錯誤之資料。詳言之，此可提供具有不可由所使用之ECC方案校正的多個錯誤的資料。
在ECC解碼判定資料中存在大量不可校正錯誤時，可使用不同讀取參數來執行第二讀取。在本實例中，使用作為 區別電壓之V2來執行第二讀取。此導致陰影部分214中之記憶體單元被正確地識別為含有1。因而，錯誤之數目減少至一可接受數目且資料可由ECC完全校正。
在此實例中，藉由量△V將區別電壓自V1調整至V2。調整(增加或減少)之方向及調整之量值可以任何適當方式來判定。調整可基於記憶體單元特性歸因於記憶體單元壽命內之磨損而發生的預期變化，或基於記憶體單元特性之量測變化。在一實例中，參考記憶體單元用於追蹤可在記憶體陣列之壽命內發生的變化且經調整之讀取參數可基於同一設備之參考記憶體單元中所觀測的變化。在另一實例中，由ECC電路進行的校正經受統計分析以偵測記憶體單元性能之圖案且在設備壽命期間相應地調整讀取參數。對設備之失敗分析亦可提供關於臨限電壓隨時間之變化分布的資訊，使得可進行一些預測且基於磨損計算適當調整。舉例而言，調整可基於區塊或其他記憶體單元所經歷的抹除循環之數目。電腦模擬可用於獲得記憶體讀取參數之適當調整。可在頁接頁、區塊接區塊基礎上對於設備之所有區塊共同進行調整，或對於記憶體之某其他記憶體單元進行調整。因而，在使用某預設區別電壓(例如，V1)的讀取頁的記憶體系統中，所使用之實際區別電壓(例如，V2)可在設備之整個壽命內變化且對於設備內之不同頁可不同。在一實例中，使用諸如V1之預設區別電壓執行第一讀取操作且僅當ECC指示自第一讀取所獲得之資料不可由ECC校正時，使用諸如V2之不同區別電壓執行第二讀取。在其他 實例中，可使用多個不同區別電壓直至所讀取之資料可校正為止。
圖3展示非揮發記憶體中之不同邏輯狀態的臨限電壓分布320至323之另一實例。在此狀況下，個別記憶體單元經程式化至四個狀態中之一者，使得在可稱為多位階記憶體單元(MLC)記憶體之記憶體中每一記憶體單元儲存資料之兩位元。其他MLC設計每記憶體單元儲存兩個以上(例如，四個)位元。大體而言，隨著每記憶體單元位元數目增加，指派給每一記憶體狀態之臨限電壓範圍變得更小且錯誤讀取資料之風險增加。圖3展示對於不同記憶體狀態的分布320至323之間的某重疊。因為ECC可校正達至某限制之錯誤，所以某重疊係可接受的。然而，若過多錯誤存在於自記憶體所讀取的資料中，則ECC不能校正該資料。因此，使用正確的區別電壓係重要的。在第一讀取操作中，區別電壓V3、V4及V5可用於識別每一記憶體單元之記憶體狀態。區別電壓V3、V4及V5可為預設電壓，或可經受自如上文描述之預設電壓的某偏移或偏移組。在第二讀取操作中，區別電壓V6、V7、V8、V9、V10、V11用於進一步解析記憶體單元之臨限電壓。可將第二讀取操作認為係一比第一讀取操作解析度高的讀取。第二讀取操作提供第一讀取操作之結果為正確的可能性之指示。舉例而言，在第一讀取中將具有臨限電壓V12及V13之記憶體單元皆識別為儲存(1,0)(在V3與V4之間的臨限電壓)。在第二讀取中，將具有臨限電壓V12之記憶體單元識別為具有相 對較低之被正確讀取的可能性，因為其臨限電壓係在分布320與321重疊之處(在V3與V7之間)。在第二讀取中，將具有臨限電壓V13之記憶體單元識別為具有相對較高之被正確讀取的可能性，因為其臨限電壓係在存在很少或不存在與其他分布之重疊的分布321之中央(在V7與V8之間)。此可能性資訊可用於執行如在美國專利申請案第11/536,286號及第11/536,327號中描述的ECC校正。在一些狀況下，以較高解析度執行額外讀取操作直至獲得ECC可校正資料為止。
在一配置中，最初將來自非揮發記憶體陣列中之頁的資料讀取至為讀取/寫入電路之部分的暫存器中。接著將資料傳送至ECC電路用於解碼。記憶體系統可在執行任何額外讀取操作之前等待ECC解碼完成。若解碼成功(所有錯誤由ECC校正)，則記憶體系統讀取下一資料頁。若ECC解碼不成功(錯誤過多以致不能由ECC校正)，則記憶體系統使用不同讀取參數(例如，使用不同區別電壓)來重新讀取相同資料。舉例而言，一或多個區別電壓可偏移，或可使用較高解析度來執行讀取。
在一實例中，為增加速度，在將來自資料之第一讀取的輸出(第一原始資料)傳送至ECC電路的同時及在執行ECC解碼的同時起始相同資料之第二讀取。以此方式，若對第一輸出資料之ECC解碼不成功，則可在不等待第二次讀取資料的情況下執行對第二輸出資料(第二原始資料)之ECC解碼。此可被認為係一形式之讀取快取。
圖4展示記憶體系統400之一部分的實例，在系統400中並行執行兩個操作。在第一操作440中，將來自第一讀取之資料(第一原始資料)自讀取/寫入電路444中之暫存器442傳送至解碼資料之ECC電路446。同時，使用不同於第一讀取之讀取參數執行第二操作447以讀取相同資料。將第二原始資料自記憶體陣列450中之頁448讀取至讀取/寫入電路444中之另一暫存器452中。來自第一讀取之資料的傳送與ECC解碼兩者可與第二讀取並行執行，或此等操作中之僅一者可並行執行。在任一狀況下，來自第一讀取之資料的至少某進一步處置與執行第二讀取並行執行。
應注意，在圖4之實例中在第一讀取與第二讀取兩者中讀取資料之相同位元。因而，第一原始資料及第二原始資料對應於相同儲存之資料位元，但由於所使用之不同讀取參數，第一原始資料及第二原始資料可含有不同位元。在另一實例中，可在來自第一頁之資料正被傳送或被解碼的同時自第二頁讀取資料。在又一實例中，MLC記憶體將一個以上邏輯資料頁保存於記憶體陣列之單一實體頁中，且在傳送及/或解碼一邏輯資料頁的同時，可自同一實體頁讀取另一邏輯資料頁。在此狀況下，儘管在兩次讀取操作中皆讀取相同記憶體單元，但是讀取資料之不同位元。舉例而言，在每記憶體單元儲存兩位元之記憶體(參見圖3之實例)中，可將一位元認為是低位元且將一位元認為是高位元。可將實體頁之低位元認為係一低邏輯頁且可將實體頁之高位元認為係一高邏輯頁。在MLC記憶體中，在解碼 來自同一實體頁之先前邏輯頁的同時讀取後續邏輯頁可為有效的。相比而言，圖4之記憶體系統400在兩次讀取操作中讀取資料之相同位元(上頁或下頁)。
在某些狀況下，兩次讀取操作便足以獲得ECC可校正資料。在其他狀況下，可能需要三次或三次以上的讀取操作。在一實例中，使用不同讀取參數執行連續讀取操作直至獲得ECC可校正資料或達到某限制為止。
圖5展示一並行操作之實例，其中使用不同讀取參數之序列自記憶體陣列讀取資料頁，且在執行每一讀取的同時，將來自同一頁之較早讀取的資料傳送至執行ECC解碼之ECC電路。圖5展示在相同資料之一連串反覆讀取期間，在匯流排("匯流排"線)上與記憶體及讀取/忙碌("R/B" "True R/B")的通信。詳言之，圖5展示與使用一不同於第一讀取電壓之第二讀取電壓(2nd Vrd)的第二感測並行地傳送第一讀取資料"Dout 1st read"。在傳送第一讀取資料後，且在傳送第二資料之前，將第三讀取電壓"Vrd of 3rd read"(例如，自記憶體控制器)發送至讀取/寫入電路。第三讀取電壓可藉由任何適當方案來判定。隨後，此電壓用於執行與第二讀取資料之傳送"Dout 2nd Read"並行發生的第三感測("3rd sensing w/3rd Vrd")。以此方式執行多次反覆，且在每一反覆中使用不同的讀取電壓。可執行反覆直至讀取ECC可校正之資料為止。允許反覆次數可能有所限制，因此若達到限制則認為該頁為無法校正。
圖6展示讀取含有三個邏輯資料頁(字線WL0之下頁、中 間頁及上頁)之MLC記憶體的實體頁的實例。在第一反覆中，使用第一組讀取電壓來讀取下頁、中間頁及上頁，且將藉由此讀取操作所獲得之資料輸出至ECC電路。邏輯頁之讀取可與將先前邏輯頁之資料輸出至ECC電路並行發生。當第一反覆讀取結束時，使用先前供應至讀取/寫入電路的第二組讀取電壓(Vrd of 2nd set)開始第二反覆。隨後，當第二反覆讀取結束時，第三反覆讀取開始，其使用第三組讀取電壓。持續反覆直至最終反覆為止。此程序可因為讀取ECC可校正資料而終止，或因為達到某最大反覆次數而終止。
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儘管已關於特定較佳實施例描述了本發明之各種態樣，但是應理解，本發明有權在隨附申請專利範圍之全範疇內受到保護。
100‧‧‧非揮發記憶體系統
102‧‧‧非揮發記憶體單元之陣列/記憶體陣列
104‧‧‧周邊電路/列解碼器電路
106‧‧‧周邊電路//行解碼器及讀取/寫入電路
108‧‧‧周邊電路/錯誤校正編碼(ECC)電路
210‧‧‧分布
212‧‧‧分布
214‧‧‧陰影部分
320‧‧‧臨限電壓分布
321‧‧‧臨限電壓分布
322‧‧‧臨限電壓分布
323‧‧‧臨限電壓分布
400‧‧‧記憶體系統
440‧‧‧第一操作
442‧‧‧暫存器
444‧‧‧讀取/寫入電路
446‧‧‧ECC電路
447‧‧‧第二操作
448‧‧‧頁
450‧‧‧記憶體陣列
452‧‧‧暫存器
圖1展示記憶體系統之包括非揮發記憶體陣列、解碼器電路及ECC電路之一部分。
圖2展示在非揮發記憶體陣列中經程式化至邏輯0狀態及邏輯1狀態的記憶體單元與用於判定記憶體單元之狀態的 電壓的分布。
圖3展示在MLC記憶體陣列中經程式化至不同邏輯狀態之記憶體單元與用於判定記憶體單元之狀態的電壓之分布。
圖4展示在並行執行兩個操作之情況下的記憶體系統之一部分，將使用第一讀取參數讀取之資料傳送至ECC電路且使用第二讀取參數讀取相同資料。
圖5展示在不同反覆中使用不同讀取參數來讀取資料頁，及在執行後續讀取的同時輸出來自一讀取之資料的實例。
圖6展示在不同反覆中使用不同讀取參數來讀取三個邏輯資料頁，及在執行後續讀取的同時輸出來自一讀取之資料的實例。
320‧‧‧臨限電壓分布
321‧‧‧臨限電壓分布
322‧‧‧臨限電壓分布
323‧‧‧臨限電壓分布

Claims (32)

  1. 一種非揮發記憶體系統，其包含：一非揮發記憶體陣列，其包括並行讀取的複數個記憶體單元；一讀取電路，其根據一第一讀取方案讀取儲存於該複數個記憶體單元中的資料之複數個位元以提供一第一輸出，且根據一第二讀取方案讀取儲存於該複數個記憶體單元中的資料之該複數個位元以提供一第二輸出；及一ECC解碼電路，其連接至該讀取電路，該ECC解碼電路接收來自該讀取電路之該第一輸出，且在該讀取電路根據該第二讀取方案讀取儲存於該複數個記憶體單元中之該複數個位元的資料之同時，對該第一輸出執行ECC解碼。
  2. 如請求項1之非揮發記憶體系統，其中該複數個記憶體單元中之每一者保存兩個或兩個以上位元。
  3. 如請求項1之非揮發記憶體系統，其中根據該第一讀取方案讀取一記憶體單元包含：比較一自該記憶體單元所獲得之電壓與一預定電壓。
  4. 如請求項1之非揮發記憶體系統，其中根據該第一讀取方案讀取一記憶體單元包含：比較一自該記憶體單元所獲得之電流與一預定電流。
  5. 如請求項1之非揮發記憶體系統，其中該記憶體陣列包括串聯連接在一起以形成NAND串之記憶體單元。
  6. 如請求項1之非揮發記憶體系統，其中該讀取電路具有 額外讀取方案，且在該讀取電路根據一電流讀取方案執行讀取的同時，該ECC解碼電路對一先前用於讀取資料之該複數個位元的先前讀取方案之一輸出執行解碼。
  7. 如請求項1之非揮發記憶體系統，其中該ECC解碼電路係在一記憶體控制器內。
  8. 如請求項1之非揮發記憶體系統，其中該ECC解碼電路係一連接至該讀取電路之專用電路。
  9. 一種非揮發記憶體系統，其包含：一非揮發記憶體陣列，其儲存複數個資料頁；一讀取電路，其具有複數個讀取模式，該複數個讀取模式中之每一者比較一來自一記憶體單元之電量測與一不同組之一或多個預定值以提供一輸出，該讀取電路在模式之一非重複序列中對資料之一部分執行複數個讀取操作直至指示一結束條件為止；及一ECC電路，其在該讀取電路在模式之該非重複序列中之一後續模式中對資料之該部分執行一讀取操作的同時對該讀取電路之每一輸出執行ECC解碼，當該ECC電路成功解碼該讀取電路之一輸出時，該ECC電路將一指示該結束條件的信號提供至該讀取電路。
  10. 如請求項9之非揮發記憶體系統，其中該複數個讀取模式包括具有不同讀取解析度的模式，且該非重複序列係自較低解析度至較高解析度。
  11. 如請求項9之非揮發記憶體系統，其中該複數個讀取模式包括一比較一記憶體單元臨限電壓與一第一預定值的 第一模式，及一比較該記憶體單元臨限電壓與一第二預定值的第二模式，根據該第二模式之讀取發生在根據該第一模式之進行讀取之後，該第一預定值經選擇作為一預設值，該第二預定值根據該記憶體單元之預期磨損特性予以選擇。
  12. 如請求項9之非揮發記憶體系統，其進一步包含一根據一記憶卡標準之介面，該介面允許該記憶體系統實體地連接至支援該標準介面之任何主機。
  13. 如請求項9之非揮發記憶體系統，其中該記憶體系統嵌入於一用於再現音訊、視訊或其他儲存內容之電子設備中。
  14. 一種讀取儲存於一非揮發記憶體陣列中之資料的方法，其包含：藉由個別比較複數個記憶體單元中之每一者的一電特性之值與第一至少一預定值而對該複數個記憶體單元執行一第一讀取操作，以自該複數個記憶體單元中之每一者獲得包括至少一位元之第一原始資料；執行該第一原始資料之ECC解碼；在執行該第一原始資料之該ECC解碼的同時，藉由個別比較該複數個記憶體單元中之每一者的該電特性之值與一不同於該第一至少一預定值的第二至少一預定值而對該複數個記憶體單元執行一第二讀取操作，以自該複數個記憶體單元中之每一者獲得包括至少一位元之第二原始資料； 若該第一原始資料之該ECC解碼未成功，則執行該第二原始資料的ECC解碼；及若該第一原始資料之該ECC解碼成功，則丟棄該第二原始資料而不執行該第二原始資料之ECC解碼。
  15. 如請求項14之方法，其進一步包含，在執行該第二原始資料之該ECC解碼的同時，藉由個別比較該複數個記憶體單元中之每一者的該電特性之值與一不同於該第一至少一預定值及該第二至少一預定值的第三至少一預定值而對該複數個記憶體單元執行一第三讀取操作，以自該複數個記憶體單元中之每一者獲得包括至少一位元之第三原始資料。
  16. 如請求項15之方法，其中若該第二原始資料之該解碼成功，則丟棄該第三原始資料而不執行對該第三原始資料之ECC解碼。
  17. 如請求項16之方法，其進一步包含，若該第二原始資料之該解碼未成功，則執行該第三原始資料之ECC解碼且丟棄該第二原始資料。
  18. 如請求項15之方法，其進一步包含藉由個別比較該複數個記憶體單元中之每一者的該電特性之值與額外至少一預定值而對該複數個記憶體單元執行至少一額外讀取操作，以自該複數個記憶體單元中之每一者獲得包括至少一位元的額外原始資料，該等額外讀取操作之每一者與來自一先前執行之讀取操作的資料之ECC解碼並行執行。
  19. 如請求項14之方法，其中該電特性係一浮動閘極記憶體單元之臨限電壓，且該第一至少一預定值係對應於與兩個記憶體狀態相關聯之臨限電壓範圍之間的一中點之一臨限電壓值。
  20. 如請求項14之方法，其中該電特性係一浮動閘極記憶體單元之臨限電壓，且該第一至少一預定值係對應於與兩個以上記憶體狀態相關聯之臨限電壓範圍之間的中點之複數個臨限電壓值。
  21. 如請求項15之方法，其中該第一至少一預定值與該第二至少一預定值之間的差值係自該電特性中的一預測變化而判定。
  22. 如請求項14之方法，其中該第二讀取係在傳送該第一原始資料的同時被起始。
  23. 一種讀取儲存於一非揮發記憶體陣列中之資料的方法，其包含：使用一第一組讀取參數來讀取儲存於該非揮發記憶體陣列中之複數個位元，以獲得一第一組原始資料；對該第一組原始資料執行ECC操作；及在對該第一組原始資料執行ECC操作的同時，使用一第二組讀取參數讀取儲存於該非揮發記憶體陣列中之該複數個位元，以獲得一第二組原始資料。
  24. 如請求項23之方法，其中該第一組讀取參數包括與一源自該非揮發記憶體陣列之一記憶體單元的電壓相比較之第一至少一預定電壓。
  25. 如請求項24之方法，其中該第二組讀取參數包括與源自該非揮發記憶體陣列之該記憶體單元的該電壓相比較之第二至少一預定電壓，該第二電壓根據該記憶體單元之臨限電壓中之一預期變化予以選擇。
  26. 如請求項23之方法，其進一步包含，若對該第一組原始資料執行ECC操作不成功，則在使用一第三組讀取參數讀取儲存於該非揮發記憶體陣列中之該複數個位元以獲得一第三組原始資料的同時，對該第二組原始資料執行ECC操作。
  27. 如請求項26之方法，其進一步包含，執行至少一進一步反覆，該至少一進一步反覆由以下組成：在根據一第N+1組讀取參數讀取該複數個位元以獲得一第N+1組原始資料的同時，對來自使用一第N組讀取參數讀取該複數個位元之一第N組原始資料執行ECC操作。
  28. 一種讀取儲存於一快閃記憶體陣列中之資料的方法，其包含：藉由個別比較複數個記憶體單元之每一者的一臨限電壓與第一至少一參考電壓而對該複數個記憶體單元執行一第一讀取操作，以獲得對應於一儲存於該複數個記憶體單元中之邏輯頁之資料的第一原始資料；執行該第一原始資料之ECC解碼；在執行該第一原始資料之ECC解碼的同時，藉由個別比較該複數個記憶體單元中之每一者的該臨限電壓與一不同於該第一至少一參考電壓的第二至少一參考電壓而 對該複數個記憶體單元執行一第二讀取操作，以獲得對應於儲存於該複數個記憶體單元中之該邏輯頁的資料的第二原始資料；若該第一原始資料之該ECC解碼不成功，則執行該第二原始資料之ECC解碼；及若該第一原始資料之該ECC解碼成功，則輸出自解碼該第一原始資料所獲得之資料，且丟棄該第二原始資料而不執行對該第二原始資料之ECC解碼。
  29. 如請求項28之方法，其中若該第二原始資料之該解碼成功，則輸出自該第二原始資料之該解碼而獲得的資料且丟棄該第一原始資料。
  30. 如請求項28之方法，其中一記憶體主機在執行該第一讀取操作、該第二讀取操作及任何後續讀取操作之前藉由發送一讀取命令而起始讀取，且ECC解碼在無來自該主機之獨立命令的情況下執行。
  31. 如請求項28之方法，其中一記憶體控制器在執行該第一讀取操作之前藉由發送一讀取命令而起始讀取，該記憶體控制器在無來自一主機之一讀取命令的情況下起始讀取。
  32. 如請求項28之方法，其中該邏輯頁係儲存於一由該複數個記憶體單元組成之實體頁中的兩個或兩個以上邏輯頁中之一者。
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