TWI381648B - 時脈產生器以及相關之時脈產生方法 - Google Patents

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Description

時脈產生器以及相關之時脈產生方法
本發明係關於時脈產生器以及時脈之產生方法。
傳統的電磁干擾(electronic magnetic interference；EMI)預防措施包括電磁干擾濾波器、陶鐵磁珠(ferrite beads)、控流線圈(choke)、增加電源層與接電層至電路板中、金屬遮蔽、特殊塗層以及射頻襯墊(RF gasket)…等等。然而，電磁干擾之主要來源係為系統時脈，例如來自於頻率時脈產生器、晶體振盪器、壓控振盪器以及鎖相迴路。降低整個系統之電磁干擾的一個有效方法為使用低電磁干擾展頻時脈盪器。使用低電磁干擾展頻時脈盪器的優點在於符合規範測試、上市時程很短(short time－to－market)以及成本降低。
本發明係提供一種時脈產生器，包括一鎖相迴路產生一輸出時脈；一延遲線路，耦接於鎖相迴路之一輸入端；以及一調變單元，對一具有固定準位之輸入信號進行積分，以產生一調變信號控制延遲線路，藉以調變鎖相迴路之一第一輸入時脈的相位，使得輸出時脈之頻率係鎖定在一期望頻率。
本發明亦提供一種時脈產生器，包括一鎖相迴路，根據一第一輸入時脈以及一第二輸入時脈，產生一輸出 時脈；一除頻器，根據一第一控制信號，對輸出時脈進行除頻，以產生一已除頻輸出時脈；以及一延遲線路，根據一第二控制信號，調變第一輸入時脈與第二輸入時脈中之一者的相位，其中延遲線路與除頻器受控制來根據第一控制信號與第二控制信號，藉由一分數除法因數(fractional division factor)對輸出時脈進行除頻。
本發明亦提供一種時脈產生器，包括一調變單元，積分具有固定準位之輸入信號，以產生第一控制信號以及第二控制信號；一鎖相迴路，根據一第一輸入時脈以及一第二輸入時脈，產生一輸出時脈。一除頻器根據第一控制信號對輸出時脈進行除頻，以產生一已除頻輸出時脈；以及一延遲線路，根據第二控制信號，調變已除頻輸出時脈的相位，來輸出已調變且已除頻輸出時脈，供作第二輸入時脈，使得輸出時脈之頻率鎖定在一期望頻率。根據第一控制信號與第二控制信號，延遲線路與除頻器受控制以藉由一分數除法因數對輸出時脈進行除頻。
本發明亦提供一種時脈產生器，包括一調變單元，積分一具有固定準位之輸入信號，以便產生第一控制信號以及第二控制信號；一鎖相迴路產生一輸出時脈；一延遲線路，根據第二控制信號，調變鎖相迴路之一第一輸入時脈的相位，以輸出已調變時脈。一除頻器，根據第一控制信號，對輸出時脈進行除頻，以產生一第二輸入時脈，使得鎖相迴路根據已調變的時脈與第二輸入時 脈產生輸出時脈，並且輸出時脈之頻率鎖定在一期望頻率。延遲線路與除頻器係根據第一控制信號與第二控制信號受控制，以藉由一分數除法因數對輸出時脈進行除頻。
本發明亦提供一種時脈產生方法，包括提供一調變信號；根據調變信號，對一鎖相迴路之一輸出時脈進行除頻。根據調變信號，調變鎖相迴路之一第一輸入時脈的相位或調變已除頻輸出時脈的相位，使得輸出時脈係被一分數除法因數所除頻，其中當第一輸入時脈的相位被調變時，已除頻輸出時脈作為鎖相迴路之一第二輸入時脈，而當已除頻輸出時脈的相位被調變時，已調變且已除頻的輸出時脈作為鎖相迴路之一第二輸入時脈。
本發明亦提供一種時脈產生方法，包括積分一具有固定準位之輸入信號，以產生一調變信號；根據調變信號，對一鎖相迴路之一輸出時脈進行除頻。根據調變信號，調變鎖相迴路之一第一輸入時脈的相位或已除頻輸出時脈的相位，使得輸出時脈鎖定在一期望頻率。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖示，作詳細說明如下：
第1圖係為展頻時脈產生器之一實施例之示意圖。如第1圖所示，展頻時脈產生器100包括鎖相迴路10、 延遲線路20、調變單元30、縮放單元40以及校正單元50。
鎖相迴路10用以根據第一輸入時脈S1以及第二輸入時脈S2，產生輸出時脈SOUT。舉例而言，鎖相迴路10可包括頻率相位偵測器(phase/frequency detector，FPD)、電荷泵、低通濾波器以及壓控振盪器(voltage controlled oscillator，VCO)。頻率相位偵測器係用以偵測第一、第二輸入時脈間之相位差，並輸出一充電(pump－up)信號或一放電(pump－down)信號，以便控制電荷泵。電荷泵所產生之電壓係藉由低通濾波器進行濾波，並供應至壓控振盪器以作為參考電壓。壓控振盪器係根據參考電壓產生時脈信號。壓控振盪器係可為任何可依據一輸入參考電壓產生時脈頻率信號之電路。通常環狀振盪器係為典型的壓控振盪器結構。由於鎖相迴路10之結構皆為本領域之人所知，其細部內容於此就不再累述。
舉例而言，第一輸入時脈S1係可由一晶體振盪器所提供，且第二輸入時脈S2係可為一除頻器根據鎖相迴路10之輸出時脈SOUT所產生。或者是，第一輸入時脈S1係可為一除頻器根據鎖相迴路10之輸出時脈SOUT所產生，且第二輸入時脈S2係可由一晶體振盪器所提供。
由於第一、第二輸入時脈S1與S2間之相位差會導致輸出時脈SOUT的頻率產生變化，所以第一、第二輸入時脈S1與S2間之相位差與輸出時脈SOUT之頻率間之關係可表示成。因此，本發明係藉由調變第一輸 入時脈S1之相位來產生一展頻時脈信號。換言之，調變單元30係提供一調變信號MS用以控制耦接於第一輸入時脈S1與鎖相迴路10之間的延遲線路20，以便調變第一輸入時脈S1之相位，使得鎖相迴路10所產生之輸出時脈SOUT的頻率會產生週期性地變化。
舉例而言，延遲線路20係可為數位延遲線路或類比延遲線路，但不限定於此。再者，縮放單元40係可設置於延遲線路20與調變單元30之間，用以縮放調變信號MS，且校正單元50係用以調整縮放單元40之縮放比例。
第2A圖係為展頻時脈產生器之另一實施例之示意圖。第2B圖係為第2A圖所示之展頻時脈產生器之波形示意圖。如第2A圖所示，展頻時脈產生器200係與第1圖中所示之展頻時脈產生器100相似，其差異在於鎖相迴路10、延遲線路20、縮放單元40以及校正單元50。於此實施例中，第一輸入時脈S1係由晶體振盪器70所提供，第二輸入時脈S2係藉由除頻器60根據鎖相迴路10之輸出時脈SOUT來提供。
調變單元30包括三角波產生器32、減法器33、積分器34、縮放單元36以及量化器38。三角波產生器32係用以產生如第2B圖中所示之三角波信號ST，並藉由減法器33輸出至積分器34。舉例而言，三角波產生器32係可為上下數計數器(up－down counter)，但不限定於此。量化器38係用以根據調變信號MS(即積分後的三角波信號)，產生一個為0或1的數值SQ。舉例而言，當調 變信號MS到達(超出)一臨界值TH時，量化器38所產生之數值SQ為1，而於調變信號MS未到達(未超出)臨界值TH時，量化器38所產生之數值SQ為0。
縮放單元36用以縮放量化器38所產生之數值SQ以輸出給減法器33。舉例而言，當量化器38因為調變信號MS到達臨界值TH而產生為1之數值SQ時，縮放單元36會縮放數值SQ並將縮放後的數值輸出至減法器33。因此，減法器33會由積分器34所積分的信號(即調變信號MS)中減去縮放後的數值，使得調變信號MS被重置，並因而變為0。如第2B圖中所示，於時間t2、t4、t6、t8(依此類推)時，調變信號MS被來自縮放單元36之縮放後的數值所重置。再者，當調變信號MS被重置(變為0)時，量化器38會產生為0之數值SQ，直到調變信號MS再度達到臨界值TH。因此，如第2B圖所示，來自三角波產生器32之三角波信號ST會重覆地由0被積分到臨界值TH，用以作為調變信號MS。減法器33、積分器34、量化器38以縮放單元36係連接成一回授路徑，使得三角波信號ST被積分成第2B圖中所示之調變信號MS。
積分器34所輸出之調變信號MS接著會被縮放單元40所縮放並且輸出至延遲線路20。延遲線路20係根據縮放後的調變信號MS”調變第一輸入時脈S1的相位，使得鎖相迴路10所產生之輸出時脈SOUT的頻率產生週期性地變化。舉例而言，如第2B中所示，鎖相迴路10所 產生之輸出時脈S1的頻率係以三角波形式於頻率f1與f2之間變化。
當鎖相迴路之一個輸入時脈的相位領先鎖相迴路之其它輸入時脈時，頻率相位偵測器會輸出充電信號用以控制電荷泵，以便增加鎖相迴路之輸出時脈的頻率。相反地，當鎖相迴路之一個輸入時脈的相位落後於鎖相迴路之其它輸入時脈時，頻率相位偵測器會輸出放電信號用以控制電荷泵，以便降低鎖相迴路之輸出時脈的頻率。
第2C圖係延遲線路之一實施例之示意圖。於此實施例中，如第2C圖中所示，延遲線路20包括二進位－溫度碼轉換器(binary to thermal code converter)、複數串聯連接的反相器、複數耦接至反相器之開關元件、以及複數電容器，每一電容器係耦接於一對應開關元件與接地端之間。二進位－溫度碼轉換器係用以將縮放後之調變信號MS”轉換成一控制(溫度)碼THC，用以切換開關元件，以改變第一輸入時脈S1的相位。換言之，調變後之第一輸入時脈與晶體振盪器70所提供之原始第一輸入時脈S1之間的相位變化係由第2B圖中縮放後之調變信號MS”所決定。
舉例而言，於初始時所有的開關元件皆會被導通，並且第一、第二輸入時脈S1與S2是相同相位。一旦一個或多個開關元件被截止，由於被充電之電容器的數目減少，第一輸入時脈S1的相位會會突然地超前第二輸入時脈S2，故輸出時脈SOUT的頻率會因而增加。再者， 若累積的相位差(即第一輸入時脈S1超前第二輸入時脈S2的相位差)已經超過第二輸入時脈S2之半個週期，它將當作第二輸入時脈S2已經超前第一輸入時脈S1，故輸出時脈SOUT的頻率會因而下降。
舉例而言，本實施例中之延遲線路20中之開關元件係根據縮放後的調變信號MS”分段地被截止直到所有的開關元件皆被截止或所累積的延遲時間已達到一預設時間。因此，輸出時脈SOUT的頻率會隨著愈多開關元件被截止而增加，直到所累積的相位差於時間t1時已經超過第二輸入時脈S2的半個週期，於時間t1後輸出時脈SOUT的頻率開始減少直到時間t2時所有的開關元件皆會被截止。同樣地，於時間t2時輸出時脈SOUT的頻率又會開始增加，然後於時間t3時開始降低直到時間t4，依此類推。
由於硬體元件的限制，在實務上不可能使用一個具有無限長度之延遲線路。因此，本實施例中當延遲線路20無法再延遲第一輸入時脈S1時，係藉由除頻器60跳過輸出時脈SOUT的幾個週期並重置延遲線路20。於此實施例中，除頻器60具有第一操作模式，用以藉由數值為30之除頻因數對第二輸入時脈S2進行除頻，以及第二操作模式，用以藉由數值為29之除頻因數對第二輸入時脈S2進行除頻，並且操作模式係藉由調變信號MS來切換。
舉例而言，當調變信號MS已經到達(超過)臨界值 TH時，量化器38會輸出為1的數值SQ到縮放單元36以及除頻器60，使得縮放單元36輸出放大後的數值，並藉由減法器33重置調變信號MS，同時除頻器60會被致能以由第一操作模式進入第二操作模式。因此，來自鎖相迴路10之輸出時脈SOUT於時間t2時會被數值為29之除頻因數所除頻，且輸出時脈SOUT的一個週期會被跳過(skip)。
假設延遲線路20之預設延遲週期為輸出時脈SOUT的一個週期(1T)時，輸出時脈SOUT被跳過一個週期會使得第一、第二輸入時脈S1與S2的時序達到匹配。要注意的是，被跳過之週期的數目係與除頻因數有關。舉例而言，當延遲線路20之預設延遲週期為輸出時脈SOUT的二個週期(2T)時，輸出時脈SOUT將由數值為30之除頻因數變成數值為28之除頻因數進行除頻，以便跳過輸出時脈SOUT的兩個週期(2T)，依此類推。
校正單元50調整縮放單元40之縮放比例，以使延遲線路20之真實延遲週期與被跳過的週期能匹配。舉例而言，若真實的延遲週期比預設的延遲週期短時，校正單元50會提高縮放單元40之縮放比例。相反地，若真實的延遲週期比預設的延遲週期長時，校正單元50會降低縮放單元40之縮放比例。換言之，校正單元50會調整縮放單元40之縮放比例，使得延遲線路20之真實的延遲週期與預設的延遲週期匹配於被跳過的週期。
第3A圖係為展頻時脈產生器之另一實施例之示意 圖。第3B圖係為第3A圖所示之展頻時脈產生器之波形示意圖。如第3A圖所示，展頻時脈產生器300係與第2A圖中所示之展頻時脈產生器200相似，其差異在於延遲線路20係耦接於鎖相迴路10與除頻器60之間用以調變第二輸入時脈S2，以及反相器IN1耦接於延遲線路20與調變單元30之間，且反相器IN2耦接於除頻器60與調變單元30之間。實施例中相同的結構與動作於此不再累述。要注意的是，展頻時脈產生器300中鎖相迴路10的輸出時脈SOUT係如第3B圖中所示，並且會與展頻時脈產生器200中鎖相迴路10的輸出時脈SOUT相位相反。
第4圖係為展頻時脈信號之產生方法之流程圖。步驟S410，提供第一、第二輸入時脈至鎖相迴路。舉例而言，如第2A圖與第3A圖中所示，第一輸入時脈S1係由晶體振盪器70所提供以及第二輸入時脈S2係由除頻器60所提供。於第2A圖所示實施例中，除頻器60係具有第一模式用以藉由數值為30之除頻因數對第二輸入時脈S2進行除頻，以及第二模式用以藉由數值為29之除頻因數對第二輸入時脈S2進行除頻。
步驟S420，於輸入時脈與鎖相迴路之間設置延遲線路。舉例而言，如第2A圖中所示，延遲線路20係耦接鎖相迴路10以調變來自晶體振盪器70之第一輸入時脈S1，或者如第3A圖中所示，延遲線路20係用以調變除頻器60所提供之第二輸入時脈S2。舉例而言，如第2C圖中所示，延遲線路20係可包括一二進位－溫度碼轉換 器、複數串聯連接的反相器、複數耦接至反相器之開關元件以及複數電容器，每一電容器係耦接於一對應開關元件與接地端之間。
步驟S430，產生一調變信號並供應至延遲線路。舉例而言，調變信號MS係可由調變單元30所產生，並且供應至延遲線路20。於調變單元30中，三角波產生器32係用以產生三角波信號ST並供應至積分器34，積分後的三角波信號係作為調變信號MS。調變信號MS係被供應至縮放單元40，並且縮放後之調變信號MS”係被供應至延遲線路20。於某些實施例中，調變信號MS係可直接供應至延遲線路20而不需經過縮放單元40的縮放。
再者，調變信號MS亦會被供應至量化器38，量化器38根據所接收到的調變信號MS輸出一數值SQ至縮放單元36以及除頻器60。舉例而言，當調變信號MS到達一臨界值TH時，量化器38所產生之數值SQ為1，接著為1之數值SQ會被縮放單元36所縮放並輸出至減法器33。因此，減法器33會由積分器34所輸出之調變信號MS中減去縮放後的數值，使得調變信號MS被重置，並因而變為0。如第2B圖中所示，係於時間t2、t4、t6、t8(依此類推)時，調變信號MS皆會被縮放後的數值所重置。
再者，當調變信號MS被重置(變為0)並且低於臨界值TH時，量化器38會產生為0之數值SQ直到調變信號再度到達臨界值TH。因此，如第2B圖中所示，來自 三角波產生器32之三角波信號ST會再三地由0被積分至臨界值TH，用以作為調變信號MS。換言之，減法器33、積分器34、縮放單元36與量化器38係連接成一迴授路徑，使得三角波信號ST被積分成第2B圖中所示之調變信號MS。
步驟S440，藉由延遲線路來根據調變信號調變第一輸入時脈之相位，使得鎖相迴路產生的輸出時脈之頻率週期性地變化。延遲線路20係根據來自縮放單元40之縮放後的調變信號MS”調變第一輸入時脈S1的相位，但不限定於此。於某些實施例中，延遲線路20亦可以根據來自積分器34但未經縮放單元40進行縮放的調變信號MS，對第一輸入時脈S1的相位進行調變。
舉例而言，第2C圖中之二進位－溫度碼轉換器係可將縮放後之調變信號MS”轉換成一控制(溫度)碼THC，用以切換開關元件，以改變第一輸入時脈S1之相位。於初始時，所有的開關元件皆會被導通，並且第一、第二輸入時脈具有相同的相位。當開關元件之一者或多者被截止時，由於被充電的電容變少，故第一輸入時脈S1會突然地超前第二輸入時脈S2。因此，輸出時脈SOUT的頻率會因而增加。再者，當所累積的相位差(即第一輸入時脈S1超前於第二輸入時脈S2的相位差)超過第二輸入時脈S2的半個週期時，它將當作第二輸入時脈S2已經超前第一輸入時脈S1，故輸出時脈SOUT的頻率會因而下降。
於此實施例中，延遲線路20中之開關元件係根據縮放後的調變信號MS”分段地被截止直到所有的開關元件皆被截止。因此，輸出時脈SOUT的頻率會隨著愈多的開關元件被截止而增加，直到所累積的相位差於時間t1時已經超過第二輸入時脈S2的半個週期，接著於時間t1之後輸出時脈SOUT的頻率開始減少直到時間t2時所有的開關元件皆截止。換言之，鎖相迴路10之輸出時脈SOUT的頻率會如同第2B圖與第3B圖中所示的三角波，在頻率f1與f2之間變化。
步驟S450，改變除頻因數以對鎖相迴路之輸出時脈進行除頻。由於硬體元件的限制，在實務上不可能使用一個具有無限長度之延遲線路。因此，在本實施例中，當延遲線路20無法再延遲第一輸入時脈S1時，係藉由除頻器60跳過輸出時脈SOUT的幾個週期並重置延遲線路20來實現。
舉例而言，當調變信號MS已經到達(超過)臨界值TH時，量化器38會輸出為1的數值SQ到縮放單元36以及除頻器60。因此，縮放單元36輸出的縮放後的數值會藉由減法器33重置調變信號MS，同時除頻器60會被致能以由第一操作模式進入第二操作模式。因此，於時間t2時來自鎖相迴路10之輸出時脈SOUT會被數值為29之除頻因數所除頻，並且輸出時脈SOUT的一個週期會被跳過。
假設延遲線路20之預設延遲週期為輸出時脈SOUT 的一個週期(1T)時，輸出時脈SOUT被跳過一個週期會使得第一、第二輸入時脈S1與S2的時序達到匹配。
步驟S460，若延遲線路之真實延遲週期與預定延遲週期不匹配時，調整縮放單元之縮放比例。舉例而言，若真實的延遲週期比預設的延遲週期短時，校正單元50會提高縮放單元40之縮放比例。相反地，若真實的延遲週期比預設的延遲週期長時，校正單元50會降低縮放單元40之縮放比例。
要注意的是，被跳過之週期的數目係與除頻因數有關。舉例而言，當延遲線路20之預設延遲週期為輸出時脈SOUT的二個週期(2T)時，輸出時脈SOUT將由數值為30之除頻因數變成數值為28之除頻因數進行除頻，以便跳過輸出時脈SOUT的兩個週期(2T)，依此類推。於此實施例中，校正單元50係用以調整縮放單元40之縮放比例，使得延遲線路20之真實延遲週期為2T。
於本發明中，第一輸入時脈S1之相位係根據調變信號MS進行調變，使得如第2B圖與第3B圖中所示的輸出時脈SOUT之頻率可以(於頻率f2與f1之間)週期性地變化。換言之，展頻時脈產生器200與300可以藉由調變鎖相迴路10的相位產生展頻時脈信號。再者，當延遲線路無法再延遲輸入時脈時，本發明會跳過幾個輸入時脈的週期，所以只需要具有一個既定延遲週期的延遲線路，因此不需要一個具有無限長度之延遲線路。
如第2B圖中所示，時間t0至t1期間，隨著三角波 信號ST的振幅增加，輸出時脈SOUT的頻率會由頻率f1增加至頻率f2。而時間t1至t2期間，隨著三角波信號ST的振幅減少，輸出時脈SOUT的頻率會由頻率f2降低至頻率f1。在時間t2至t3期間，隨著三角波信號ST的振幅增加，輸出時脈SOUT的頻率會由頻率f1增加至頻率f2。接著，時間t3至t4期間，隨著三角波信號ST的振幅減少，輸出時脈SOUT的頻率會由頻率f2降低至頻率f1，依此類推。
如第3B圖中所示，時間t0至t1期間，隨著三角波信號ST的振幅增加，輸出時脈SOUT的頻率會由頻率f1減少至頻率f2。接著，在時間t1至t2期間，隨著三角波信號ST的振幅減少，輸出時脈SOUT的頻率會由頻率f2增加至頻率f1。在時間t2至t3期間，隨著三角波信號ST的振幅增加，輸出時脈SOUT的頻率會由頻率f1減少至頻率f2。接著，在時間t3至t4期間，隨著三角波信號ST的振幅減少，輸出時脈SOUT的頻率會由頻率f2增加至頻率f1，依此類推。
由此可知，輸出時脈SOUT的頻率與三角波信號ST的振幅之間的關係可以表示成fout ＝f 1×(1±Ad )，其中fout表示輸出時脈SOUT的頻率，而Ad表示三角波信號ST的振幅。換言之，鎖相迴路10所產生之輸出時脈SOUT的頻率會隨著三角波產生器32所提供之三角波信號ST的振幅變化而變化。因此，當三角波信號ST的振幅維持在零時，輸出時脈SOUT的頻率將可以被維持在頻率f1。 根據此概念，第2A圖與第3A圖中之展頻率時脈產生器亦可以被修改成一般的時脈產生器，提供鎖在一頻率之時脈信號，而其細部描述係說明如下。
第5圖係顯示本發明中一時脈產生器之一實施例。如圖所示，時脈產生器400包括一鎖相迴路10”、一延遲線路20”、一調變單元30”以及一除頻器60”。鎖相迴路10”係根據可來自一晶體振盪器之一第一輸入時脈S1以及來自延遲線路20”之一第二輸入時脈S2，產生一輸出時脈SOUT。鎖相迴路10”係與第2A圖中所示之鎖相迴路10相似，並且鎖相迴路10”之結構皆為本領域之人所知，其細部內容於此就不再累述。延遲線路20”係耦接於鎖相迴路10”之一輸入端與除頻器60”之間。延遲線路20”根據調變信號MS，調變來自除頻器60”之已除頻輸出時脈的相位，並將調變後的時脈輸出至鎖相迴路10”。舉例而言，延遲線路20”可為一數位延遲線路或一類比延遲鎖定迴路(DLL，delay locked loop)，但不限定於此。
調變單元30”亦可與第2A圖和第3A圖中所示之調變單元30相似，其差異在於省略三角波產生器32，並且調變單元30”並非根據第2B圖和第3B圖中三角波信號ST產生調變信號MS，而是根據第6圖中所示之一具有固定準位的輸入信號SC，產生調變信號MS。輸入信號SC亦可被視為一個沒有振幅的信號，但不限定於此。調變單元30”包括減法器33、積分器34、縮放單元36與量化器38。輸入信號SC係通過減法器33被輸出至積分器 34，積分器34接著對輸入信號SC進行積分，量化器38根據調變信號MS(即已積分之輸入信號)，產生為0或1的數值SQ。舉例而言，當調變信號MS到達臨界值TH時，量化器38產生為1之數值SQ，而於調變信號MS未到達臨界值TH時，量化器38產生為0之數值SQ。
縮放單元36縮放量化器38所產生之數值SQ，並輸出至減法器33。舉例而言，當量化器38因為調變信號MS到達臨界值TH產生為1之數值SQ時，縮放單元36對數值SQ進行縮放，並輸出至減法器33。因此，減法器33從積分器34之積分信號(即調變信號MS)中減去已縮放的數值，使得調變信號MS被重置，且因而變為0。如第6圖中所示，調變信號MS係於時間t1、t2、t3、t4(依此類推)時被來自縮放單元36之縮放後的數值所重置。再者，當調變信號MS被重置(變為0)時，量化器38會產生為0之數值SQ直到調變信號MS再度達到臨界值TH。因此，如第6圖所示，輸入信號SC會重覆地由0被積分到臨界值TH，用以作為調變信號MS。換言之，減法器33、積分器34、量化器38與縮放單元36係連接成一回授路徑，使得具有一固定準位之輸入信號SC被積分成第6圖中所示之調變信號MS。
除頻器60”基於根據調變信號MS所產生之數值SQ，選擇性地藉由除法因數N或N－1對鎖相迴路10”之輸出時脈SOUT進行除頻。舉例而言，當調變信號MS尚未到達臨界值TH時，量化器38會輸出為0之數值SQ 至縮放單元36與除頻器60”，故縮放單元36並不會(藉由減法器33)將調變信號MS重置。在此同時，除頻器60”則會被致能用以藉由除法因數N－1會輸出時脈SOUT進行除頻。相反地，當調變信號MS到達臨界值TH時，量化器38會輸出為1之數值SQ至縮放單元36與除頻器60”，縮放單元36則會(藉由減法器33)輸出一縮放後數值將調變信號MS重置。在此同時，除頻器60”則會被致能用以藉由除法因數N會輸出時脈SOUT進行除頻。
於此實施例中，除頻器60”係根據數值SQ對輸出時脈SOUT進行除頻，而延遲線路20”則根據調變信號MS調變來自除頻器60”之已除頻輸出時脈的相位，使得鎖相迴路10”產生之輸出時脈SOUT可鎖在一期望頻率。換言之，時脈產生器400係用以產生一固定頻率的時脈，而非展頻時脈。要注意的是，根據調變信號MS和來自量化器38之數值SQ，可控制除頻器60”與延遲線路20”，以藉由一個含有整數部分與小數部分的除法因數對輸出時脈SOUT進行除頻，其中除法因數之整數部分係由除法器60”所決定，而除法因數之小數部分係由延遲線路20”所決定。以下將說明幾個除頻器60”與延遲線路20”藉由10與11間之一除法因數對輸出時脈SOUT進行除頻的範例。
除法因數為10.5
假設輸出時脈SOUT之頻率為100MHz(即輸出時脈 SOUT的週期為10ns)，則除頻器60”根據數值SQ選擇性地藉由10或11對輸出時脈SOUT進行除頻。因此，當輸出時脈SOUT被除以10時，來自除頻器60”之已除頻輸出時脈的週期為100ns，並且當輸出時脈SOUT被除以11時，來自除頻器60”之已除頻輸出時脈的週期為110ns。
於第一時間間隔中，除頻器60”係將輸出時脈SOUT除以10，並且延遲線路20”係將來自除頻器60”之已除頻輸出時脈延遲5ns。舉例而言，當已經數了10個10ns的週期，除頻器60”會於時間100ns時產生一第一上升緣，而延遲線路20”係將第一上升緣延遲5ns，使得第一上升緣於時間105ns時出現在鎖相迴路10”之輸入端上。
於一第二時間間隔中，除頻器60”將輸出時脈SOUT除以11，而延遲線路20”則不延遲來自除頻器60”之已除頻輸出時脈。舉例而言，當除頻器60”在時間100ns之後已經數了11個10ns的週期時，則會在時間210ns時產生一第二上升緣。由於延遲線路20”並不延遲第二上升緣，所以第二上升緣會在時間210ns時出現在鎖相迴路10”之輸入端上。
於第三時間間隔中，除頻器60”再次將輸出時脈SOUT除以10，並且延遲線路20”再次將來自除頻器60”之已除頻輸出時脈延遲5ns。舉例而言，當除頻器60”於時間210ns之後已經數了10個10ns的週期時，則會於時間310ns時產生一第三上升緣，而延遲線路20”係將第三上升緣延遲5ns，使得第三上升緣於時間315ns時才出現 在鎖相迴路10”之輸入端上。
於一第四時間間隔中，除頻器60”將輸出時脈SOUT除以11，而延遲線路20”則不延遲來自除頻器60”之已除頻輸出時脈。舉例而言，當除頻器60”在時間310ns之後已經數了11個10ns的週期時，則會在時間420ns時產生一第四上升緣。由於延遲線路20”並不延遲第四上升緣，所以第四上升緣會在時間420ns時出現在鎖相迴路10”之輸入端上。其他時間間隔之動作可由前述時間間隔類比推知，於此不再累述。於此實施例中，上升緣係於時間105ns、210ns、315ns、420ns、…(依此類推)時出現於鎖相迴路10”之輸出端上，所以輸入時脈S2之週期為105ns，並且輸入時脈S2之頻率為9.5238MHz。由於等於9.5238MHz，故延遲線路20”與除頻器60”所實現出之除法因數可視為10.5。
除法因數為10.1
於第一時間間隔中，除頻器60”將輸出時脈SOUT除以10，並且延遲線路20”將來自除頻器60”之已除頻輸出時脈延遲1ns。舉例而言，當除頻器60”數了10個10ns的週期之後，會於時間100ns時產生一第一上升緣，而延遲線路20”將第一上升緣延遲1ns，使得第一上升緣於時間101ns時才出現在鎖相迴路10”之輸入端上。於第二時間間隔中，除頻器60”將輸出時脈SOUT除以10，並且延遲線路20”將來自除頻器60”之已除頻輸出時脈延遲 2ns。舉例而言，當除頻器60”於時間100ns之後已經數了10個10ns的週期時，則會於時間200ns時產生一第二上升緣，而延遲線路20”將第二上升緣延遲2ns，使得第二上升緣於時間202ns時才出現在鎖相迴路10”之輸入端上。於第三時間間隔中，除頻器60”將輸出時脈SOUT除以10，並且延遲線路20”將來自除頻器60”之已除頻輸出時脈延遲3ns。舉例而言，當除頻器60”於時間200ns之後已經數了10個10ns的週期時，則會於時間300ns時產生一第三上升緣，而延遲線路20”將第三上升緣延遲3ns，使得第三上升緣於時間303ns時才出現在鎖相迴路10”之輸入端上。
於第四時間間隔中，除頻器60”將輸出時脈SOUT除以10，並且延遲線路20”將來自除頻器60”之已除頻輸出時脈延遲4ns。舉例而言，當除頻器60”於時間300ns之後已經數了10個10ns的週期時，則會於時間400ns時產生一第四上升緣，而延遲線路20”將第四上升緣延遲4ns，使得第四上升緣於時間404ns時才出現在鎖相迴路10”之輸入端上。於第五時間間隔中，除頻器60”將輸出時脈SOUT除以10，並且延遲線路20”將來自除頻器60”之已除頻輸出時脈延遲5ns。舉例而言，當除頻器60”於時間400ns之後已經數了10個10ns的週期時，則會於時間500ns時產生一第五上升緣，而延遲線路20”將第五上升緣延遲5ns，使得第五上升緣於時間505ns時才出現在鎖相迴路10”之輸入端上。於第六時間間隔中，除頻器 60”將輸出時脈SOUT除以10，並且延遲線路20”將來自除頻器60”之已除頻輸出時脈延遲6ns。舉例而言，當除頻器60”於時間500ns之後已經數了10個10ns的週期時，則會於時間600ns時產生一第六上升緣，而延遲線路20”將第六上升緣延遲6ns，使得第六上升緣於時間606ns時才出現在鎖相迴路10”之輸入端上。
於第七時間間隔中，除頻器60”將輸出時脈SOUT除以10，並且延遲線路20”將來自除頻器60”之已除頻輸出時脈延遲7ns。舉例而言，當除頻器60”於時間600ns之後已經數了10個10ns的週期時，則會於時間700ns時產生一第七上升緣，而延遲線路20”將第七上升緣延遲7ns，使得第七上升緣於時間707ns時才出現在鎖相迴路10”之輸入端上。於第八時間間隔中，除頻器60”將輸出時脈SOUT除以10，並且延遲線路20”將來自除頻器60”之已除頻輸出時脈延遲8ns。舉例而言，當除頻器60”於時間700ns之後已經數了10個10ns的週期時，則會於時間800ns時產生一第八上升緣，而延遲線路20”將第八上升緣延遲8ns，使得第八上升緣於時間808ns時才出現在鎖相迴路10”之輸入端上。於第九時間間隔中，除頻器60”將輸出時脈SOUT除以10，並且延遲線路20”將來自除頻器60”之已除頻輸出時脈延遲9ns。舉例而言，當除頻器60”於時間800ns之後已經數了10個10ns的週期時，則會於時間900ns時產生一第九上升緣，而延遲線路20”將第九上升緣延遲9ns，使得第九上升緣於時間 909ns時才出現在鎖相迴路10”之輸入端上。
於一第十時間間隔中，除頻器60”將輸出時脈SOUT除以11，而延遲線路20”則不延遲將來自除頻器60”之已除頻輸出時脈。舉例而言，當除頻器60”在時間900ns之後已經數了11個10ns的週期時，則會在時間1010ns時產生一第十上升緣。由於延遲線路20”並不延遲第十上升緣，所以第十上升緣會在時間1010ns時出現在鎖相迴路10”之輸入端上。後續時間間隔之動作可由前述時間間隔而推知，於此不再累述。於此實施例中，上升緣係於時間101ns、202ns、303ns、404ns、505ns、606ns、707ns、808ns、909ns、1010ns、…(依此類推)時出現於鎖相迴路10”之輸出端上，所以輸入時脈S2之週期為101ns，並且輸入時脈S2之頻率為9.9MHz。由於等於9.9MHz，故延遲線路20”與除頻器60”所實現出之除法因數可視為10.1。
於某些範例中，根據調變信號MS與數值SQ，延遲線路20”與除頻器60”所實現的除法因數亦可為10.2、10.3、10.4、10.6、10.7、10.8或10.9。若N為12，根據調變信號MS與數值SQ，延遲線路20”與除頻器60”所實現的除法因數亦可為11.1、11.2、11.3、11.4、…、11.8或11.9。若N為13，根據調變信號MS與數值SQ，延遲線路20”與除頻器60”所實現的除法因數亦可為12.1、12.2、12.3、12.4、…、12.8或12.9，依此類推。
第7圖係為本發明中時脈產生器之另一實施例。如 圖所示，時脈產生器500與第5圖中之時脈產生器400之差異係在於延遲線路20”並非耦接於除頻器60”與鎖相迴路10”之輸入端之間，而是耦接於輸入時脈S1與鎖相迴路10”之輸入端之間。實施例中類似的結構與動作於此不再累述。
由於延遲線路20”與除頻器60”可根據調變信號MS與數值SQ實現出任何除法因數，因此第5圖與第7圖中所示之時脈產生器的輸出時脈SOUT之頻率可鎖定在任何一個期望頻率。
第8圖係為本發明中一時脈產生方法之流程圖。於步驟S810中，提供第一、第二輸入時脈至一鎖相迴路，使得鎖相迴路產生一輸出時脈。舉例而言，如第5圖中所示，第一輸入時脈S1與第二輸入時脈S2係被提供至鎖相迴路10”，使得鎖相迴路10”產生一輸出時脈SOUT。
於步驟S820，根據一具有固定準位之輸入信號SC，產生一調變信號。舉例而言，調變單元30”產生調變信號MS，並將調變信號MS供應至延遲單元20”。於調變單元30”中，如第6圖中所示之具有固定準位的輸入信號SC係被供應至積分器34”，積分後的信號則作為調變信號MS。調變信號MS被供應至延遲單元20”與量化器38”。量化單元38”根據調變信號MS，輸出數值SQ至縮放單元36與除頻器60”。舉例而言，當調變信號MS到達一臨界值TH時，量化器38”會產生一個為1之數值SQ，而數值SQ則會被縮放單元36縮放並輸出至減法器 33。因此，減法器33會由積分器34之調變信號MS中減去縮放後的數值，使得調變信號MS被重置，並因而變為0。如第6圖中所示，調變信號MS係於時間t1、t2、t3、t4(依此類推)時被縮放單元36輸出之縮放後的數值所重置。再者，當調變信號MS被重置(變為0)並低於臨界值TH時，量化器38會產生為0之數值SQ直到調變信號MS再度達到臨界值TH。因此，具有固定準位的之輸入信號SC會重覆地由0被積分到臨界值TH，如第6圖所示，用以作為調變信號MS。
於步驟S830中，根據調變信號，對鎖相迴路之輸出時脈進行除頻，並且將已除頻輸出時脈輸出至鎖相迴路。舉例而言，除頻器60”基於根據調變信號MS所產生之數值SQ，選擇性地藉由除法因數N或N－1對鎖相迴路10”之輸出時脈SOUT進行除頻。當調變信號MS尚未到達臨界值TH時，除頻器60”則會根據為0之數值SQ，而藉由除法因數N－1對輸出時脈SOUT進行除頻。相反地，當調變信號MS到達臨界值TH時，除頻器60”則會根據為1之數值SQ，而藉由除法因數N對輸出時脈SOUT進行除頻。
於步驟S840中，根據調變信號，調變鎖相迴路之一第一輸入時脈的相位或調變已除頻輸出時脈的相位。舉例而言，如第5圖中所示，延遲線路20”根據調變信號MS，調變來自除頻器60”之已除頻輸出信號的相位。如第7圖中所示，延遲線路20”根據調變信號MS，延遲第 一輸入時脈S1的相位。要注意的是，根據調變信號MS，延遲線路20”與除頻器60”受控制而藉由一分數除法因數對輸出時脈SOUT進行除頻，同時使得輸出時脈SOUT的頻率鎖定在一期望頻率。
以下將說明除頻器60”與延遲線路20”藉由10與11間之一除法因數對輸出時脈SOUT進行除頻的幾個範例。
除法因數為10.5
假設輸出時脈SOUT之頻率為100MHz(即輸出時脈SOUT的週期為10ns)，接著除頻器60”根據數值SQ選擇性地藉由10或11對輸出時脈SOUT進行除頻。因此，當輸出時脈SOUT被除以10時，來自除頻器60”之已除頻輸出時脈的週期為100ns，並且當輸出時脈SOUT被除以11時，來自除頻器60”之已除頻輸出時脈的週期為110ns。
於第一時間間隔中，除頻器60”將輸出時脈SOUT除以10，並且延遲線路20”將來自除頻器60”之已除頻輸出時脈延遲5ns。舉例而言，當除頻器60”數了10個10ns的週期之後，會於時間100ns時產生一第一上升緣，而延遲線路20”將第一上升緣延遲5ns，使得第一上升緣於時間105ns時才出現在鎖相迴路10”之輸入端上。於一第二時間間隔中，除頻器60”將輸出時脈SOUT除以11，而延遲線路20”則不延遲將來自除頻器60”之已除頻輸出時脈。舉例而言，當除頻器60”在時間100ns之後已經數 了11個10ns的週期時，則會在時間210ns時產生一第二上升緣。由於延遲線路20”並不延遲第二上升緣，所以第二上升緣會在時間210ns時出現在鎖相迴路10”之輸入端上。
於第三時間間隔中，除頻器60”再次將輸出時脈SOUT除以10，並且延遲線路20”再次將來自除頻器60”之已除頻輸出時脈延遲5ns。舉例而言，當除頻器60”於時間210ns之後已經數了10個10ns的週期時，則會於時間310ns時產生一第三上升緣，而延遲線路20”將第三上升緣延遲5ns，使得第三上升緣於時間315ns時才出現在鎖相迴路10”之輸入端上。於第四時間間隔中，除頻器60”將輸出時脈SOUT除以11，而延遲線路20”則不延遲將來自除頻器60”之已除頻輸出時脈。舉例而言，當除頻器60”在時間310ns之後已經數了11個10ns的週期時，則會在時間420ns時產生一第四上升緣。由於延遲線路20”並不延遲第四上升緣，所以第四上升緣會在時間420ns時出現在鎖相迴路10”之輸入端上。後續時間間隔之動作可由前述時間間隔而推知，於此不再累述。於此實施例中，上升緣係於時間105ns、210ns、315ns、420ns、…(依此類推)時出現於鎖相迴路10”之輸出端上，所以輸入時脈S2之週期為105ns，並且輸入時脈S2之頻率為9.5238MHz。由於等於9.5238MHz，故延遲線路20”與除頻器60”所實現出之除法因數可視為10.5。
於某些範例中，根據調變信號MS與數值SQ，延遲 線路20”與除頻器60”所實現的除法因數亦可為10.1、10.2、10.3、10.4、10.6、10.7、10.8或10.9。若N為12，根據調變信號MS與數值SQ，延遲線路20”與除頻器60”所實現的除法因數亦可為11.1、11.2、11.3、11.4、…、11.8或11.9。若N為13，根據調變信號MS與數值SQ，延遲線路20”與除頻器60”所實現的除法因數亦可為12.1、12.2、12.3、12.4、…、12.8或12.9，依此類推。要知道的是，分數除法因數之整數部分係由N－1所決定，而分數除法因數之小數部分係由已除頻輸出時脈被調變的相位所決定。由於延遲線路20”與除頻器60”可根據調變信號MS與數值SQ實現出任何除法因數，因此第5圖與第7圖中所示之時脈產生器的輸出時脈SOUT之頻率可鎖定在任何期望頻率。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟知技藝者，在不脫離本發明之精神和範圍內，當可作些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、10”‧‧‧鎖相迴路
20、20”‧‧‧延遲線路
30、30”‧‧‧調變單元
32‧‧‧三角波產生器
33‧‧‧減法器
34‧‧‧積分器
38‧‧‧量化器
36、40‧‧‧縮放單元
50‧‧‧校正單元
60、60”‧‧‧除頻器
70‧‧‧晶體振盪器
100、200、300‧‧‧展頻時脈產生器
400、500‧‧‧時脈產生器
MS‧‧‧調變信號
S1‧‧‧第一輸入時脈
S2‧‧‧第二輸入時脈
SOUT‧‧‧輸出時脈
MS”‧‧‧縮放後的調變信號
THC‧‧‧控制碼
TH‧‧‧臨界值
ST‧‧‧三角波信號
f1、f2‧‧‧頻率
INV1、INV2‧‧‧反相器
SC‧‧‧輸入信號
第1圖係顯示一展頻時脈產生器之一實施例。
第2A圖係顯示一展頻時脈產生器之另一實施例。
第2B圖係顯示一延遲線路之一實施例。
第2C圖係為第2A圖所示之展頻時脈產生器之一波形示意圖。
第3A圖係顯示一展頻時脈產生器之另一實施例。
第3B圖係為第3A圖所示之展頻時脈產生器之一波形示意圖。
第4圖係顯示一展頻時脈信號之產生方法之一流程示意圖。
第5圖係顯示一時脈產生器之一實施例。
第6圖係為第5圖所示之時脈產生器之一波形示意圖。
第7圖係顯示時脈產生器之另一實施例。
第8圖係顯示一時脈產生方法之一流程示意圖。
10”‧‧‧鎖相迴路
20”‧‧‧延遲線路
30”‧‧‧調變單元
33‧‧‧減法器
34‧‧‧積分器
36‧‧‧縮放單元
38‧‧‧量化器
60”‧‧‧除頻器
400‧‧‧展頻時脈產生器
MS‧‧‧調變信號
S1‧‧‧第一輸入時脈
S2‧‧‧第二輸入時脈
SOUT‧‧‧輸出時脈
SC‧‧‧輸入信號

Claims (20)

  1. 一種時脈產生器，包括：一鎖相迴路，產生一輸出時脈；一延遲線路，耦接於上述鎖相迴路之一輸入端；一調變單元，對具有一固定準位之一輸入信號進行積分，以產生一調變信號控制上述延遲線路，藉以調變上述鎖相迴路之一第一輸入時脈的一相位，使得上述輸出時脈之頻率鎖定在一期望頻率；以及一除頻器，耦接上述鎖相迴路的上述輸出時脈，其中當輸出至上述延遲線路之上述調變信號到達一臨界值時，上述除頻器切換除法因數。
  2. 如申請專利範圍第1項所述之時脈產生器，其中上述除頻器根據來自上述鎖相迴路之上述輸出時脈，產生上述第一輸入時脈。
  3. 如申請專利範圍第2項所述之時脈產生器，其中上述除頻器根據上述調變信號，藉由除法因數N-1或N對上述輸出時脈進行除頻，其中N為一整數。
  4. 如申請專利範圍第3項所述之時脈產生器，其中上述調變單元包括一量化器，當上述調變信號超過上述臨界值時，致使上述除頻器藉由上述除法因數N，對來自上述鎖相迴路之上述輸出時脈進行除頻。
  5. 如申請專利範圍第1項所述之時脈產生器，其中上述除頻器根據上述輸出時脈產生上述鎖相迴路之一第二輸入時脈，使得上述鎖相迴路根據上述第二輸入時脈以及調 變後之上述第一輸入時脈產生上述輸出時脈。
  6. 如申請專利範圍第5項所述之時脈產生器，其中上述除頻器係根據上述調變信號，藉由除法因數N-1或N對上述輸出時脈進行除頻，以產生上述第二輸入時脈，其中N為一整數。
  7. 如申請專利範圍第6項所述之時脈產生器，其中上述調變單元更包括一量化器，當上述調變信號超過上述臨界值時，致使上述除頻器藉由上述除法因數N對上述輸出時脈進行除頻。
  8. 一種時脈產生器，包括：一鎖相迴路，用以根據一第一輸入時脈以及一第二輸入時脈，產生一輸出時脈；一除頻器，用以根據一第一控制信號，對上述輸出時脈進行除頻，以產生一已除頻輸出時脈；以及一延遲線路，根據一第二控制信號，調變上述第一輸入時脈與上述第二輸入時脈中之一者的一相位，其中根據上述第一控制信號與上述第二控制信號，上述延遲線路與上述除頻器受控制，以藉由一分數除法因數對上述輸出時脈進行除頻，其中上述第一控制信號係在上述第二控制信號超過一臨界值時產生。
  9. 如申請專利範圍第8項所述之時脈產生器，更包含一調變單元，積分具有一固定準位之一輸入信號，以產生上述第一控制信號與上述第二控制信號。
  10. 如申請專利範圍第8項所述之時脈產生器，其中上述除頻器根據上述第一控制信號，藉由除法因數N-1或N對上述輸出時脈進行除頻。
  11. 如申請專利範圍第10項所述之時脈產生器，其中上述延遲線路調變來自上述除頻器之上述已除頻輸出時脈的一相位，以產生上述第二輸入時脈。
  12. 如申請專利範圍第10項所述之時脈產生器，其中上述分數除法因數之一整數部分係由N-1所決定，而上述分數除法因數之一小數部分係由來自上述除頻器之上述已除頻輸出時脈被調變的相位所決定。
  13. 如申請專利範圍第10項所述之時脈產生器，其中上述已除頻輸出時脈係用以作為上述第二輸入時脈，而上述延遲線路係用以調變上述第一輸入時脈的一相位。
  14. 一種時脈產生器，包括：一調變單元，積分具有一固定準位之一輸入信號，以產生一第一控制信號以及一第二控制信號，其中上述第一控制信號係在上述第二控制信號超過一臨界值時產生；一鎖相迴路，根據一第一輸入時脈以及一第二輸入時脈，產生一輸出時脈；一除頻器，根據上述第一控制信號，對上述輸出時脈進行除頻，以產生一已除頻輸出時脈；以及一延遲線路，根據上述第二控制信號，調變上述已除頻輸出時脈的一相位，以輸出上述已調變且已除頻輸出時脈做為上述第二輸入時脈，使得上述輸出時脈之頻率鎖定 在一期望頻率，並且根據上述第一控制信號與上述第二控制信號，上述延遲線路與上述除頻器受控制以藉由一分數除法因數對上述輸出時脈進行一除頻。
  15. 一種時脈產生器，包括：一調變單元，積分具有一固定準位之一輸入信號，以產生一第一控制信號以及一第二控制信號，其中上述第一控制信號係在上述第二控制信號超過一臨界值時產生；一鎖相迴路，產生一輸出時脈；一延遲線路，根據上述第二控制信號調變上述鎖相迴路之一第一輸入時脈的一相位，以輸出一已調變的時脈；以及一除頻器，根據上述第一控制信號，對上述輸出時脈進行除頻，以產生上述鎖相迴路之一第二輸入時脈，使得根據上述已調變的時脈與上述第二輸入時脈，上述鎖相迴路產生上述輸出時脈，並且上述輸出時脈之頻率鎖定在一期望頻率，其中根據上述第一控制信號與上述第二控制信號，上述延遲線路與上述除頻器受控制以藉由一分數除法因數對上述輸出時脈進行一除頻。
  16. 一種時脈產生方法，包括：提供一調變信號；根據上述調變信號以及至少一分數除法因數，對一鎖相迴路之一輸出時脈進行除頻，其中當上述調變信號到達一臨界值時，切換上述分數除法因數；以及 根據上述調變信號，調變上述鎖相迴路之一第一輸入時脈的一相位或調變上述已除頻輸出時脈的一相位，其中當上述第一輸入時脈的相位被調變時，上述已除頻輸出時脈作為上述鎖相迴路之一第二輸入時脈，而當上述已除頻輸出時脈的相位被調變時，則係已調變且已除頻的輸出時脈作為上述鎖相迴路之上述第二輸入時脈。
  17. 如申請專利範圍第16項所述之時脈產生方法，更包括積分具有一固定準位之一輸入信號，以產生上述調變信號。
  18. 如申請專利範圍第16項所述之時脈產生方法，其中當上述調變信號未達到上述臨界值時，上述輸出時脈係被N-1所除頻，而當上述調變信號達到上述臨界值時，上述輸出時脈係被N所除頻。
  19. 如申請專利範圍第18項所述之時脈產生方法，其中上述分數除法因數之一整數部分係由N-1所決定，而上述分數除法因數之一小數部分係由上述已除頻輸出時脈被調變的相位所決定。
  20. 一種時脈產生方法，包括：積分具有一固定準位之一輸入信號，以產生一調變信號；根據上述調變信號以及至少一分數除法因數，對一鎖相迴路之一輸出時脈進行除頻，其中當上述調變信號到達一臨界值時，切換上述分數除法因數；以及根據上述調變信號，調變上述鎖相迴路之一第一輸入 時脈的一相位或已除頻輸出時脈的一相位，使得上述輸出時脈之頻率鎖定在一期望頻率。
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