TWI379302B - High speed interface for non-volatile memory - Google Patents
High speed interface for non-volatile memory Download PDFInfo
- Publication number
- TWI379302B TWI379302B TW096144255A TW96144255A TWI379302B TW I379302 B TWI379302 B TW I379302B TW 096144255 A TW096144255 A TW 096144255A TW 96144255 A TW96144255 A TW 96144255A TW I379302 B TWI379302 B TW I379302B
- Authority
- TW
- Taiwan
- Prior art keywords
- data
- memory device
- controller
- command
- receiving
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
Description
九、發明說明: 【發明所屬之技術領域】 本發明係有關於非依電性記憶體用高速介面。 c先前技術3 發明背景 NAND快閃記憶财置典型用來儲存可於大型區塊中 讀出的資料(例*,數位化影像或音樂)。因為从⑽快閃士己 憶體之該紐的存取_,所叫干裝置可並列放置於;_ 共同匯流排上並於幾乎相同的時間被存取4取得每 置之該資料時…次可讀取-裝置。然而,並列放置财 該等輸人/輸__針會造成使排上之該 質降級的電容性負載,並因而降低該匯流排上之該最^ 效通量。或者…雜耗會造賴特取 積,亦會減緩該匯流排之整體通量。 來
t發明内容:J 依據本發明 ,係特地提出一種非依電,丨
憶體裝置,其包含:用於一非依蛩以 6C 非依電性記憶體裝置之一 器,該控制器包含:以—菊鏈連接組態連接到-上游^ 之一第-組連接;以該菊鏈連接(態連接到—下游裝置 一第二組連接;以及用以將透過該第—組連接接收;^ 解碼的電路,其中該電路用於 7 π於.1)若該命令定址於另一 置’則使隨後資料於該等第—I ^ W /、第二組連接之間傳送. 右該命令是定址於該控制器 ,2 ^寫入命令,則將來自誃爸 、-且連接之該隨後資料儲存;^_ Λ ^ '此憶體陣列中;以及3^ 1379302 該命令是定址於該控制器之一讀取命令,則從該記憶體陣 列讀取該隨後資料並將該隨後資料呈現至該第一組連接。 圖式簡單說明 本發明之某些實施例可藉由參照下列說明及用來繪示 5 本發明之實施例的伴隨圖式來獲得了解。該等圖式中: 第1圖顯示一根據本發明之一實施例,一非依電性記憶 體系統之方塊圖。 第2圖顯示一根據本發明之一實施例,一記憶體裝置之 方塊圖。 10 第3A圖、第3B圖以及第3C圖顯示一由根據本發明之一 實施例的一記憶體裝置執行之一方法的流程圖。 第4圖顯示一由根據本發明之一實施例的一主機控制 器執行之一方法的流程圖。 【實施方式3 15 詳細說明 下列說明中,將提出若干特定細節。然而,應了解本 發明之實施例在無該等特定細節時亦可加以實作。其他實 例中,著名的電路、結構以及技術並不詳細顯示以避免混 淆對本說明之了解。 20 參照為“某一實施例”、“一實施例”、“範例實施例”、“各 種不同實施例”、等等,表示說明之本發明的該(等)實施例 可包括特定特徵、架構、或特性,但並不需每一實施例皆 需包括該等特徵、架構、或特性。此外,某些實施例可具 有其他實施例說明之某些特徵、全部特徵、或不具有任何 6 特徵。 下歹! °兑明與申請專利範圍中,可使用該等術語“輕合” 與連接,,,以及其衍生名詞。應了解該等術語彼此間並不 意欲規為同義詞。而是,於特定實施例中,“連接,,可用於 5 2不兩個或更多元件直接以實體或電氣方式彼此接觸。“輕 口可表示兩個或更多元件彼此協力操作或互動,但其可以 或不需直接以實體或魏方式彼此接觸。 ,如該等申請專利範圍所使用,除非其他特定使用順序 性形容詞“第—,,、“第二,,、“第三,,、等等來敘述一共同物件, J僅表示參照為相同物件之不同實例,並不意欲暗指所 述之該等物件必須於時間上、空間上、排列上、或其他任 何方式上位在一給定之順序中。 本發明之各種不同實施例可以硬體、韌體、與軟體其 中之一或任何組合來加以實行。本發明亦可以作為包含於 15 一機器可讀媒體中或於其上之指令來予以實行,該媒體可 由或更多處理器來讀取與執行以賦能本文所述之該等操 作的效能。—機器可讀媒體可包括用於儲存、傳送、與/或 接收一機器(例如,一電腦)可讀取的一型式之資訊的任何機 構。例如’ 一機器可讀媒體可包括一儲存媒體,諸如但不 20侷限於唯讀記憶體(ROM);隨機存取記德體(RAM);磁碟 儲存媒體;光學儲存媒體;一快閃記憶體裝置、等等。一 機器可讀媒體亦可包括調變來對該等指令編碼之一傳播戶 號’諸如但不侷限於電磁、光學、或聲響載波信號。 本發明之各種不同實施例可以一菊鏈方式來連接多個 7 上傳送’圖形中共同標示為D ATA。該等平行 可以是任何可實行之數量,諸如但不舰於/料線之數量 置 等等。寫入資料可於該主機控制器中產生並於L丨6、P 間傳送’ 4到其達到所指定之記憶體裝置,於心隱體裝 寫入該裝置之内部記憶體陣列。讀取f料可=寫入資料 體裝置中產生,並通過多個記憶體裝置直到^選定記憶 理該資料之該主機控制器。該等各種不 ^到之後處 不顯示㈣免使軸料於凌I v <電源連接 第2圖顯示一根據本發明之-實施例,-記憶财置之 方塊圖。該繪示實施例中,該等時鐘資料、、 (DV)線對應第1圖之其相對元件。編號120之該快閃記情體 裝置並不對應第丨圖巾所示之科㈣記憶體裝置的任何 -個。快_列230包括該快閃記憶體裝置之該實際記憶體 部分、資料可儲存以供其他裝置使用之部分。如該圖形所 示’該主機控制器中產生之該時鐘信號Clk可透過該⑽ 輸入來產生並用於對該命令狀態_計時,並亦可使用 一緩衝器210將該時鐘信號從clkin傳至dk〇m,以降低若所 有5亥等記題裝置直接連結該相同的時鐘線時會出現的負 載。該命令狀態機H24G可根據透過料datal線產生之命令 來控制該快閃記憶體裝置之全面操作。 為了簡化說明,該文件之上下文中’‘上游’表示朝 向該主機測器移動之資料,而‘下游,纟示離開該主機 控制器之資料。例如,第1圖中,裝置121是裝置120之下游, 而裝置12G是裝置121之上游。該主機控制H11G是所有該等 1379302 記憶體裝置12x之上游。 來到第2圖’該等資料信號可向上游或向下游移動,並 可通過該記憶體裝置、或於該記憶體裝置中產生、或指定 供該記憶體裝置使用。在該命令狀態機器240之控制下,多 5 工器/解多工器(mux/demux) 271可用來提供於該裝置與該 下一個上游裝置間之每一個方向流動的資料適當的資料路 徑。Mux/demux 271可將向下游資料從datal循路由連至暫 存器262,其中該資料可被閂鎖並供data2之該下一個下游裝 置使用。同樣地’已於暫存器261中閂鎖,來自data2之向上 10 游資料可供datal之Mux/demux 271使用以通過至該下一個 上游裝置。雖然Mux/demux 271顯不為·—單一功能電路,γ曰 某些實知例中,其可作為一多工器或一分開的解多工器來 予以實施。 為了提供通過資料適當的計時’一資料有效(DV)信號 15亦可於每一方向中通過,其中該向下游信號可於暫存器263 中被閃鎖而該向上游信號可於暫存器264中被閃鎖。某些特 定情況下’諸如該記憶體裝置從其本身記憶體陣列中提供 資料’而非從另一記憶體裝置通過資料,該Mux/demux 272 可設定來於DV1提供一計時信號fclk,而非從—下游裝置通 20過該DV信號些實施例中,在該命令狀態機器24〇之控 制下,該信號fclk可以是從clkin衍生之一時鐘信號,但其僅 於特定時間時作用。 該主機控制器嘗試從該特定快閃記憶體裝置讀取資料 時,從快閃陣列230讀取之該資料可放置於先進先出緩衝器 10 1379302 令,則3211該目前記憶體裝置可冑對一通過寫入操作來組 配其MUX/demux。直接或間接透過另一上游裝置而接收來 自該主機控制器之該寫入資料時,322中該寫入資料可向下 游通過該目前記憶體裝置之控制電路。 5 如325所判定,若該命令是定址至該記憶體裝置之一讀 取命令’則該程序可於第3B圖中繼續。34〇中該記憶體裝置 了針對内部續取操作來組配其Mux/demux。如345所判 疋,若先别要求資料可於該FIF〇中取得,則35〇中該資料可 從該FIFO傳送至該下_個上游裝置,從該資料可通過至該 ίο主機控制器的位置。若該FIF0是空的,則355中該記憶體裝 置可使用該讀取命令來觸發將該資料從其本身陣列轉移至 其FIFO。一旦350中該記憶體裝置已完成向上游轉移其 FIFO資料,或355中已開始將資料從其陣列轉移至其 FIFO貝j其返回第3A圖之‘A’來等待下一個命令。即使該記 15憶體裝置已返回a之後,355之該操作仍可繼續完成。 回到第3A圖,310中若指出該命令是定址於該記憶體裝 置之-寫人命令’如33G所判定,職程序可於第3(:圖中繼 續。360中該記憶體裝置可針對—内部寫入操作來組配其 mux/demux。若因為該FIF0仍包含來自一先前寫入操作之 20資料而尚未準備接收更多資料,如365所判$,則該記憶體 裝置不執行任何動作(而非繼續將該剩餘資料從該阳〇寫 入該陣列中),並且返回A以等待另—命令1該阳〇準備 好接收資料,如365所狀,則375中該資料可從上游接收 並寫入該FIFO中。-旦該資料位於該nF〇中遍中該資 13 1379302 料可開始被寫入該陣列。一旦已完成375中將新資料轉移至 該FIFO,而380中已開始將資料轉移至該陣列,則即使該記 憶體裝置已返回A以等待另一命令後,將資料轉移至該陣列 仍可繼續完成。 5 310中若接收有時並非上述該等四個命令之一命令,則 該記憶體裝置可移至335中需要其他處理(未說明)的步驟。 某些實施例中,若該記憶體裝置從該主機控制器接收一命 令時而尚未準備執行上述操作之任何一項,則該記憶體裝 置可返回一‘忙碌’或‘錯誤’狀態。 10 第4圖顯示一由根據本發明之一實施例的一主機控制 器執行之一方法的流程圖。某些實施例中,此可為第1圖之 該主機控制器110。該繪示流程圖400中,410中該主機控制 器選擇多個記憶體裝置中的第一個,並於420中於該菊鏈匯 流排上傳送定址於該記憶體裝置之一命令。為了簡化說 15 明,X=0至X=n之增量值在此用來代表連續對該等不同記憶 體裝置0至η定址,但其他實施例可使用其他程序來識別與 選擇該等不同記憶體裝置。若該受選擇記憶體裝置準備好 轉移資料,如430所判定,則440中該主機控制器可執行該 資料轉移。‘準備好轉移資料’表示該受選擇記憶體裝置於其 20 FIFO中具有資料以準備來轉移至該主機控制器(針對一讀 取命令),或者該受選擇記憶體裝置具有一可用的FIFO來準 備從該主機控制器接收資料(針對一寫入命令)。該資料轉移 後(或立即若無資料轉移),則450中該主機控制器可選擇下 一個記憶體裝置(X=X+1)並以該新選擇之記憶體裝置來重 14 1379302
器執行之一方法的流程圖。 【主要元件符號說明 100...系統 110.·.主機控制器 12(Μ 2η· · ·快閃記憶體裝置 210…緩衝器 230···快閃陣列 240···命令狀態機器 251、252···先進先出緩衝器 261、262、263、264…暫存器 271、272…多工器/解多工器 300、400···流程圖 310、315、316、317、320、321、 322、325、330、335、340、 345、350、355、360、365、 375、380、410-480 …步 驟 16
Claims (1)
- poo年1^29日修正頁 十、申請專利範® : L —種用於控制記憶體裝置之設備,其包含·· 一控制器,用以控制以菊鏈方式連接的一第一非依 電性記憶體裝置和一第二非依電性記憶體裝置之操 作,其中該控制器會執行下列步驟: 發出一第一命令至該第一非依電性記憶體裝 置,令其將第一資料轉移至該控制器; 於發出該第一命令之步驟後,發出一第二命令 至該第二非依電性記憶體裝置,令其將第二資料轉 移至該控制器; 於發出該第二命令之步驟後,接收來自於該第 非依電性5己憶體裝置的該第一資料之一第一部 分; 於接收該第-資料之該第一部分之步驟後,接 收來自於該第二非依電性記憶體裝置的該第二資 料之一第一部分; 於接收該第二資料之該第—部分之步驟後,接 收來自於該第-非依電性記憶體裝置的該第一資 料之一第二部分;以及 於接收該第—資料之該第二部分之步驟後,接 收來自於該第二非依電性記憶體裝置的該第二資 料之一第二部分。 2·如申請專利第旧之設備,其進—步包含: 在將讀取命令作為該等第一與第二命令發出之 17 曰修正頁 1〇〇 年 11 月 29 資 後’將該第_f料之該等第—與第二部分以及該第二 ;。等第—與第二部分組合至單一個資料區塊内。 2請專利範圍第i項之設備’其更包含在將寫入命令 為該等第-與第二命令發出之前,將單一個 劃分為料第-與第二賴之該等第―與第二部^塊 —種用於控轉依電性記憶體裝置之方法,其包含 步驟: 從一控制器發出一第一命令至一第一記憶體裝 置’令其將第一資料轉移至該控制器; 一於發出該第—命令之步驟後,從該控制器發出—第 -命7至-第二記憶體裝置,令其將第二資料轉移至該 控制器; 於發出該第二命令之步驟後’由該控制器接收來自 於該第-記憶體裝置的該第一資料之一第一部分; 於接收該第-資料之該第—部分之步驟後,由該控 制益接枚來自於該第二記憶體裝置的該第二資料之一 第一部分; 於接收該第二資料之該第—部分之步驟後,由該控 制器接收來自於該第—記憶體裝置的該第-資料之Γ 弟一部分;以及 於接收該第-資料之該第二部分之步驟後由該控 制器接收來自於該第二記憶體裝置的該第二資料之一 第二部分。 如申请專利fen第4項之方法,其進__步包含下列步驟: 5 5 ψ 10 7.:種包含容含有指令之實體機器可讀媒體的物品,該等 心7在由或乡做理11執行時會成對包含下列步 驟之操作的執行·· 年丨丨月29日修正頁 在將讀取命令作為該等第一盘第 後,於該娜—敝辑-/第^ 資料區塊内。 〜第-部刀組合至單一個 6.如申請專利範圍第4 其進—步包含下列步驟: 在將寫人命令料該等第—與第二命令發出之 前々該控制器中將單-個資料區塊劃分為該等第一與 第二貧料之該等第一與第二部分。 從一控制器發出-第—命令至—第—記憶體裝 置,令其將第一資料轉移至該控制器; 於發出該第一命令之步驟後,從該控制器發出一第 二命令至一第二記憶體裝置,令其將第二資料轉移至該 控制器; 於發出該第二命令之步驟後,由該控制器接收來自 於該第一記憶體裝置的該第一資料之一第一部分; 於接收該第一資料之該第一部分之步驟後,由該控 制器接收來自於該第二記憶體裝置的該第二資料之一 第一部分; 於接收該第二資料之該第一部分之步驟後,由該控 制器接I來自於該第一記憶體裝置的該第一資料之一 第二部分;以及 19 1379302 100年11月29日修正頁 於接收該第一資料之該第二部分之步驟後,由該控 制器接收來自於該第二記憶體裝置的該第二資料之一 第二部分。 8·如申請專利範圍第7項之物品,其中該等操作進一步包 含下列步驟: 在將讀取命令作為該等第一與第二命令發出之 後,於該控制器中將該第-資料之該等第—與第二部分 2及該第二資料之該等第H部分組合至單^ 資料區塊内。 10 9 如申請專利範圍第7項之物品 含下列步驟: 其中該等操作進一步包 在將寫入命令作為該等第一鱼 _ 前,於該控制器中將單-個資料塊—命令發出之 第二資料之該等第-與第二部分。該等第一與 20
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/644,270 US7650459B2 (en) | 2006-12-21 | 2006-12-21 | High speed interface for non-volatile memory |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200832415A TW200832415A (en) | 2008-08-01 |
TWI379302B true TWI379302B (en) | 2012-12-11 |
Family
ID=39544599
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW096144255A TWI379302B (en) | 2006-12-21 | 2007-11-22 | High speed interface for non-volatile memory |
Country Status (5)
Country | Link |
---|---|
US (1) | US7650459B2 (zh) |
KR (1) | KR101087419B1 (zh) |
CN (2) | CN102156682B (zh) |
TW (1) | TWI379302B (zh) |
WO (1) | WO2008079189A1 (zh) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070165457A1 (en) * | 2005-09-30 | 2007-07-19 | Jin-Ki Kim | Nonvolatile memory system |
EP1932158A4 (en) | 2005-09-30 | 2008-10-15 | Mosaid Technologies Inc | MEMORY WITH OUTPUT CONTROL |
US7652922B2 (en) | 2005-09-30 | 2010-01-26 | Mosaid Technologies Incorporated | Multiple independent serial link memory |
WO2008101316A1 (en) * | 2007-02-22 | 2008-08-28 | Mosaid Technologies Incorporated | Apparatus and method for using a page buffer of a memory device as a temporary cache |
US8086785B2 (en) | 2007-02-22 | 2011-12-27 | Mosaid Technologies Incorporated | System and method of page buffer operation for memory devices |
US8683126B2 (en) * | 2007-07-30 | 2014-03-25 | Nvidia Corporation | Optimal use of buffer space by a storage controller which writes retrieved data directly to a memory |
KR101412524B1 (ko) * | 2008-01-31 | 2014-06-25 | 삼성전자주식회사 | 메모리 장치, 메모리 카드 시스템 및 그것의 카드 인식방법 |
US20110047318A1 (en) * | 2009-08-19 | 2011-02-24 | Dmitroca Robert W | Reducing capacitive load in a large memory array |
WO2011070747A1 (ja) * | 2009-12-07 | 2011-06-16 | パナソニック株式会社 | 不揮発性記憶装置、ホスト装置、記憶システム、データ通信方法およびプログラム |
US8208484B2 (en) * | 2010-01-11 | 2012-06-26 | Telefonaktiebolaget L M Ericsson (Publ) | Forwarding a packet within a router using fragments over an interconnect |
US8843692B2 (en) | 2010-04-27 | 2014-09-23 | Conversant Intellectual Property Management Inc. | System of interconnected nonvolatile memories having automatic status packet |
US8463959B2 (en) | 2010-05-31 | 2013-06-11 | Mosaid Technologies Incorporated | High-speed interface for daisy-chained devices |
US8856482B2 (en) | 2011-03-11 | 2014-10-07 | Micron Technology, Inc. | Systems, devices, memory controllers, and methods for memory initialization |
US9021178B2 (en) * | 2011-05-02 | 2015-04-28 | Western Digital Technologies, Inc. | High performance path for command processing |
TW201347051A (zh) | 2012-01-27 | 2013-11-16 | Mosaid Technologies Inc | 連接記憶體晶粒形成記憶體系統的方法與設備 |
US9471484B2 (en) | 2012-09-19 | 2016-10-18 | Novachips Canada Inc. | Flash memory controller having dual mode pin-out |
CN104937577B (zh) * | 2013-03-15 | 2018-11-30 | 慧与发展有限责任合伙企业 | 支持扩展写入的存储器模块控制器 |
CN104216850B (zh) * | 2013-05-31 | 2018-06-19 | 鸿富锦精密电子(天津)有限公司 | 接口传输设备 |
US10216685B1 (en) * | 2017-07-19 | 2019-02-26 | Agiga Tech Inc. | Memory modules with nonvolatile storage and rapid, sustained transfer rates |
CN115801541B (zh) * | 2022-11-18 | 2024-03-22 | 湖南长银五八消费金融股份有限公司 | 全链路追踪平台中慢访问告警方法、装置和计算机设备 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5860080A (en) * | 1996-03-19 | 1999-01-12 | Apple Computer, Inc. | Multicasting system for selecting a group of memory devices for operation |
CN1188279A (zh) * | 1996-11-26 | 1998-07-22 | 村田机械株式会社 | 主机和信息处理装置 |
US6378018B1 (en) * | 1997-10-10 | 2002-04-23 | Intel Corporation | Memory device and system including a low power interface |
US7130958B2 (en) * | 2003-12-02 | 2006-10-31 | Super Talent Electronics, Inc. | Serial interface to flash-memory chip using PCI-express-like packets and packed data for partial-page writes |
US6317352B1 (en) * | 2000-09-18 | 2001-11-13 | Intel Corporation | Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules |
US6658509B1 (en) * | 2000-10-03 | 2003-12-02 | Intel Corporation | Multi-tier point-to-point ring memory interface |
US6996644B2 (en) * | 2001-06-06 | 2006-02-07 | Conexant Systems, Inc. | Apparatus and methods for initializing integrated circuit addresses |
US20050086413A1 (en) * | 2003-10-15 | 2005-04-21 | Super Talent Electronics Inc. | Capacity Expansion of Flash Memory Device with a Daisy-Chainable Structure and an Integrated Hub |
US20060129701A1 (en) * | 2004-12-15 | 2006-06-15 | Shekoufeh Qawami | Communicating an address to a memory device |
US20070165457A1 (en) * | 2005-09-30 | 2007-07-19 | Jin-Ki Kim | Nonvolatile memory system |
US20070076502A1 (en) * | 2005-09-30 | 2007-04-05 | Pyeon Hong B | Daisy chain cascading devices |
-
2006
- 2006-12-21 US US11/644,270 patent/US7650459B2/en active Active
-
2007
- 2007-11-21 WO PCT/US2007/024346 patent/WO2008079189A1/en active Application Filing
- 2007-11-21 CN CN2011100426602A patent/CN102156682B/zh not_active Expired - Fee Related
- 2007-11-21 CN CN200780046893.1A patent/CN101606137B/zh not_active Expired - Fee Related
- 2007-11-21 KR KR1020097012859A patent/KR101087419B1/ko not_active IP Right Cessation
- 2007-11-22 TW TW096144255A patent/TWI379302B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US20080155207A1 (en) | 2008-06-26 |
US7650459B2 (en) | 2010-01-19 |
CN102156682A (zh) | 2011-08-17 |
WO2008079189A1 (en) | 2008-07-03 |
CN102156682B (zh) | 2013-03-06 |
TW200832415A (en) | 2008-08-01 |
KR20090080568A (ko) | 2009-07-24 |
KR101087419B1 (ko) | 2011-11-25 |
CN101606137A (zh) | 2009-12-16 |
CN101606137B (zh) | 2015-01-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI379302B (en) | High speed interface for non-volatile memory | |
EP1488323B1 (en) | Memory system with burst length shorter than prefetch length | |
TWI364762B (en) | Command-based control of nand flash memory | |
CN107305781B (zh) | 存储器装置、存储器系统和控制存储器装置的方法 | |
US9978430B2 (en) | Memory devices providing a refresh request and memory controllers responsive to a refresh request | |
KR101284440B1 (ko) | 커맨드 수정 | |
KR101626084B1 (ko) | 멀티 칩 메모리 시스템 및 그것의 데이터 전송 방법 | |
US9792072B2 (en) | Embedded multimedia card (eMMC), host controlling eMMC, and method operating eMMC system | |
KR100942953B1 (ko) | 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치 | |
TWI310499B (en) | Slave and master of serial peripheral interface, system thereof, and method thereof | |
US20120124317A1 (en) | Concurrent read and write memory operations in a serial interface memory | |
US20060152981A1 (en) | Solid state disk controller apparatus | |
US10497451B2 (en) | Data transfer training method and data storage device performing the same | |
EP3640944B1 (en) | Non-sequential page continuous read | |
JP2006323982A (ja) | メモリセルの集積回路アレイの動作方法及び集積回路 | |
CA2418334A1 (en) | Disk controller configured to perform out of order execution of write operations | |
US11249913B2 (en) | Continuous read with multiple read commands | |
JP5188134B2 (ja) | メモリアクセス制御装置及びメモリアクセス制御方法 | |
CN114171071A (zh) | 存储器装置 | |
JP2011018222A (ja) | インタリーブ制御装置、インタリーブ制御方法及びメモリシステム | |
TW201839776A (zh) | 半導體裝置 | |
CN110060714B (zh) | 半导体器件以及包括其的半导体系统 | |
US6360307B1 (en) | Circuit architecture and method of writing data to a memory | |
JP2008033721A (ja) | Dma転送制御装置 | |
US8095717B1 (en) | System and method for configuration register synchronization |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |