TWI376791B - Flash memory having insulating liners between source/drain lines and channels - Google Patents

Description

1576791 九、發明說明： 【發明所屬之技術領域】 之新型記憶胞架構之積 本發明係關於包含用於快閃記憶體 體電路技術。 〜 【先前技術】

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20 ，於快閃記憶體所流行的架構，此記憶胞係被串列架構於一 參考線(例純ΑΝ〇快閃)之間，或被平行連接於位元 ，及參考線(例如腿或娜快閃)之間。.na 疋 =32㈣晶義被串列連接，且此讀取電流流經所有的串 ，連接胞。如此-來將大幅降低此讀取電流。通常，此讀取電流 =小於-微安培’且對於-個單_位元之崎機讀取操作 間可約為20微秒。 對於NOR及AND快閃，此記憶體電晶體係被平行連接， 故而較大的讀取電流可被提供(通常大於2G微安培”此較大的讀 取電流允許㈣的隨機存取讀取裝置(通常對於單_位元讀取需 70-100奈秒）。然而’相對高的電壓係被使用。故而，如同此元 件的尺寸變财小，所謂的短猶效應(例如擊穿)賴得困難掌 控。 一種用以控制此短通道效應之技術係基於，，口袋佈植，’技 術’亦稱作”通道阻隔佈植”，其係藉由佈植口袋於此源極及汲極 接面之通道附近’其中此接面係具有較高的摻雜濃度，又此摻雜 物係具有和此通道相同的導電態。例如，請參見於2〇〇5年八月 23 日公告之美國專利第 6 933,565 號，，Semiconductor device and method of manufacturing the same”、發明人為 Matsumoto et al.。 6 25 【發明内容】 本發明係提供-種記憶體元件，此元件係具有低阻值的源極 /汲極接面以及在其源極/紐接响邊具有絕雜Μ用來處理 短通道效應。此記憶體元件係適於使在N〇R或ΑΝ〇架構陣列， 且=架構亦在此被描述。-種用於製造此記憶體元件之方法亦在 此提供，此方法係可立即地利用於記憶體製造，並且適用於杏1 臨界尺寸因製造技術提升而持續減少之情況。 、爾八 -記憶懈列係在此被描述，其包含一具有複數個大略被平 行校正之溝渠之半導體主體。此溝渠係包含半導體㈣，例如推 雜的非晶矽，且其對於此記憶體陣列係作為源極/汲極線之用二 絕緣襯裡係位於此溝渠内之半導體材料以及此半導體主體之 間。複數個字元線(word line，WL)係覆蓋在此複數個溝渠及通道 區域之上，其中此通道區域係位於交又點陣列内此半導體主體之 内。電荷舰結構係佈置於此字元線以及此健^又點之通道區 域之間’以提供-快閃記憶胞之陣列。記憶體元件係被描述為在 此溝渠之間之具有一通道長度，其小於雇奈米，亦包含小於· 奈米之通道長度，且為-可支援至更小臨界尺寸之架構。此電荷 捕捉結構包含介電電荷捕捉結構，該電荷捕捉結構係 料的程式化及嫌。 Μ 在此在描述之實施例，此記憶胞係被平行地偶合於源極/汲 極線之間，其中此源極/汲極線之間係為屬於一 n〇r 構之快閃記憶體元件。 一 實施例在此描述’其中，在此溝渠内之此半導體材料包含摻 雜的非晶H實施例在此描述，其巾，在此溝_之此絕緣 襯裡係包各由一氧化石夕材質，例如二氧化石夕，組成之側壁塾片。 8 1376791 f此所描述之實施例中，絕緣襯裡係使用側壁墊片或其它架構沿 著此溝渠之側邊排列’但其尚未延伸至此半導體主體之此頂部表 面、。因此，此半導體主體可被描繪為具有一頂部表面，且此溝渠 係被半導體主體填滿至一高度，此高度至少大約等高於此通道之 5此頂部表面。於此溝渠内之此絕緣襯裡係覆蓋麟渠之側壁，但 尚未延伸至此通道之頂部表面(或在頂部表面附近變得極薄），因 此在此通道之頂部表面附近可擁有一小區域，此小區域可讓在此 溝渠内之此半導體材料與此半導體主體通電。 籲 在一大尺寸元件，整體位元線(global bitlines，GBL)係被提 10供且覆蓋於此複數個字元線上，且區塊選擇電晶體係被佈置以用 於連接此整體位元線以選擇於此陣列内之源極/汲極線。控制電 路係被提供以程式化此陣列内被選取之記憶胞，其中此選取動作 係藉由施加調整偏壓而達成’其中此偏壓係適用於此特定之電荷 儲存架構。對於介電電荷儲存架構’控制電路係被提供以施加調 15 整偏壓，其中此偏壓係誘發電子及/或電洞之穿隧。 在此係描述一介電電荷捕捉結構，其係適用於極小的通道長 度’其包含-穿隨層、-電荷捕捉層以及一阻擋層。在此所描述 之實施例，此穿隧層包含一能隙設計穿隧層，其包含一第一層， 其具有一電洞穿隧卩早礙南度，一第二層，其電洞穿隧障礙高度係 20 小於第一層，以及一第三層，其電洞穿隧障礙高度係大於第二層。 • 在此描述之此製造一記憶體陣列之方法包含提供一半導體 主體，且在此半導體主體内形成複數個溝渠，此溝渠係具有讎 且被大略地被平行地校正。此溝渠係被此半導體主體之一屋脊所 分隔，其中此屋脊係具有-寬度小於200奈米之頂部表面，或更 25佳地為100奈米之寬度，此寬度可用於高密度記憶體之實施例。 接著，在此溝渠之此側壁上形成絕緣襯裡，例如使用一側壁隔版 9 IJ76791 閃記蘭物於高密度快 閃記在此描鱗於高密度表 閃表示在辑對於高密度表 閃記姆1^_於高密度表 ίο 15 第7圖係為-對於具有及不具有非晶石夕 源臟極線之記憶體之關閉狀態電流對記憶體之 圖 第8圖係為-對於具有及不具有非晶石夕及絕緣 源極/沒極狀記舰之關狀魏流騎極龍之_。 -恕^的概要圖示以表示㈣輯體元件之另 一架構其包含在此描述之記憶胞。 f 1G圖係為-簡化的方塊圖示以表示—積體電路其包含一 及絕緣概裡之溝渠源極7汲極線之介電電荷儲存快閃 έ己憶胞之記憶體陣列。 仔（、Π 【實施方式】 本發明之實施例詳細的描述係可由參考第11〇圖而提供。 曰奶^、菩圖此記憶體陣列之部份之—戴面圖且包含使用非 子於此半導體主趙之通道區域旁。此描述之 20 1376791 體loo，其係使用-p型井於一隔離的基底井中，以用型通 道介電電荷捕捉元件。當然’η型井技術可被用於Ρ型通道元件。 複數個溝渠101a及101b於此半導體主體1〇〇係沿著垂直第1圖 之頁面之線被平行地佈置。此溝渠1〇〗3及1〇lb係被填滿摻雜的 5 非晶矽以提供此記憶體陣列源極/汲極線，其亦稱作區域位元 ，。其它的半導體材料及其它的矽型態亦可被使用，例如使用多 晶石夕、蟲晶矽以及鍺等等。絕緣襯裡1〇2&及1〇2b係，沿著此溝 渠l〇la之側壁，被栓塞於此半導體主體及此溝渠1〇la内之此摻 • 雜的非晶矽之間。同樣地，絕緣襯裡103a及103b係，沿著此溝 〇 渠101b之侧壁’被栓塞於此半導體主體及此溝渠101b内之此摻 雜的非晶矽之間。一字元線1〇4係覆蓋於填滿此溝渠之此非晶矽 之上，且以大略垂直此溝渠之方式被佈置❶一電荷儲存架構係被 實施於字元線104及此半導體主體100之間。此電荷儲存架構包 含一介電穿隧層105於此半導體主體1〇〇上，在此描述之實施例 15 中’其係包含一能隙設計之多層架構’此架構包含層l〇5a、l〇5b 及105c。一電荷儲存層106係覆蓋於此穿隧層1〇5之上。一介電 阻擋層107係覆蓋於此電荷儲存層ι〇6及此字元線1〇4之間。 • 於此字元線1〇4及此半導體主體之通道區域之交又點，且位 於此由非晶矽填滿之溝渠(例如101a及l〇lb)之間，記憶胞係被 20 形成，例如記憶胞110’其中，此字元線104係用於作為此閘極， 此電荷儲存架構包含層105、106及107,其係用於儲存電荷以建 . 立此記憶胞之臨界值，而此填滿溝渠101a及101b之非晶矽係用 於作為此源極及汲極。 如此所描述，此絕緣襯裡(例如襯裡l〇2b)覆蓋此被非晶石夕填 25 滿之溝渠之部份侧壁。在此所描述之實施例中，此半導體主體之 此通道區域具有一頂部表面，此表面係與此穿隧層105接觸。此 12 1376791 非晶矽填滿的溝渠係用非晶矽以填滿至一高度，其中此高度與此 通道區域之頂部表面共平面或接近共平面。此絕緣襯裡並不全延 伸至此通道之頂部表面，而留下一區域以允許此非晶矽填滿的溝 渠與此通道之導電。然而，此絕緣襯裡係用作阻擋此源極/汲極 線與此半導體主雜深部的通道之電場，否麻電場易引起短通 道效應。當通道長度111(此半導體主體與此非晶矽填滿的溝渠之 間的長度)小於200奈米時，此絕緣襯裡提供此記憶胞之效能大 幅的改善。在健的實施财，此通·度⑴制、於·奈米。 to 15 20 實施例可使用現今不同的先進佈局技術達成，其中此技術可實現 50奈米或更小的通道長度，此技術包含高數值孔徑及浸潤式微影 技術。 於此描述的實施例(在此未標示其尺 1G5’其包含一二氧切組成之第^ 二^膽奈米(例如大約為13埃），—氮化雜成之第 I、 一、厚又小於1 2.3 4奈米(例如大約為20埃），一二氧化石> 組成之第三層l〇5c ,其厚度小於3太夕 η杳价办丨士 •咖 又J於5 6不未（例如大約為25埃）。於 另一實_中，此穿隧層105可能包含 於 氧化矽或II氧化矽，其厚度係為2至4太：。列如二 13 25 1 厚度係大於3奈米(例如大約為70 2 埃），或其匕介電電荷捕捉材料，且此阻擋 二勺為7〇 3 之工作函數之材料可_加地㈣ ⑦。-更高 4 擋層107之多晶石夕，或是，例 銥皮，用^代替此接觸此阻 5 在此範例中其厚度係大於5奈糊如大‘=—魏石夕， 6 中’其實施可利用-多層的阻推層 〜^另一實施例 处〇3達成。又，此字元線可能包含p\ = 口=材料例如 7 等。 鈦麵、I化麵、氮化鍊等 1376791 第2圖係為-使用如第1圖所描述之記憶胞之n〇r或疆^ 架構之兄憶體陣列-簡化的概要圖示。代表的記憶胞135係利用 一標準的記號以表示方塊140為-電荷捕捉記憶胞且表示方塊 141為上述之非晶矽源極/汲極線内之絕緣襯裡。可知，區域位元 5線、120、12卜122、123及124(其係使用摻雜的非晶石夕將此溝渠 填滿以實施，如同先前所述)係大略地被平行佈置。字元線(1) 13卜132及133係垂直此區域位元線。區塊選擇電晶體例如電 晶體146係被佈置以連接此區域位元線，例如區域位元線12〇， φ 至整體位元線(15〇-丨54)，例如整體位元線150，以回應線145上 10之區塊選擇訊號。在典型的實施例中，-類似的區塊^擇電晶體 (在此未表示)係被佈置於此區域位元線之另一端，以允許各:區 ，位元線對於存取被選定之記憶胞可作為源極或汲極之用。一給 定的記憶胞(例如，記憶胞135)其存取係藉由給予一偏壓至此被 輕合至其閘極之字元線(例如，字元線133)、在 &域位元_如區域位元線120)至一感應放大器、且麵=^ 位兀^(例如’區域位元線121)至源極電位，以進行存取操作。 如此範例陣列所描述，此記憶胞係被平行地佈置於區域位元線之 • 間。 第3-6圖表示參考第〗圖及第2圖所描述之一記憶體陣列之 2〇製程階段。由第3圖可知，溝渠201及202係藉由侧遮罩2〇3、 及05被形成於此半導體主體内。此餘刻遮罩203、204 及205包含狹窄的橫條，此橫條之材料係被選取為具有與半導體 100實財__特性。此狹窄的橫條之實施係藉由使用 25 贼其它的用以在此半導體主體⑽之上形成狹窄線條 0不米，若為50奈米或更小則更合適)之技術。奮此半導 产ϋ 100為硬時’一合適的触刻遮罩包含具有大約50奈米厚 化石夕。利用此姓刻遮罩’此溝渠201、202係藉由反應性 14 離子蝕刻或類似可提供在此溝渠上相對垂直之側壁之技術，被蝕 刻至半導體主體之内。此縣之深度及寬度係被選擇以提供足 夠的橫截Φ，故可實祕有相對似值之齡斑極線，且對於 代表性的高密度元件而言，其尺寸係在丨⑻至15()奈米之範圍。 =如，對於此通道長度約為10〇奈米之一實施例，此溝渠201之 見度可約為100奈米，且此溝渠2〇1之深度可約為12〇奈米。 如第4圖所述，一絕緣襯裡材料層2〇6，例如二氧化矽被沈 積其係至少相對地在此姓刻遮罩203、204、205及此溝渠201、 2〇2之表面上為順形’故而此側之厚度係近似此蚀刻遮照頂 4及此溝渠底部之厚度。當二氧化石夕係被使用作此絕緣襯裡一 TEOS沈積製程可被利用以形成此層2〇6，且其厚度例如可 為5至1〇奈米。 第5圖係描述此製程之另一階段，此階段係在非等相性蝕刻 此層206以留下侧壁架構以做為此溝渠2⑴内之絕緣襯裡⑴ 及102b且作為此溝渠2〇2之絕緣襯裡1〇3a及1〇3b。此蝕刻製程 係被調整以使得此絕緣襯裡在此溝渠底層附近相對地厚(例如8〇 至1〇〇奈米），而在此溝渠頂層附近相對地薄(例如〇至5奈米之 間）。在最佳的情況下，在此溝渠之頂部表面附近之區或僅留下 非常少的氧化物，故允許此通道可和此非晶轉滿的溝渠通電。 然，在此非晶石夕填滿之溝渠内之高濃度之摻雜物將會擴散穿過 -薄的氧化層’其巾此氧化層可能在此頂部表贿近殘留，故而 允許此通道从_/祕紅_通電。絲成錢緣概裡之 後，摻雜的非晶矽係被沈積於此溝渠内，且填滿此架構，其可使 用所沈積之摻雜非祕’或使n段流程，其巾未摻雜的非 晶石夕係被沈積且概被佈植射濃度之摻雜物。^沈積此摻雜之 非晶石夕之後化賴械研雜程，或其它合_製程，係被執 1376791 行以平坦化此架構。此平坦化製程可能留下此氮化魏刻遮罩 203、204及205 ’如第5圖所示。 ίο 15 20

第ό圖表示在移除此遮罩2〇3、2〇4、2〇5且形成此穿隨層 1〇5之後的架構。在此描述之實施例，於此半導體主體内此通道 之頂部表面210及此非晶石夕填滿之溝渠之頂部表面211係為共平 面或實質上共平面。於某些實施例中，此通道之此頂部表面⑽ 可能猶為高或低於非㈣填滿之溝渠之此頂部表面。於移除 罩之後，於此描述之實施例，係實施—多層的穿隧架構，包含二、 二氧化雜成之底層1()5a ’其具有小於15埃之厚度，例如13 埃或1〇埃:。接著’-氮化雜成之層職係被形成於此層齡 之上。此氮化雜紅層職具有小於3奈米之厚度且 於在小於2.5絲之情況。於此穿_之—Q 於3.5奈米之二氧切’且更適於在小於3奈米之情況。旱度！ 此製程係接續沈積-電荷儲存層，例如一層厚度約為7奈米 H ’及一介電阻撐層’例如一廣二氧化石夕或氧化紹，其有 =化厚度約j 7至9奈米。最後，字元線圖形係在此陣列上被 11*如同ίΐ對第1圖所述的。又，層間介電層被形成於此字 體位70線亦被形成。如同第2圖所示，區塊選擇電 此元件之上’其係使採用以連接選定之區域位ί 線’其係由非晶销填滿之溝渠所形成，以及此整體位元線。 f 7，及第8圖係表示摸擬之結果，其表示，使 ===之f構可提供增強之性能，其中此絕物: 係，此接面湘域—側壁子(其標記為” w 此閘道寬度Lg在微米尺寸下(聽_ 此元件關_下之電流之作圖。由此圖可知；長= 25 丄376791 於大約0.8微米，一記憶胞之關閉狀態之電流，其中此記憶胞具 有如上所述之此絕緣觀裡，將低於一相對應但不具有此絕^襯^ 之元件之關閉狀態電流。當此閘道長度約為0 2微米(2〇〇奈米）， 於關閉狀態之電流將有顯見的改善。此長度約於1〇〇奈米時可 知具有如上所述絕緣襯裡之元件與另一相對應但不^有此絕 緣襯裡之元件，其關閉狀態電流幾乎是小二個數量級。對於更合 適之7L件，其具有50奈米或更小之通道長度，可以預期會有類 似的表現之增強。 ’ • △第8圖係為-圖示，其表示汲極驗與—代表記憶胞關閉狀 10態電流之圖，其中此記憶胞具有一閘極長度約為0.1微米(100奈 米）。於此描述，當此元件係被偏壓於臨界值之下時，對於一 N〇R 或AND架構元件在一典型的操作範圍汲極偏壓介於15至 伏特之區間内’具有此絕緣襯裡之記憶胞的關閉狀態電流係遠小 於不具有絕緣襯裡者。 15 第9圖係表示另一 AND或NOR架構之簡化圖示，其包含 如第1圖所描述之記憶胞。代表之記憶胞335係以此標準標記表 示，其中一電荷捕捉記憶胞擁有上述之絕緣襯裡於非晶矽内的方 塊340及34卜由此圖可知，區域位元線32〇、321及322，其係 藉由使用之前所描述的摻雜非晶矽填滿上述溝渠以實施，係被大 20 略地平行佈置，且為一汲極/源極/汲極架構。尤其是，區域位元 線320及區域位元線322係被佈置作為沒極線，此汲極線係經由 區塊選擇電晶體被耦合，例如經由電晶體346耦合至整體位元線 350及351。區域位元線321係被佈置作為一源極線，且藉由一 源極選擇電晶體349被耦合至一源極線36〇。字元線、332 25及33：M系垂直於此區域位元線。區塊選擇電晶體，例如電晶體 346 ’係被佈置以連接此區域位元線，例如區域位元線32〇，至整 17 1376791 體位元線’例如整體位元線350，以回應線345上之區塊選擇訊 號。一類似的區塊選擇電晶體349係被佈置於此區域位元線321 之另一端，以做為連接此區域位元線至一源極參考線360，1中 此區域位元線係被佈置作一源極線，以回應線348上之源極選擇 5 訊號。一給定之記憶胞(例如記憶胞335)之存取係藉由給予一偏 壓至此字元線，其中此字元線係被耦合至其閘極(例如字元線 333)’藉由麵合此區域位元線(例如區域位元線wo)之一端至一^ 應放大器，且藉由輕合此區域位元線(例如區域位元線Mi)至進 魯 行存取操作時之源極電位。如同此範例陣列之描述，此記憶胞平 10 行地被佈置於區域位元線之間。 第10圖係為一簡化之一積體電路850之方塊圖示，其採用 一 NOR陣列800，在此所描述之記憶胞係具有低阻值的源極/汲 極接面以及在源極/沒極接面周圍具有絕緣襯裡以處理短通道效 應。一字元線(或列)及區塊選擇電路801係被耦合至，且與複數 15 個字元線802及區塊選擇線電性溝通，且沿著此記憶體陣列800 内之列被佈置。一位元線(行)解碼器及驅動器803係被耦合至， 且與複數個位元線8〇4電性溝通，其係沿著此記憶體陣列8〇〇内 響之行被佈置以讀取資料由，及寫入資料至，此記憶體陣列800之 此^憶胞。位址係藉由匯流排8〇5被提供至此字元線解碼器及驅 2〇 動器801以及位元解碼器803。於方塊800内之感應放大器及資 料輸入架構，其包含用於讀取、程式化及抹除模式之電流及電壓 源，係藉由資料匯流排8〇7被耦合至此位元線解碼器8〇3。資料 係’藉由此資料輸入線8丨〗，由在此積體電路85〇之輸入/輸出埠， 25或=於此積體電路内部其它的資料電路851，提供至方塊806内 25此資料輸入結構。在此描述之實施例，其它電路851係被包含於 =積體電路850内，例如一廣用處理器或專門的應用電路，或可 提供系統級晶片功能之一模組，其中此功能係由此記憶體陣列所 18 1376791 支援。資料之提供係’藉由此資料輸出線815，由在方塊8〇6内 之此感應放大器，提供至在此積體電路之輸入/輸出埠，或提供 至此積體電路850内部或外部之其它資料目地。 如上所述’此陣列800可擁有N0R或AND陣列架構或 其它的陣列賴，取決於各別的制以及此記憶胞所使用之架 構0 '、 10 15 20 控制器809係實施於此範例，利用一偏壓調整狀態機構， 其，制此偏壓輕供應電壓及m 8G8之應職置，例如用於 此子元線及位元線之讀取、程式化、抹除、抹除確認、程式化 認之，壓或糕’且存取控娜序喻制此字元線/源極 線^操作。此控制器809可藉由使用在此領域中既知的特殊 邏，電路實施之。在另-實施例中，此控㈣8G9包含一泛用處 理器其可在0冑體電路上被實施，其中此積體電路係一 電腦程式以㈣此元件之操作。在另—實施财，—特殊目的、羅 輯電路及-泛用處·之組合可被祕此控彻_之實施。匕 因此，-碰電路峨體元件係财桃含絲度之 憶緣襯㈣在導電之祕/汲極線及此記憶胞之通道區域 j被實施，此__可壓抑此半賴主_之邊緣電場 ，有助於㈣_道效應。聽馳裡具有良好的魏界擺幅參 數，低阻值接面且可不需通道阻隔口袋佈植亦可實施。此始 係特別合適概用在記龍_減上，例如N0R4 AMf加 構兀件’其中相對高的汲極偏塵係被使用此 = 能有短通道效應產生。 卞偁《兀件’其可 了解系田由參考此較佳實施例及範例之細節而被揭露，需 了解絲例健用於描狀用而非作為限縮之用。亦需 2 在此領域t具有财技藝者，在不麟本發明之精神及以下之申 19 25 1376791 請範圍内，當輕易地進行修改或組合。 【主要元件符號說明】 100半導體主體 5 101a 101b 溝渠 102a 102b 103a 103b 絕緣襯裡 104字元線 105穿隧層 105a二氧化矽組成之第一層 ίο 105b氮化石夕組成之第二層 105c二氧化矽組成之第三層 106電荷儲存層 107阻擋層 φ 111通道長度 15 120 121 122 123 124 區域位元線 - 131 132 133 字元線 135記憶胞 146區塊選擇電晶體 150-154整體位元線 2〇 145線(回應區塊選擇訊號） 201 202溝渠 20 1376791 203 204 205蝕刻遮罩 206襯裡材料組成之層 210通道之頂部 211非晶矽之頂部 5 320 321 322區域位元線 321源極線 335記憶胞 340 341代表絕緣襯裡之標記 346電晶體 ίο 348 線 349區塊選擇電晶體 350 351區域位元線 360源極參考線 φ 850積體電路 15 800具有非晶矽溝渠之源極/汲極線之陣列 801列解碼器 802複數個字元線 803行解碼器 804字元線 2〇 806感應放大器及資料輸入結構 807資料匯流排 21 1376791 809控制器 811資料輸入線 815資料輸出線 850積體電路 851其它電路

Claims (1)

1376791 中華民國發明專利申請案第097110825號 無劃線之申請專利範圍替換本 中華民國101年7月27曰送呈 〜年。7月27日修正本 十、申請專利範圍： 一種記憶體陣列，其包含： 一半導體主體； 複數個溝渠約平行對準於該半導體主體，該些溝渠包含具有 5 一第一導^類型之半導體材料作為該記憶體陣列的源極/汲極 線’且在該第-導電類型半導體材料及該半導體主體之間係存在 絕緣襯裡； 複數個字元線置於該複數個溝渠之上並與之交錯；以及 電荷捕捉結構於該字元線及該半導體主體之間以形成複數 10個記憶胞，藉由該字元線並聯，該電荷捕捉結構係用以儲存資料。 2之該& ====猶細，㈣該溝渠内 3. 15 20 如申明翻範圍第丨項所述之記憶 之該絕緣襯裡包含—氧切。 m内 ^具=^1]範圍第1項所述之記憶體陣列，其中該半導體主 1、表面’且該半導體材料填滿該溝渠至約等高於該頂表 度’且於該溝渠内之該絕緣襯裡至少覆蓋該些 線覆蓋於該魏之記㈣卩糊’其包含整體位元 接該整體位撕崎置為連 如申。"專她圍第1項所述之記憶體陣列，其包含控制電路 23 25 1376791 藉由施加調整偏壓輯魏之記憶胞來騎電子的穿隧，以程 化該陣助被選取之記憶胞，趟由施加婦偏壓至所選取之:己 憶胞來誘發電洞的？1¾ ’ u抹除神列峨選取之記憶胞。 7·如申請專利範圍第1項所述之記憶體陣列，其 結構包含一穿隧層、一電荷捕捉層以及一阻擋層 屯° 8. 如中請專利範圍第丨項所述之記紐_， =含-穿隨層、一介電電荷捕捉層以及一介電阻;^J 隨層包含-第-層’其具有一電洞穿隨障礙高度， 電洞穿購礙高度係小於該第—層，以及—第 =隊 障礙高度係大於該第二層。 八屯洞穿隨 9. 如申請專利範圍f 1項所述之記憶體降 15 =係小於奈米，故可提供具有通道長度小於Ml: 20 11· 一種用於製造一記憶體陣列之方法，其包含： 提供一半導體主體； 該些 溝渠編賴數觸，制平行地對準， 在該些溝渠之該侧壁上形成絕緣襯裡； 以 半導體㈣稿機歸_並駿在魏緣襯栖卜 做為忒汜憶體陣列之源極/及極線； 理上 24 25 1376791 ⑽的料導體找_上方形成電 何捕捉結構； =複數個字元線於該電荷她結構之上，且約與該源極/ 直’故而在—交會點陣列對應的源極/汲極線之間形成 記胞。 利範圍第U項所述之方法，其中用於填滿該些溝 ¥之《»亥半導體材料包含摻雜非晶發。 10 15 20 13.如申請專利範圍第u項所述之方法，苴匕 渠之該半導體材料包含非晶石夕，且包含佈植雜質至該非晶石 顧述之Μ，針雜縣内之該 =·如巾請專補圍㈣摘述之方法，其巾該半導體主體具 -頂表面’且$些溝渠具有纖且觀半導斷料填滿至 度，其至少延伸至該些溝渠之該頂表面。 。 16丰1申專利範圍第11項所述之方法，其中該形成絕緣襯裡 之步驟包含沈積-層絕緣材料於該些溝渠之上，且料向餘㈣ 絕緣材料層以在·溝_職健子覆蓋於該 2 份的該側壁。 一丹木I ^ 25 17.如申請專利範圍第u項所述之方法， 包含形成覆蓋於該複 25 18.如申請專利範圍帛u項所述之方法 ，憶體陣列中，其藉由施加調整賴至所 程式化該陣助被縣之記憶胞，且 i取之記=取之記鎌來雜電__，轉麟陣列内被 9·，申請專利範㈣U項所述之方法，其中該形成一電荷捕 ，構之步驟包含形成一穿隨層於該半導體㈣之上，形U 1〇電電荷敝層於該穿隨層之上，且形成—_層於該電荷捕捉芦 讥如申請專利範圍第U項所述之方法，其中該形成一電 捉結構之步驟包含形成—穿隨層於該半導體主體之上，形成一介 15電電荷捕捉層於該穿隨層之上，且形成-崎層於該電荷捕捉層 ，上’该穿隨層包含-第一層’其具有一電洞穿隨障礙高度，— 第二層，具有小於該第一層之電洞穿隧障礙高度，以及一第三 層，其具有大於該第二層之電洞穿隧障礙高度。 2〇 如申請專利範圍第u項所述之方法，其中該形成複數個溝 渠之步驟包含形成蝕刻遮罩於該半導體主體之上以定義複數條 線，其寬度小於200奈米，且使用該蝕刻遮罩以蝕刻該複數個^ 25 22.如申請專利範圍第π項所述之方法，其中該形成複數個溝 渠之步驟包含姓該複數個溝渠至一深度，其約為100奈米至15〇 奈米之範圍。 26