TWI376096B - Pad circuit for the programming and i/o operations - Google Patents

Description

1376096 六、發明說明： 【發明所屬之技術領域】 本發明係相關於一種連接墊電路，尤指一種用於寫入及輸出/ 輸入操作之連接塾電路。 【先前技術】 一般的晶片具備有傳導連接墊，以接收外部的電源電位並與其 他外部的電路asa片交換資料例如，晶片具備有電源連接塾及接地 連接墊用來傳輸正或負電壓及接地電壓至電源供應器。同樣地，晶 片也具備有訊號輸出/輸入（I/O)連接墊以接收輸入訊號及傳送輸 出訊號。晶片透過傳導連接墊與其他電路溝通。然而，積體電路（IC) 晶片在製造過程及系統應用時，都可能會遭受到靜電放電（ESD)' 的情況，靜電放電訊號可能會由晶片的連接墊傳送到晶片中，而損 壞晶片的内部電路。因此，晶片的連接墊電路除了設計用來緩衝訊 號之外’也要防止靜電放電的情況。 清參考第1圖，第1圖為先前技術之連接墊電路10之示意圖。 連接墊電路10可用於寫入（programming)操作，另外，連接墊電 路具有一靜電放電保護電路以釋放靜電放電感應電流。在連接墊電 路10中，電阻R及電容C串聯耦接於該連接墊n及第—電源端 4 1376096 VSS ’形成一電!^且電容（Rc)網路。電晶體pi及胸〇s 電晶體N2_接於該連接塾11及該第-電源端vss，形成-反相 Γ兩電Balt P1及N2之閘極為該反相器之輸入端，該反相器由電 阻-電谷網路之節點A2之電朗控制，_電晶體P1及N2之没極 為《亥反相益之輸出端，用來在節點A1控制丽〇s電晶體奶之觸 《田位於連接塾π及第一電源端vss之間的丽〇8電晶體奶 被-高電壓觸發時，NMOS電晶體N1將在連接塾n及第一電源端 VSS之間開啟-低電阻之電料通雜，轉放靜電放賊應電流。 W連接塾電路10用來接收電壓訊號時，丽⑽電晶體犯應 該要關閉以避免漏電流。例如，t連接墊電路則於寫人操料， ，接塾11上將施加-寫人電壓75伏特，因此，節點八2會產生一 面電壓準位，節點A1會產生—低電壓準位，丽〇3電晶體川被 關閉’傳_ 16則被開啟，寫人電壓被傳輸至節點A4。可惜的， 這樣連接塾電路Π)就無法用於輸出/輸入操作。請再次參考第i圖， 當連接墊11接收輸出/輸入電壓0/3 3伏特時，函S電晶體 =/輸人賴之賴日轉產姐大的料^物，#輪出/輪入電 =〇伙特轉換為3伏特時，P则電晶體ρι被開啟而在節㈣ ΐ生一而電壓準位’因此，應〇S電«奶將测啟而產生漏電 流0 【發明内容】 1376096 因此’本發明之一目的在於提供一用於寫入及輸出/輪入操作之 連接墊電路，以解決上述之問題。 本發明係提供一種用於寫入及輸出/輸入操作之連接墊電路，包 含一連接墊、一閘極驅動電路、一高電壓選擇電路及一靜電放電偵 測/回避電路。該閘極驅動電路耦接於該連接墊及一第一電源端之 間’用來釋放一靜電放電感應電流。該高電壓選擇電路耦接於該連 •接墊及一第二電源端，用來將該連接墊之電壓或該第二電源端之電 壓輸出至該閘極驅動電路。該靜電放電偵測/回避電路耦接於該連接 塾，用來隔離一靜電放電感應電壓。 【實施方式】 請參考第2圖’第2圖為本發明之第一實施例之連接塾電路2〇 _之示意圖。連接墊電路20包含一連接墊21、一閘極驅動電路D、 一南電壓選擇電路23及-靜電放電侧/回避電路24。驅動電 路22用來釋放靜電放電（咖）感應電流。閘極驅動電路22包^ - NMOS電晶體M、一 PM〇S電晶體η、—觀^電晶體犯、 一電阻R1及-電容C1。觀⑺電晶體N1之閘_接於節點Μ， nmos電晶體N1之源極轉接於第一電源端vss，觀〇s電晶體 N1之汲極編妾於連接塾21。pM〇s電晶體ρι之間極耗接於節點 A2 ’ PM0S電晶體ρι之_輕接連接塾21，觸s電晶體巧之及 極轉接於㈣^ NM〇S電晶龍2之_雛_ Μ，繼^ 6 1376096 赛日日體N2之源極輕接於第一 or» ^ Λ/0 極耦接m + …❸而辦’NMOS電晶體N2之汲 端输㈣之第—端輕接於節點A3，電阻ri之第二 二；即點A2。電容C1之第—端轉接於節點A2，電容q之第 i電電源端vss。靜電放電偵測/回避電路24用來隔離 〃〜賴，靜電放電偵測/回避電路24包含—P⑽電晶 ' PM〇S電晶體P2之間極轉接於節點A卜PMOS電晶體P2 源極輕接於連接塾21，PM〇S電晶體打之汲極雛於節點Μ。 高輕選擇電路23用來由第二電源端伽及連接塾η中選 擇-而電壓並輸出選擇的電壓至閘極驅動電路22,使得連接塾電路 〇可用於寫入及輸出/輸入操作。冑電壓選擇電路23 &含一 ，晶體P3及-PM0S電晶體p4。p则電晶體p3之源極輕接於 弟-電源端YDD’mos電晶體P3之__於連接墊21姻〇8 電晶體P3之汲極與其本身的N型井共接，並麵接於節點A3。·⑽ ，晶體P4之源極減於連接塾21, pM〇s電晶體p4之間_接於 第二電源端VDD，PMQS電晶體P4之汲極與其本身的N型井共 接，並耦接於節點A3。藉由切換PMOS電晶體p3及柯，可由第 二電源端VDD及連接㈣三電壓中選擇—高電壓傳輸至節點μ。 請參考第3圖，第3圖為高電壓選擇電路23之操作真值表。 V—PAD為連接墊21之電壓，VDD為電源電壓提供3 3伏特，v 為節點A3之電壓。當連接墊電路20用於寫入操作時，連接墊u 接收-寫人電壓，例如7.5伏特。因此，P聰電晶體p3被關閉， 7 1376096 m〇s電晶體P4被開啟，節 高電解位，_ Α1 綠為7·5伏特，節點A2為 _ ρ ，··.為電鲜位Unmos電晶體州被 關閉，mos電晶體P2被開啟 破 , 寫入電壓被傳輸至節點A4。用於 叛出/輸入核作時，連接墊21接收一 方、 高電壓選擇電路23可由第二電、;d’例如3·3伏特。 厂堅，當連接墊2丨接收3 3 及連接㈣選出一高電 將維姓* ” 特或G伏特之電壓時，節點A3之電壓 因此’節點A2為高電壓準位，節點A1為低電壓準位。 f晶體N1被_，咖S電晶體P2被開啟 輸入電壓被傳輸到節點A4。狹 ，i^/ 直接傳輸到内部電路。“，、而輸出/輸人麵也可由連接塾21 另外’當靜電放電的情況發生時，電容α =電壓低於連接墊21，此時閘極___動NM〇S t 曰曰體m之問極以開啟顧〇s電晶體N1。一旦刪 =開啟’圓s電晶體_成連接㈣及第_電源端vss之間 的低電阻’ NM〇S電晶體奶雜持—段時間料通，轉放靜電 放電電流。 〃請參考第仏圖、第4B圖及第4Cffij，第从圖、第4b圖及 第4c圖為本發明之第二實施例之連接塾電路3〇之示意圖。在本實 施例中，PMOS電晶體P1由一串級（cascade)電路331或说所 取代’以避免料二電源端奶㈣電壓及連接㈣的電壓同步上 升時產生關電流問題。糾，二極體m也可避免該漏電流的問 8 1376096 題相#父於第-實施例，串級電路331及332另包含—舰〇s電羞 如第4A所不’ PMOS電晶體P5之閘極耦接於pM〇s電晶 • 體P1之閘極，PM0S電晶體P5之源極耦接於連接墊21 , j>M〇s電 .晶體P5之汲極耦接於PMOS電晶體P1之源極。如第4β所示， PMOS電晶體p5之閘極耦接於pM〇s電晶體pi之源極，pM〇s電 晶體P5之源極搞接於連接墊21，pM〇s電晶體p5之没極輕接於 PMOS電晶體P1之源極。如第4C圖所示，二極體柄接於 • 電晶體P1之源極及連接墊21之間。 請參考第5圖，第5圖為本發明之第三實施例之連接墊電路4〇 之示意圖。在本實施例中，靜電放電_/_電路44利用一傳輸 閘來增加傳輸能力。相較於第一實施例，靜電放電债測/回避電路44 另包含一 NMOS電晶體N4。NM〇s電晶體w之閘極搞接於節點 A2，NMOS電晶體N4之源極耦接於連接墊21，NM〇s電 _ 之汲極耦接於節點A4。 _ 綜上所述，本發明之連接塾電路包含一連接塾，一閑_動電 路’-间電壓娜電路及—靜電放電制/_電路。該閘極驅動電 路用來釋放該靜較f感應電流。該靜電放電侧/_電路用來隔 離該靜電放電感應電壓。該高電壓選擇電路用來由一電源端及該^ 接墊選擇一高電壓並輸出至該閘極驅動電路，使得該連接墊電路可 用於寫入及輪出/輪入操作。 9 【圖式簡單說明】 第1圖為絲技術之連接㈣路之示意圖。 第2圖為本發明之第—實施例之連電路之示意圖。 第3圖為高電壓選擇電路之操作真值表。 第4A圖一第4B圖及第4C圖為本發明之第二實施例之連接墊電路 之不意圖0 第5圖為本發明之第二貫施例之連接塾電路之示意圖。 【主要元件符號說明】

10、20 連接墊電路 11 >21 連接墊 22 閘極驅動電路 23 高電壓選擇電路 16 傳輸閘 331 、 332 串級電路 24、44 靜電放電偵測/ Al、A2、 節點 回避電路 A3、A4 P 卜 P2、 PMOS電晶體 Nl、N2 NMOS電晶體 P3、P4、P5 VSS 第一電源端 VDD 第二電源端 R 電阻 C 電容 10 1376096 D1 二極體

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Claims (1)

1376096 101年7月26日修正替換頁 4 七、申請專利範園： 1. 一種用於寫入及輸出/輸入操作之連接墊電路，包含： 一連接墊； 一閘極驅動電路’輕接於該連接塾及一第一電源端之間，用來 釋放一靜電放電感應電流，包含：

-第-NMOS f晶體’具有_閘極，—源_接於該第一 電源端，及一汲極耦接於該連接墊； -第-PMOS電晶體’具有—閘極，—源極雛於該連接 塾，及-没極輕接於該第—舰〇s電晶體之問極； -第二NMOS電晶體’具有―_雛於該第— 電晶體之閘極…祕输於該第_電源端，及一沒 極耦接於該第一 NMOS電晶體之閘極； -電阻’具有—第—端，及―第二_接於該第一腿⑽ 電晶體之閘極；及 電容，具有-第-端_於該電阻之第二端，及一第 端耦接於該第一電源端； '高__電路，減於魏雜、魏岐第—端及 輪—=::::接:之電_第、之 1放電=:娜，減贿軸、隔離- 12 I376〇96 1〇1年7月26日修正替換頁 2. 如請求項1所述之連接墊電路，其中問極 -第二PMOS電晶體具有-閘極輕接於該第_ pM〇s電晶體之 閘極_職連祕，及_^_接於該第— PMOS電晶體之源極。 3. 如請求項1所述之連輕電路，其中該_驅動電路另包含： 一第二PMOS電晶體具有-閘極輕接於該第一 pM〇s電晶體之 源極，-源極_於該連缝，及—秘_於該第一 PMOS電晶體之源極。 4. 如請求項1所述之連触電路，射該_驅動電路另包含. -二極體具有—第—端祕於該第―_s電晶體之源極，及 一第一端輕接於該連接塾。 .如請求項i所述之連接塾電路，其愤高電壓選擇電路包含： 一第-腹0S電晶體具有—閘極輕接於該第二電源端，一源極 2接於該連触，及—祕财本相N料雜，並麵 接於該閘極驅動電路；及 -第:：s電晶體具有一閘極_於該連接塾，— 於該第二電源端H極與其本身的N型井 接於該閘極驅動電路。 /、诺亚祸 6.如請如所述之連纖路，財_放電翻/回避電路包 13 1376096 101年7月26日修正替換頁 含： 一 PMOS電晶體具有一閘極耦接於該閘極驅動電路，一源極耦 .. 接於該連接墊，及一汲極耦接於一寫入節點。 7.如請求項1所述之連接墊電路，其中該靜電放電偵測/回避電路包 含： 一 PMOS電晶體具有Ί極耦接於該閘極驅動電路，一源極耦 • 接於該連接墊，及一汲極耦接於一寫入節點；及 一 NMOS電晶體具有一閘極耦接於該閘極驅動電路，一源極耦 接於該寫入節點，及一汲極耦接於該連接墊。 、圖式：

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