TWI375323B - 4f2 self align fin bottom electrodes fet drive phase change memory - Google Patents

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TWI375323B TW096127378A TW96127378A TWI375323B TW I375323 B TWI375323 B TW I375323B TW 096127378 A TW096127378 A TW 096127378A TW 96127378 A TW96127378 A TW 96127378A TW I375323 B TWI375323 B TW I375323B
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Description

九、發明說明： 【發明所屬之技術領域】 本發明係有關於以相變化基礎記憶材料為主之高 密度記憶裝置，包含硫屬化物基礎材料與其他可程式化 電阻材料，以及製造此等裝置之方法= 【先前技術】 以相變化為基礎之記憶材料係被廣泛地運用於讀 寫光碟片中。而這些材料包含有至少兩種固態相，包含 如一大部分為非晶.態之固態相，以及一大體上為結晶態 之固態相。雷射脈衝係用於讀寫光碟片中，以在二種相 中切換，並讀取此種材料於相變化之後的光學性質。 以相變化材料為基礎的記憶體材料*如硫屬化物材 料及其類似材料，亦可以藉由施加合適於積體電路操作 之電流而改變狀態。此通常為非晶狀態具有較通常為結 晶狀態為高的電阻特性，其可以被快速感應資料之用。 此等性質有利於作為非揮發性記憶體電路的可程式電 阻材料，其可以用隨機方式進行資料的讀取與寫入。 自非晶狀態改變為結晶狀態的相變化通常是一較 低電流的操作。而自結晶狀態改變為結非晶狀態的相變 化，在此稱為重置，一般係為一高電流操作，其包含一 短暫的高電流密度脈衝以熔化或破壞結晶結構，其後此 相變化材料會快速冷卻，抑制相變化的過程，使得至少 部份相變化結構得α維持在非晶態。在理想狀態下，致 • ·· · . 使相變化材料從結晶態轉變至非晶態之重置電流強度 應越低越好。欲降低重置所需的重置電流強度，可藉由 減低在記憶體中的相變化材料元件的尺寸、以及減少電 極與此相變化材料之接觸面積，從而對此相變化材料元 件施加較小的絕對電流值，便可達成較高的電流密度。 此領域發展的一種方法係致力於在一積體電路結 構上形成微小孔洞’益使用.微ΐ可程式化之電阻枯料填 充這些微小孔洞。致力於此等微小孔洞的專利包含：於 1997年11月11日公告之美國專利第5、687、112 號”Multibit Single Cell Memory Element Having Tapered Contact”、發明人為Ovshinky ;於1998年8月4日公 告之美國專利第 5、789、277 號’’Method of Making Chalogenide [sic] Memory Device”、發明人為 Zahorik 等；於2000年11月21日公告之美國專利第6、150、 253 號 ’’Controllable Ovonic Phase-Change Semiconductor Memory Device and Methods of Fabricating the Same”、發明人為 Doan 等。 由本發明之申請人所研發的技術係稱為相變化導 橋記憶胞，其中一非常小塊的記憶材料係形成做為一導 橋，橫跨在電極間之一薄膜絕緣構件。此相變化導橋可 以輕易地與邏輯電路以及其他位於積體電路中的電路 整合。請參見美國申請案號11/155、067號（申請曰為 2005 年 6 月 17 日）“Thin Film Fuse Phase Change RAM and Manufacturing Method”，發明人為 Lung et al，該申 請案與本發明之申請人相同。 另一研發中的記憶胞結構，有時因其位於底電極上 的主動區域的典型形狀而稱為蕈狀記憶胞，係以形成一 微小電極而與一較大之相變化材料接觸，並且一較大電 極係接觸至此相變化材料之相反表面。從微小接點流至 較大接點的電流，係用以讀取、設置與重置此記憶胞。 此微小電極係將電流密度集中於接點處，使得在相變化 材料中的主動區域可以限定於接近至此接點的微小體 積中。同時請參見如Ahnetal所著之“Highly reliable $0 nm contact cell techrx〇iogy for 256 Mb ΡΚΑινΓ5 VLSI Technology 2005 Digest of Technical Papers、 pages 98-99、 14 June 2005; Denison、 International publication No. US 2005/0263829 A1、“Semiconductor Devices Having Phase Change Memory Cells' Electronic Systems Employing the Same and Methods of Fabricating the Same、’’ 公開曰：2005 年 12 月 1 日。 在以非常小的尺度製造這些元件、以及欲滿足大規 模生產記憶元件時所需求的嚴格製程變數時，則會遭遇 到問題。較佳地係疼供一種記憶胞結構其包含有小尺寸 以及低重置電流，以及用以製造此等結構之方法。而更 需要提供一種製造方法及結構，而其足以與製造在相同 積體電路上的周邊電路相容。更進一步而言，其可適用 於產生如此記憶胞所需的高密度佈局。 【發明内容】 隹本發明所迷之牛導體基板上之記憶胞陣列， 含複數條字元線位於此半導體基板上並沿著一第一 ^平行延伸，此字元線具有字元線寬度以及對應的側辟 ，面。一侧壁介電層係位於側壁表面上。複數對摻雜^ ，形成於基板中，其中在相鄰字元線之間的摻雜區二 1含了對應的第一與第二摻雜區域。複數個底電極包^ —電極材料在介電層的側壁上，且該複數個底電極4 與第一底電極係兮署认 表面與對應的第—盥笛二相鄰的字元線之間、並具有底 了頁表面。複數個記恢元雜區域電性接觸’以及具有 憶元件與對程式化電阻㈣，而該記 構係設置於複數個記7表I電性接觸。複數個頂電極結 形成電性捿觸，，U·作帝牛中的記憶兀件之上並與之 行延伸，第二方;;二二二托構具有倒邊沿著第二方向平 中的底電極的側邊係二第；方向，此複數個底電極 準。複數個介電隔離心、，之頂電極結構的側邊對 的第-與第二摻雜& 中介電隔離結構係將對應 、币夥雜區域對隔離於相鄰的字元線之間。 大約Hid，記憶胞的面積係等於#，F 的-半，血二寬，度與/予疋線間之分隔距離二者加總 的最小特徵尺二:約為-用以製造此記憶胞之微影製程 如上ίΓ二t描述一種積體電路記憶體，其記憶胞係 其把t ί明所述之用以製造—記憶胞陣列於-丰導驴 5==法，其係包含:形成複數條字元線位 導體基板之上且沿著-第—方向平行 ^这牛 字元線寬度以及對應之側壁表面，形成二 兮:位於该些側壁表面之上，形成複數對摻雜 ^ 3包含對應之第一與第二摻雜區域,形成複 匕含電極材料位於該側壁介電層之上，而第一筮電本 ，極係介於相鄰字元線間的複數個底電極，而I 表面與對應的第一及第二接雜區域電性接觸， 表面，形成複數個記憶元件包含一可程式化電阻材料， 而該記憶元件與對應的底電極之頂表面電性接觸，形成 複數個頂電極結構位於該複數個記憶元件中之該些記 憶元件之上並與該些記憶元件電性接觸，該頂電極結構 具有沿著一第二方向延伸之側壁，該第二方向係垂直於 該第一方向；兩其中該複數個底電極中之該些底電極具 有與對應之該些頂電極結構之側壁對準之側壁；以及形 成複數個介電隔離結構，其中該些介電隔離結構係隔離 對應之第一與第二摻雜區域對與相鄰的字元線。 本發明之用以製造一記憶胞陣列於一半導體基板 上的方法的一實施例，包含：形成一閘極介電層於該基 板上，形成一第一導電層於該閘極介電層之上，形成一 第二介電層於該第一導電層之上，圖案化複數條光阻劑 於該第二介電層之上，其中相鄰之光阻劑條係被一分隔 距離所分隔，該些光阻劑條係沿著第一方向而平行延 伸，該些光阻劑條具有一條寬度。餘刻該第一導電層與 該第二介電層以外露該閘極介電層未被該些光阻劑條 所覆蓋之部分，進而形成複數條字元線沿著該第一方向 而平行延伸，該字元線具有對應之側壁表面。形成複數 個第一摻雜區域於該基板中，藉由使用該些字元線做為 遮罩。形成一第三介電層於該些字元線之上以及該閘極 介電層之外露部分之上。針對該第三介電層進行非等向 性蝕刻，以形成複數個第一字元線結構，該些被包覆的 字元線結構係在期間定義複數個溝槽，其中該複數個字 元線結構t被包覆之字元線結構係包含：（a)該複數條 字元線中之一字元線、（b)位於該字元線之側壁表面上 之介電側壁子、（c ) 一介電罩於該字元線之上。形成 複數個第二摻雜區域於該基板之上或該基板之中的溝 1375323 槽之中，藉由使用該些字元 電極層於該些字元線結構之上:構做為遮罩。形成一底 的隔溝槽之〆中。蝕刻該底炻在該複數個溝槽中 第二摻雜區域，進而從該底电^層與該隔涛槽之一中之 對，並從該些第二摻雜區域-^層中形成底電極結構 區域對包含對應之第三與雜區域对，該些摻雜 元線結構之間’該些底電極摻雜區域介於相鄰之字 二底電極結構於相鄰之字元包含對應之第一與第 電性接觸至對應之第三與^攻結構之間且具有底表面 具有上表面。形成一可程、式『摻雜區域，該底電極結構 極結構之上表面上。形成1 ，阻記憶材料層於該底電 電阻記憶材料層之上。以及線材料層於該可程式化 線以及複數個底電極，進而仃蝕刻以形成複數條位元 電極包含該第一與第二底雷权成—記憶胞陣列，該些底 位元線具有沿著-第二方構之-之—部分，該些 向係垂直於該第一方向，'延伸之側壁，該第二方 線之側壁對準之側壁。孩上底電極具有與該對應位元 以下係詳細說明本發明之結構與方法。 【實施方式】 明。衫法而詳述本發 ίίί?；Μ；^ 申請專利範圍及所附圖式^^將可透過下列說明 f式獲侍充分瞭解。在不同實施例 中的相似70件，將以相似的標號標示之。 以下將參照第1圖至第25圖來詳述本發明。 10 第1圖係繪示一記憶陣列100的示意圖，其可以使 用如第3圖的記憶胞而實施，或者使用其他如本文所述 之記憶胞亦可。八個記憶胞131、132、133 ' 134 ' 135、 136、 137、 138係具有各自的記憶元件1〇卜 102 ' 103、 104、 105、 106、 107、 108，如第 1 圖所示，但此圖僅代表一陣列的一小部分，此陣列可以 包含上百萬個記憶胞。 在第1圖的示意圖之中’共同源極線ll〇a、l1〇b、 110c’字元線112a、112b、112c' 112d係大致平行 於y軸而排列。位元線114a、114b係大致沿著x軸平 行排列。因此，一 y軸解碼器與一字元線驅動器15〇(具 有設置、重置與讀取棒.式)係耦合至字元線112a、n2b'、 112c、 112d。用以設置、重置以及讀取模式的位元線 電流源152、一解碼器與感測放大器（未示）係耦接至 位元線l〗4a、114b。共同源極線i10a、11〇b、n〇c 係搞接至源極線終端電路154，例如一接地終端。此源 極線終端電路154可包含偏壓電路（例如電壓源與電流 源），以及解碼電路，以在某些實施例中施加偏壓安排 (而非接地）至源極線。 共同源極線110a係耦接至記憶胞131、135的源 極終端。共同源極線ll〇b係耦接至記憶胞132、133、 136、 137的源極終端。共同源極線11〇c係耦接至記 憶胞134、 138的:¾極終端。字元線112a係耦接至記 憶胞131、 135的閘極終端。字元線n2b係耦接至記 憶胞132、 136的閘極終端。字元線n2c係耦接至記 憶胞133、 137的閘極終端。字元線112d係耦接至記 13.75323 憶胞134、 138的閘極終端。 包含有各自的記憶元件101、102的記憶胞131、 132係為代表性記憶胞。記憶胞131的没極係耗接至記 憶元件101的底電極160，其接著耦接至頂電極16/。 相似地記憶胞132的汲極係耦接至記憶元件1〇2的底電 極162，其接著輕接至頂電極ία。頂電極161、163 係耦接至位元線114a。自動對準記憶胞131、132在 記憶胞131的汲極與記憶胞132的汲極之間、以及在記 憶胞131的底電極160與記憶胞132的底電極162之 間，具有介電隔離結構。在某些實施例中，記憶胞的底 電極係被刪除。 在巧作上，電流源152以及字元線驅動器15〇係以 低，流讀取模式、一種以上的中間電流設定模式、以及 較高電流重置模式操作。在較高電流重置模式時，一穿 過選定記憶胞（例如：包含有記憶元件1〇1的記憶胞 131 )的電流路徑18〇a，係藉由施加一電流至位元線 U4a:並施加電壓於字元線U2a之上而建立，此電壓 係足以啟動記憶胞131的存取電晶體，使得電流流經源 極線110a。 .相似地，在低電流讀取模式，一通過選定記憶胞（例 ，·包含有記憶元件1〇4的記憶胞n4)的電流路徑 j〇b，係藉由施加一電流至位元線U4a、並施加電壓至 :^線導體112d而建立’此電壓係足以啟動記憶胞ι34 的存取電晶體並提供電流至源極線u〇c。 在设置模式時（用於一種以上的中間電流位階）， 12 1375323 係使能一存取電晶體，如同前述讀取模式。 記憶胞的實施例包含以相變化為主的記憶材料用 於記憶元件 101、102、1〇3、104、1〇5、1〇6、107、 108之中，相變化記憶材料包含含硫屬化物材料與其他 封料Λ琉屬化物包含下列四凡素之任一者：氧（Q )、 硫（S)、晒（Se)、以及碲（Te)，形成元素週期表上第 VI族的部分。硫屬化物包含將一硫屬元素與一更為正 電性之元素或自由基結合而得。硫屬化合物合金包含將 硫屬化合物與其他物質如過渡金屬等結合。一硫屬化合 物合金通常包含一個以上選自元素週期表第六欄的元 素，例如鍺（Ge)以及錫（Sn)。通常’硫屬化合物合 金包含下列元素中一個以上的複合物：銻（Sb)、鎵 (Ga)、銦（In)、以及銀（Ag)。許多以相變化為基礎 - 之記憶材料已經被描述於技術文件中，包含下列合金： 鎵/録、銦/録、銦/晒、銻./碲、錯/碲、鍺/錄/碲、銦/銻/ 碲、鎵/碰/碲、錫/銻/碲:？銦/録/錯、銀/銦/錄/締、錯/ 錫/錄/碲、錯/録/砸/碲、以及碲/鍺/銻/硫。在錯/錄/蹄合 金家族中，可以嘗試大範圍的合金成分。此成分可以; • 列特徵式表示：TeaGebSb1()(Ha+br 一位研究員描述了最有用的合金係為，在沈積材料 中所包含之平均碲濃度係遠低於70%，典型地係低於 ，並在一般型態合金中的碲含量範圍從最低2 3 %至 最，58%,且最佳係介於48%至58%之碲含量。鍺的濃 度係高於約5%，且其在材料中的平均範圍係從最低8% 至最高30%，一般係低於50%β最佳地，鍺的濃度範圍 ，介於8%至40%。在此成分中所剩下的主要成分則為 銻。（Ovshinky ‘112專利，攔1〇〜U)由另一研究者所 13 13.75323 評估的特殊合金包含Ge2Sb2Te5、GeSb2Te4、以及 GeSb4Te7。( Noboru Yamada，’’Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording”、SPIE v.3109、pp. 28-37(1997))更一般 地，過渡金屬如鉻(Cr)、鐵(Fe)、鎳(Ni)、銳(Nb)、lE(Pd)、 鉑（Pt)、·以及上述之混合物或合金，可與鍺/銻/碲結合以 形成一相變化合金其包含有可程式化的電阻性質。可使 用的記憶材料的特殊範例，係如Ovshinsky ‘ 112專利中 欄11-13所述，其範例在此係列入參考。 ® 相變化合金能在此細胞主動通道區域内依其位置 順序於材料為一般非晶狀態之第一結構狀態與為一般 結晶固體狀態之第二結構狀態之間切換。這些合金至少 . 為雙穩定態。此詞彙「非晶」係用以指稱一相對較無次 序之結構，其較之一單晶更無次序性，而帶有可偵測之 ' 特徵如較之結晶態更高之電阻值。此詞彙「結晶態」係 用以指稱一相對較有次序之結構，其較之非晶態更有次 序，因此包含有可偵測的特徵例如比非晶態更低的電阻 值。典型地，相變化材料可電切換至完全結晶態與完全 • 非晶態之間所有可偵測的不同狀態。其他受到非晶態與 結晶態之改變而影響之材料特中包含，原子次序、自由 電子密度、以及活化能。此材料可切換成為不同的固 態、或可切換成為由兩種以上固態所形成之混合物，提 供從非晶態至結晶態之間的灰階部分。此材料中的電性 質亦可能隨之改變。 相變化合金可藉由施加一電脈衝而從一種相態切 換至另一相態。先前觀察指出，一較短、較大幅度的脈 衝傾向於將相變化材料的相態改變成大體為非晶態。一 14
PCRAM中的材料係為Ge2Sb2Te5。 .n u理解的是，亦可 本發明中所描述適用於 接著係簡單描述四種電阻記憶材料。 1.硫屬化物材料 GexSbyTez x:y:z = 2:2:5 或其他成分為_χ: 〇〜5; y: 〇〜5; z: 0~1〇 以氮、梦、鈦或其他元素摻雜之GeSbTe亦可被使 用。 形成方法：利用PVD濺鍍或磁控（Magnetron)濺鍍 方式，其反應氣體為氬氣、氮氣、及/或氦氣、壓力為1 mTorr至100 mTorr。此沈積步驟一般係於室溫下進行。 一長寬比為1〜5之準直器（c〇iHmater)可用以改良其填入 表現。為了改善其填入表現，亦可使用數十至數百伏特 之直流偏歷。另一方面，同時合併使用直流偏壓以及準 直器亦是可行的。 有時需要在真空中或氮氣環境中進行一沈積後退 火處理’以改良硫屬化物材料之結晶態。此退火處理的 溫度典型地係介於lOOt：至400°C，而退火時間則少於 30分鐘。 硫屬化物材料之厚度係隨著細胞結構的設計而 1375323 疋。一般而&，硫屬化物之厚度大於8奈米者可以具 有相變化特性，使得此材料展現至少雙穩定的電阻態。 2.超巨磁阻(CMR)材料 PrxCayMn03 x:y = 0.5:0.5 或其他成刀為χ: 〇〜1; y: 〇〜1。
包含有錳氧化物之超巨磁阻材料亦可被使用。 产形成：利用PVD濺鍍或磁控濺鍍方式，其反 應氣體為氬氣、氮氣、氧氣及/或氦氣、壓力為1 mT〇rr 至lOOmTorr。此沈積步驟的溫度可介於室溫至6〇〇〇c， 視後處理條件而定。一長賞比為1〜$夕進吉 (collimater)可用以改良其填入表現。為了改善其填入▲ 現，亦可使用數十至數百伏特之直流偏壓。另一方面， 同時合併使用直流偏壓以及準直器亦是可行的。可施加 數十高斯(Gauss)至1〇、000高斯之間的磁場，以改良其 磁結晶態。
^可能需要在真空中或氮氣環境中或氧氣/氮氣混合 境中進行一沈積後退火處理，以改良超巨磁阻材料之 結晶態。此退火處理的溫度典型地係介於4〇〇〇c至 600°C，而退火時間則少於2小時。 超巨磁阻材料之厚度係隨著記憶胞結構的設計而定。厚 度介於10奈米至200奈米的超巨磁阻材料，可祐用你 為核心材料。 Μ汉用印 一 YBCO(YBaCu〇3，一種高溫超導體材料) 係通常被用以改良超巨磁阻材料的結晶態。此、衡層 的沈積係在沈積超巨磁阻材料之前進行。YB Bc〇 係介於30奈米至·奈p YBC〇的厚度 16 B75323 3.雙元素化合物
NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy 等 x:y= 0.5:0.5 或其他成分為x: 〇〜1; y: 〇〜1 1. 沈積：利周PVD濺鍍或磁控濺鍍方式，其反應 氣體為氬氣、氮氣、氧氣、及/或氦氣、壓力為1 mTorr 至100 mTorr，其標乾金屬氧化物係為如NixOy、TixOy、 AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy 等。此沈積步驟 一般係於室溫下進行。一長寬比為1〜5之準直器可用以 改良其填入表現。為了改善其填入表現，亦可使用數十 至數百伏特之直流偏壓。若有需要時，同時合併使用直 流偏壓以及準直器亦是可行的。 有時需要在真空中或氮氣環境或氧氣/氮氣混合環 境中進行一沈積後退火處理，以改良金屬氧化物内的氧 原子分佈。此退火處理的溫度典型地係介於400°C至 600°C，而退火時間則少於2小時。 2. 反應性沈積：利用PVD濺鍍或磁電管濺鍍方式， 其反應氣體為氬氣/氧氣、氬氣/氮氣/氧氣、純氧、氦氣 /氧氣、氦氣/氮氣/氧氣等，壓力為1 mTorr至100 mTorr，其標把金屬氧化物係為如Ni、Ti、A卜W、Zn、 Zr、Cu等。此沈積步驟一般係於室溫下進行。一長寬 比為1〜5之準直器可用以改良其填入表現。為了改善其 填入表現，亦可使用數十至數百伏特之直流偏壓。若有 需要時，同時合併使用直流偏壓以及準直器亦是可行 的。 有時需要在真空中或氮氣環境或氧氣/氮氣混合環 境中進行一沈積後退火處理，以改良金屬氧化物内的氧 原子分佈。此退火處理的溫度典型地係介於400°C至 17 1375323 600°C，而退火時間則少於2小時。 3.氧化：使用一高溫氧化系統（例如一高溫爐管或 一快速熱處理（RTP))進行氧化。此溫度係介於200°C 至700°C、以純氧或氮氣/氧氣混合氣體，在壓力為數 mTorr至一大氣壓下進行》進行時間可從數分鐘至數小 時=另一氡化方法係為電漿氧化。一無線射頻或直流電 壓源電漿與純氧或氬氣/氧氣混合氣體、或氬氣/氮氣/ 氧氣混合氣體，在壓力為1 mTorr至100 mTorr下進行 金屬表面的氧化，例如Ni、Ti、Al、W、Zn、Zr、Cu 等。此氧化時間係從數秒鐘至數分鐘。氧化溫度係從室 溫至約300°C，視電漿氧化的程度而定。 4.聚合物材料
換雜有銅、碳六十、銀等的TCNQ PCBM-TCNQ混合聚合物 形成方法：利用熱蒸發、電子束蒸發、或原子束磊 晶系統(MBE)進行蒸發。一固態TCNQ以及摻雜物係在 一單獨室内進行共蒸發。此固態TCNQ以及摻雜物係置 於一鶴座或一组座或一陶瓷座中。接著施加一大電流或 電子束，以炼化反應物，使得這些材料混合並沈積於晶 圓之上。此處並未使用反應性化學物質或氣體。此沈積 作用係於壓力為10-4 Torr至10-10 Torr下進行。晶圓 溫度係介於室溫至200°C。 有時需要在真空中或氮氣環境中進行一沈積後退 火處理，以改良聚合物材料的成分分佈。此退火處理的 溫度典型地係介於室溫至300°C，而退火時間則少於！ 小時。 2.旋轉塗佈：使用一旋轉塗佈機與經摻雜之TCNQ 溶液，轉速低於1000 rPm。在旋轉塗佈之後，此晶圓係 靜置（典梨地係在室溫下’或低於2〇〇°C之溫度）一足 18 1375323 匕靜置時間可介於數分鐘至數 而定。
用以形成瓜屬化物的例示方法之一係利用pVD濺 鑪或磁控(Magneton)濺鍍方式，其反應氣體為氬氣、氮 氟 '，及/或氦氣、·壓力為1 mTorr至1〇〇 mTorr。此沈積 少驟一般係於室溫下進行。一長寬比為之準直器可 用以改良其填入表現。為了改善其填入表現，亦可使用 數十至數百伏特之直流偏壓。另一方面，同時合併使用 直流偏壓以及準直器.亦是可行的。 有時需要在真空中或氮氣環境中進行一沈積後退 火處理，以改良硫屬化物材料之結晶態。此退火處理的 溫度典型地係介於100。(：至40(rC，而退火時間則少於 30分鐘。 ._
夠時間以利固態的形成。在 夭，視溫度以及形成條件 硫屬化物材料之厚度係隨著細胞結構的設計而 定。一般而言，硫屬化物之厚度大於8奈米者可以具 有相變化待性，使得此材料展現至少雙穩定的電阻態。 可預期某些材料亦合適於更薄之厚度。〜 第2圖係為一實施例中之積體電路的簡化方塊 圖。積體電路200包含一記憶陣列2〇2，其係利用如本 ，明所述之自動對準記憶元件以及記憶胞面積4F2而實 ，於一半導體基板上。具有讀取、設置與重置模式的列 碣器204係耦接至複數條字元線2〇6 ,並且在記憶陣 =20^中沿著各列排列。一行解碼器2〇8係耦接至複數 =位元線210’位元線210係沿著各列而在記憶陣列2〇2 排列，以讀取、設置並重置在記憶陣列2〇2中的記憶 19 1375323 胞。位址係經由匯流排212而供應至行解碼器2〇8與 解碼器204。在方塊214中的感測放大器與資料輸义妹 構’包含用於讀取、設置與重置模式中的電流源，係經 由資料匯流排216而耦接至行解碼器208。資料係 體電路200的輸入/輸出埠、或在積體電路2〇〇内部或 外部的其钯資料源，經由資料輸入線218面傳送至方塊 214的資料輸入結構。在例示的實施例中，其他電路220 係包含於積體電路200之上，例如泛用目的處理器或特 殊目的應用電路’或可以提供系統單晶片功能（藉由相 • 變化記憶胞陣列的支援）的模組組合。資料係從方塊 214中的感測放大器，經由資料輸出線222而輸出至積 體電路200的輸入/輸出埠，或者傳輸至積體電路2〇 内部或外部的其他資料目的。 • 在本實施例中所使用的控制器使用了偏壓安排狀 - 態機器224，控制了偏壓安排供應電壓的施加以及電流 源226，例如讀取、設置、重置、以及確認電壓及/或字 元線與位元線的電流，且利用存取控制程序而控制字元 線/源極線操作電壓。此控制器可以利用此領域中所習 _ 知的特殊目的邏輯電路而實施。在替代實施例中，控制 器包含了一通用目的處理器，其可以實施於同一積體電 路上，此積體電路執行了電腦程式以控制此裝置的操 作。在又一實施例中’特殊目的邏輯電路與泛用目的處 理器的組合’可以用來實施此控制器。 第3圖與第4a-4d圖係根據本發明一實施例而繪示 一陣列交會處的部分剖面。第3圖係根據與字元線112 正交的剖面而繪示，並且包含形成於一半導體基板300 上的記憶胞131、 132、 133與134。 20 厂閘極介電層305係形成於基板3〇〇上。字元線 中係沿著一第一方向其是平行延伸進入與離開第3圖 給剖面，字元線112係位於閘極介電層3〇5之上。字 37〇 U2具有字元線寬度510以及對應的側壁表面 矽^ ^在—些實施例中，該閘極介電層305包含二氧化 層ΐ元線112包含第一與第二導體 線119代實施例11’ t元線包含一單—導體層。字元 132、U2b、士 2°、112d形成了在記憶胞13卜 、33、 I34中的存取電晶體的對應閘極。 赴護層覆蓋在字元線112之上 與底電導此介電結構34G將字元線112 結構340包含了介電材料，分隔。介電 蓋層部分uu、在字元綠、且匕3在子凡線Π2的覆 子111 n s、友112之側壁表面370的上側辟 _、以及位於源極線110之上的介電結構的 ：.· 5己憶胞131具有推雜區诚如！瓜* 做A、'm i32具有摻雜區域3〇lh 為且及二、以及摻雜區域3_〇2c :二3〇二b 療極Ut r3=換=雜區域_如= 摻雜區域302(1做細$。如第二做：汲極、以及 以及摻雜區域301b在相鄰字元線= > 雜區域30la 成一對摻雜區域。 此外，摻雜區^匕與1上2b之間形 301d在相鄰字元線i〗2C鱼U2d 及摻雜區域 域。 . 間形成一對摻雜區 21 1375323 摻雜區域301、302可以利用自動對準佈植製程 ，利用字元線U2以及側壁子1110做為遮罩。在 =實施t中的自動對準係利用字元線112以及側壁子 區^義在二者之間的溝槽，此溝槽係用以定位摻雜 :' 、302以及位於溝槽之上與之中的額外裝置元 ^占㈡此使得此製程成為一個完全的自動對準製程。似 2動對，程會減少對於額外遮罩的需求，因而“ ,, 元整的自動對準製程也消除了陣列的對準雷 俜A因加了整體的陣列密度。所生成的記憶胞陣列 接點電極陣列，表示其消除了對於額外微影步 ί f ’以生成額外的接點至存取電晶體的及極级 =扁除额外接點的需求，有助於減少記憶胞的整體尺 邻八在示的實施例中，包含—導電層307的 係與摻雜區域301、302形成電性接觸，在 ίίΓ:例：的導電層307係包含矽化物。在某2替代 貫％例中，則可省略此導電層307。 〜 蚁踹η! ί沿著第一方向延伸，位於記憶胞的源極 且與導電層307電性接觸。在某此替代 實施例中，此導線11G係被省略，且 ’其中導線m與導電層3G7係被省略: 2為源極終端的摻雜區域3G2係同時作用為共同源 極線。 相鄰====== 22 1375323 之間的摻雜區域301a、301b)。此外，介電隔離結構320 係將在相鄰字元線之間的底電極對隔離（例如在字元線 112a、112b之間的底電極160、162)。在繪示的實施例 中，介電隔離結構係包含二氧化矽。 記憶跑 131 ' 132、133、· 134 的底電極 160、162、 164、166係位於側壁子mo之上，且這些底電極16〇、 162、164、166具有與相對應汲極區域3〇1電性接觸的 底表面。 一記憶材料層330具有一厚度331形成記憶元件 101、102、103、1〇4 與對應的底電極 16〇、162、164、 166 $頂表面電性接觸。在記憶元件的記憶材料體積可 以非常微小，由該底電極之頂表面的厚度36〇以及該底 電極的寬度（參見第4d圖，標號381)所決定。在某 些實施例中，底電極的厚度36〇及該記憶材料層33〇的 厚度^361係由薄膜技術的厚度所決定，並且不被用以製 ^憶胞的微影製程的最小特徵尺寸F所限制。在較 例中’底電極的厚度36〇係實質上小於字元線寬 其平：tC邊(!請參見第4d圖，標號38〇) 向丁 向而延伸，第二方向係垂直於第一方 了i雷極核114,成了記憶胞131、132、133、134的 填充層之上，1實施例中，該位元線114係位於一介電 132、^、且經由一導電检塞而與記憶胞131、 U4的頂電極形成電性接觸。 在例不實施例中的記憶元件包含了含有至少二固 23 1375323 態相的記憶材料，例如硫屬化物材料或其他相關材料， 其可藉由施加電流通過此記憶元件或施加電壓於頂與 底電極之間，而可逆地誘發此二固態相。 可以理解的是，多種材料可以用於導電位元線、導 電字7C線以 及導電源極線，包含鋁、氮化鈦、以及含鎢 材料等金屬，以及非金屬導電材料如經摻雜的多晶矽 等。在例示實施例中，適用於底電極的材料包含了氮化 鈦或氮化钽。或者，這些電極係由氮化鋁鈦或氮化鋁鈕 所構成，或者在其他例子中，包含了一種以上選自下列 群組之元素：鈦、鶴、鉬、铭、组、銅、韵、銥、鋼、 鎳、釕及其合金。 第4a圖至第4d圖繪示了在第3圖的實施例，沿著 4a-4a、4b-4b、4c-4c、4d-4d線戶斤做的咅丨J面線，並且繪 示了介電填充溝槽400，其係平行於第二方向而延伸。 此溝槽400係延伸至介電結構340，並且在陣列中介電 結構340不存在的部分，此溝槽400延伸至基板之中。 第4a圖繪示了此溝槽400隔離位元線114以及在對應 位元線114之下的隔離結構320。第4b與4c圖分別繪 示了字元線112b以及摻雜區域302b/302c的剖面圖， 其中溝槽400延伸至介電結構340。第4d圖繪示了此 溝槽隔離了位於對應位元線114之下的摻雜區域301， 同時隔離了底電極160、168，並且隔離了記憶元件 101、105。如第4d圖所示，底電極160、168具有側邊 382，其係對準至對應位元線114a、114b的側邊380。 第5圖繪示了在第3圖以及第4a-4c圖之實施例的 上視平面圖。在第5圖中，介電結構340以及溝槽400 24 1375323 的介電材料係被省略，以求圖式清晰。具有位元線寬度 500的位元線114係被一第一隔離距離501所分隔。具 有字元線寬度510的字元線112係被一第二隔離距離 511所分隔。在較佳實施例中，位元線寬度500與第一
隔離距離501的總和，係等於特徵尺寸F的兩倍，且F 較佳係為闬以生咸字元線112與114的微影製程的最小 ，，尺寸，且字元線寬度510與第二隔離距離的總和也 疋等於特徵尺寸F的兩倍，使得記憶胞的面積550係等 於 4F2 〇 '、
第6圖至第25圖係繪示了製造一記憶陣列的製程 流程’其使用了如本發明所述的記憶胞。第6圖繪^了 形成一閘極介電層..305於一半導體基板300之上，形成 —第一導電層602於閘極介電層305之上，形成第二導 電層603於第一導電層602之上形成一第二介電層6〇4 於第二導電層603之上，並且圖案化一光阻層於第二介 電層604之上，此光阻層包含了光阻條605。此光阻條 605具有寬度606 ’並且各光阻條之間係以一距離
而分隔，每一寬度606與距離607較佳係等於用以生成 光阻條605之微影製程的最小微影特徵尺寸f:。在一替 代實施例中，第二導電層603係被省略。在某些實施例 中，閘極介電層305包含二氧化矽，第一導電^ 6〇2包 含一經摻雜多晶矽，第二導電層603包含矽化物，且 ^介電層604包含氮化㈣其他可以被用 介電層305進行選擇性蝕刻的材料。 B接著，在第j圖結構中的光阻條60 5係被修剪，產 ，第7圖的結構其具有光阻條7〇〇。此修剪 等向性蝕刻（使用氧氣電漿）而實纟^ 錯由如 ^句霄施。先阻條700的寬 25 u/5323 度701係小於寬度6〇6， 影特徵尺寸F。 妹错^二針對第7圖的結構進行蝕刻，生成第8圖的 二，二，、：：有溝槽800以及字元線結構801，包含字元 元線112係平行一第一方向兩與第8圖之剖 签ίίί直延伸。在例示實施例中的字元線112包含了 第=導電層6G2的材料以及第二導電層6。3的材料。字
3' L1!具有字元線寬m乂及字元線側壁表面 八卩_ +子兀線U2之間係以一字元線隔離距離511而 實施例中，字元線寬度510與字元線隔離 的〜和，係為特徵尺寸F的兩倍，而F較佳係 馮敢小特徵尺寸。
此寬度701較佳係小於最小微 接者，雜質係佈植於溝槽8〇〇以下的基板中，且光 条J00係從第8圖的結構中移除，生成第9圖的結 (¾ ti/、具有字元線結構9〇〇以及經摻雜區域902。摻雜 二:902可以利用自動對準佈植製程而實施，其利用字 凡線結構900做為遮罩。 妗&第10圖係繪示形成一介電材料層1〇〇〇於第9圖的 =^上。在例示的實施例中，介電材料層1000包含 第二介電層604相同的材料，例如氮化矽，並且可以 =對於層305進行選擇性蝕刻。第η圖繪示了非等向 線，刻的結果，從層1000形成側壁介電子1110於字元 於—12的側壁370之上，而留下介電材料罩部分U11 A予凡線112的頂端。 第12圖繪示了在基板中形成摻雜區域12〇〇，其係 26 丄）/刀23 :準圖至的介於ΐ元線結構1100之間，如第 利用自動對準佈植製程而進域12GG的實施可以 做為逨罩。丁’其利用字元線結構1100 該以電it: „。。的實施可以藉由移除 接著在摻雜曰巴域結構1100覆蓋的部分，
307’勺而Γί換雜區域削。在例示實施例中的導電Ϊ 被省t石夕化物。在替代實施例中，該導電層307係 η ΐ者，一介電層1300係形成於第12圖的結構上， —順形介電層（例如：二氧切）並利用化學 ，械研J CMP Μ他製程平坦化，㈣露字元線結構 11〇2,並提供平坦化表面1310給後續製程，而形成第 13所、、會示的結構。在某些實施例中，介電填充層1 goo. 包含了二氡化矽。：
接著’光阻材料條1400係形成於第13圖所繪示的 結構上’光阻材料條的排列係使得其具有側邊1410位 於字元線結構1100之上，外露了介於字元線結構11〇〇 之間的區域，包含記憶胞的源極，並且遮蔽字元線結構 1100之間的區域，在此區域上將形成底電極以及記憶 胞的、/及極，因而產生第14圖所繪示之結構。 接著’介電填充層1300未被光阻材料條14〇〇所覆 蓋的部分，係利用光阻材料條1400以及介電罩部分 1111做為遮罩而進行钮刻，因而形成溝槽15〇〇，並生 成如第15圖所纟會示之結構，溝槽1500係平行第一方向 27 1375323 而延伸。 接著，包含如鎢等材料的導線11〇 15〇〇之中並移除光阻材料條1400,生成如广 二的結構。導線m選擇性地係可利用化學氣= CVD等方法以及此領域所熟知的略刻技術而形成。 接著，介電材料層係形成於第16 之上’並且利用化學機械研磨或其他製 化表面謂給後續製程，而生成如第17圖=示=: 構，其在導線11G之上具有介電結構i 干^ 施例中’此介電材料層包含與第二介電層6〇二= 料屬可以利用此領域中熟知的 原子層沈積技術（ALD )而形成。 接著，光阻材料條1800係形成於第17圖的壯 上，光阻材料條1800遮蔽了導線11〇以及包 胞之源極的區域’並且外露了將會包含汲極以 ^ 充層聞，區域，生成如第18圖所示的結構。 在某些貫施例中，係省略了形成光阻材料條麵的步 驟。 接著，藉由使用光阻材料條1800、罩部分nu以 及側壁介電子iiio做為蝕刻遮罩，對第18σ圖^結構進 行钱刻而形成溝槽1900，此蝕刻步驟將介電填充層 1300向下蝕刻至該導電層307的表面，生成第19圖戶^ 示的結構。 接著’從第19圖的結構中移除光阻材料條18〇〇， 28 接"^形成一順形記憶材料層2000其包含一厚度360， 20 =在記憶材料層2〇〇〇之上形成一順形介電襯底層 該八’生成如第20圖所示的結構。在例示實施例中， ί 底層2ί)ΐ°包含了二氧化發。在某些替代實施 包介電襯底層2010係被省略。底電極材料層2000 料材料狀，彳壯氮化鈦，或其他合適的導電特 .氮化鈕、鋁合金、銅合金，摻雜的多晶矽等。 ，著，針對第20圖的結構進行 购則典^也化物做為介電襯底層 材料做為介電#庙厗%mn水蝕刻。若使用如氮化鈦等 =亥_卜此製程會在㈣介電子 溝样H構上生成介電襯底2160、以及 再僧21〇〇。溝槽21〇〇延伸進 υ以及 足以將摻雜區域對212Q # 二板2之中，其深度 21?n 對2〇彼此導電隔離，而摻雜π A科 2120係位於相鄰的字元線U2 此：雜&域對 J 2110，其較佳係實質上小於最小1影特^糟具有^ ，因此底電極結構2ΐ5〇1=Λ含底電極材 電性接觸。 八有底表面其與2120 扭《τΐ著第21圖結構中的溝槽2100 #以 生成如第22圖所示並的提二平=面，給2 結構2200。 。傅一昇有介電隔離 29 1375323 接著，一記憶材料層330包含可程式化電阻記憶材 料’生成如第22圖所示的結構，以及一位元線材料層 2310係形成於該記憶材料層330之上，生成如第23圖 所繪示的結構。該記憶材料層係與該底電極結構215〇 J電性接觸以及形成該記億跑之記憶凡件所需ώ
接著’ 一光阻材料條2400係在第23圖所繪示的結 構上形成並圖案化，生成如第24圖至第25圖所繪示的 結構。第25圖係為第24圖結構的上視圖。光阻材料條 2400係形成於記憶胞陣列的位元線即將形成的位置上。 接者 2400费一 圖至第25圖中未被光阻劑材料條 覆ν盖的部分，係被蝕刻而形成溝槽，這些溝槽接 ίίΐίΪΪ料填充，並移除光阻材料條，生成第3圖 至第5圖所繪示的記憶陣列。 口
板上本^ 了所:仏隐導胞陣1實施例位於-半導體基 著一第一方向二匕半導體基板上之複數條字元線而沿 及對應之側^ ^二k伸這些子元線具有字元線寬度以 層；位於此基板中曰;，於這些侧壁表面上之一側壁介電 雜區域，其中各對於二相鄰字元線之間之複數對摻 區域；複數個底雷=雜區域包含對應之第一與第二摻雜 上，第一與第二广極，包含電極材料在此側壁介電層之 在二相鄰字元線I電極其位於此複數個底電極之中，且 與第二摻純域表面以與對應之此第-式化電阻材料，而接觸，複數個記憶元件包含一可程 電性接觸；複數偷=憶70件與對應的底電極之頂表面 頁電椏結構位於此複數個記憶元件中 30 13.75323 之這些記憶元件之上並與這些記憶元件電性接觸，此頂 電極結構具有沿著一第二方向延伸之側壁，此第二方向 係垂直於此第一方向，此複數個底電極中之這些底電極 具有與對應之這些頂電極結構之側壁對準之側壁；以及 複數個介電隔離結構，其中這些介電隔離結構係隔離對 應之第一與第二接雜區域對與相鄰的字凡線。 本發明所述之實施例的優點包含，自動對準記憶胞 其具有較小的尺寸，因此提供高密度的陣列結構，以及 用以製造此等結構的方法能夠符合大尺寸記憶裝置的 嚴格製程變數規格。 雖然本發明係已參照較佳實施例來加以描述，將為 吾人所瞭解的是，本發明創作並未受限於其詳細描述内 容。替換方式及修改樣式係已於先前描述中所建議，並 且其他替換方式及修改樣式將為熟習此項技藝之人士 所思及。特別是，根據本發明之結構與方法，所有具有 實質上相同於本發明之構件結合而達成與本發明實質 上相同結果者皆不脫離本發明之精神範疇。因此，所有 此等替換方式及修改樣式係意欲落在本發明於隨附申 請專利範圍及其均等物所，界定的範疇之中。任何在前文 中提及之專利申請案以及印刷文本，均係列為本案之參 考。 【圖式簡單說明】 第1圖係依據本發明一實施例包含相變化記憶元 件之一記憶胞陣列之一構造圖。 第2圖係依據本發明一實施例包含一相變化記憶 1375323 陣列之一積體電路裝置之一方塊圖。 第3圖係繪示自動對準記憶胞之一陣列的一實施 例0 第4a圖至第5圊係繪示第3圖記憶陣列之一部位 的細節。
第6圖至第25圖係緣示依據本發明一實施例中， 自動對準記憶胞的一記憶陣列之一製造流程的剖面圖。 【主要元件符號說明】 100 記憶陣列 101-108 記憶元件. 、b、c 共同源極線 112a、b、c、d 字元線 114a、b 位元線 131-138 記憶胞 !5〇 字元線驅動器
152 位元線電流源 154 源極線終端電路 160、162、164、166、168 底電極 161 ' 163 頂電極 200 積體電路 202 記憶陣列 204 列解碼器 206 字元線 208 行解碼器 210 位元線 32 1375323
212 匯流排 216 資料匯流排 218 資料輸入線 220 其他電路 300 半導體基板 301a、b ' c > d 摻雜區域 302a、b， > c、d 摻雜區域 305 閘極介電層 307 導電層 320 介電隔離結構 330 記憶材料層 340 介電結構 360 底電極厚度 370 側壁表面 380 導線侧邊 381 底電極寬度 382 底電極側邊 400 介電填充溝槽 501 第一隔離距離 510 子元線寬度 511 第二隔離距離 550 記憶胞面積 602 第一導電層 603 第二導電層 604 第二介電層 605 光阻條 606 光阻條寬度 607 分隔距離 700 經修剪光阻條 33 1375323
701 經修剪光阻條寬度 800 溝槽 801 字元線結構 900 字元線結構 902 摻雜區域 1 rvnn I uuu 介電材料層 mo 側壁子 llll 覆蓋層部分 1200 摻雜區域 1300 介電層 1310 平坦化表面 1400 光阻材料條 1410 側邊 1700 介電結構 1800 光阻材料條 2000 記憶材料層 2010 介電襯底層 2100 溝槽 2120 摻雜區域對 2150 底電極結構 2160 介電概底 2170 底電極 2200 介電隔離結構 2250 平坦表面 2400 光阻材料條 34

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修本 、申請專利範®: 中華ϋ發明專利申請第096127378號 線之_請專利範圍替換本 中華民國丨00年6月24曰送呈 】.一記憶胞陣列位於一半導體基板之上，該陣列包含· —複數條字元線位於該半導體基板之上，且沿著 订延伸，_些字元線具有字域寬紅及之趣表面千 一側壁介電層位於該些側壁表面之上； 中^區域位於該基板中且介於二相鄰字元線之間，盆 _各對摻雜區域包含對應之第__與第二掺雜區域； ，、 複數個；|電極包含電極材料位於制壁 _ 電極係介於相鄰字元線間的複數個底電i中，而里罝i 絲面與對應的第-及第二換雜區域電性接觸電有 對應式化電阻材料，而該記憶元件與 之上亟該複數個記憶元件中之該些記憶元件 之該些底姆有與對應:該以極=: 準 ;該雄元件與__結構及該底電㈣者㈣直地對 ★複數個介電隔離結構， 第一與第二摻雜區域對與相 其中該些介電隔離結構係隔離對應之 鄰的字元線。 " 35 1375323 2·如申請專利範圍第1項所述之記憶胞陣列，其中該底電極小 於一相鄰字元線之該字元線寬度一半之寬度。 一 3.如申請專利範圍第1項所述之記憶胞陣列，更包含： 複數個第三摻雜區域其位於該基板_並相鄰於對應之字元 Ϊ触？ί三摻雜區域係組態為存取電晶體之源極終端，^存取電 料線做為閘極、以及該第—與第二摻雜區域之一做 4列之3項所述之記憶胞陣列’其中該記憶胞陣 —做一及第二底電極之 該記憶胞被安置於—交id/及⑷—頂電極結構，使得 5. 5月專利範圍第4項所述之記憶胞陣列，更包含： 亨你條f70線其包含該複數個頂電極結構中之頂電極έ士構， 第=:=方向平行而延伸，其，相鄰之 4距離而隔離，該些位元線具有位元線寬度； 離’·該複數條字元線中之相鄰字元線係以一第二分隔距離而隔 積沿著該胞具有—記憶胞面積，該記憶胞面 二側邊，該第一側i之長沿:方向具有-第 離，且該第二侧邊之長距 6長度述之記憶胞陣列’其中該第-倒邊 之兩倍，以及該第二側邊長度等於該特J 36 1375323 尺寸F之兩倍， 使得該記憶胞面積等於约4F2 7. 二：哨專利範圍第4項所述之記憶胞陣列，更包含 與其鄕縣狀财赌構之上並 元線被-第觸分|二:線在”向f行延伸，其中相鄰的位 米―；7㈣此两^刀-间，該位元線具有位元寬度； 隔；Μ數财元線中相鄰的字元線被—第二分隔距離所分 8長度項所述之記憶胞陣列，其中該第—㈣ 尺寸F之J 邊長度等於該特徵 述之記憶胞陣列，其中在該複數個 所述之記憶胞陣列’其中該第-介電 勿 導電層包含推雜多晶石夕，且該第二導電 電 糊帛1酬狀繼_，其巾該側壁介 37 v 1375323 如申請專利範園第1項所述之記憶胞陣列，其中該可程式化 電阻材料具有至少二固態相其可藉由一電流而可逆地誘發。 如申請專利範園第1項所述之記憶胞陣列’其中該可程式化 社阻材料具有至少二固態相其可藉由施加一電壓於該摻雜區域與 頂電極之間而可逆地誘發。 •如申请專利範園第1項所述之記憶胞陣列，其中該可式化 電阻材料具有至少二固態相，包含一大致非晶相與一大致結晶相。 1 電5阻範圍第，所述之記憶胞陣列’其中該可程式化 材枓匕3 —合金，其包含由鍺、銻、碲所形成之組合。 ^伽ί中請專利範圍第1項所述之記憶胞陣列’其中該可藉普 鍺键料i含由選自以τ群組之二者以上材料所組合之入i. t弟、碲，、銦、鈦、鎵，、錫、銅，、錯、銀:i與 銅、始 請專利範圍第1項所述之記憶胞陣列，其中該底電極包 二鈕青專利範圍第1項所述之記憶胞陣列，其中該底電極包 20. _ 種用以在—半導體基板上製造-記憶胞陣列之方 ，包含： 38 1375323 形成複數條？元線位於該半導縣板之上且沿著—第一方向 平行延伸，而該些字元線具有字元線寬度以及對應之側壁表面； 形成一侧壁介電層位於該些侧壁表面之上； ^複數對#雜d域位於該基板中且介於二相t字元線之間 之’八中各對摻雜區域包含對應之第—與第二摻雜區域； 形^複數個底電極包含電極材料位於該侧壁介電層之上而 二底電極係介於相鄰字元線間的複數個底電極中，而盆 ^有底表©與對應的第-及第二摻㈣域電性接觸，並具有頂& 形成複細雜元件包含—可程式化電阻材料，而該 件與對應的底電極之頂表面電性接觸； 11匕疋 形义__電極結構位於贿數個 之該些底電極具有與對應之該些頂電極結構之 準；2該記憶元件與該頂電極結構及該底電極兩者皆垂直地對 形成複數個介電隔離結構，其中 應之第一與第二摻雜區域對與相鄰的"^;線1咖離結構係隔離對 21.如 申請專利範圍第20項所述之方法，更包含： 39 1375323 形成複數個第三摻雜區域其 元線，該第三摻雜區域係組態為存相鄰於對應之字 做為汲極。 涿第與第一摻雜區域之一 22. 如申請專利範圍第21項 憶胞包含⑴-存取電晶體、陣列之記 底電極、⑷—記憶元件、以及⑷ί頂S3電^ 一做為 胞被安置於一交點陣列中。 、’’°構使得該記憶 23. 如=專利範圍第21項所述之方法更 形成複數條位元線其包含該複數個頂 構，該位元線係與該第二方向平行1電^ 頂電極結 離 以一第一分隔距離而隔離，該些位元線具有位元位元線係 該複數條字元線中之相鄰字元線係以一第二分隔距離而隔 離 :特邊長度等 之兩倍，餅觀妓雜邱徵尺寸F A如申請專利範圍第22項所述之方法，更包含： 形成複數個位元線位於該複數個頂電極結構之頂電極結構之 士並與其紐接觸，該位 的位元_-帛-分隔_齡隔，雜中相鄰 在該複數個字元線中相鄰的字元線被—第二分隔距離所分 隔； 具有ΐίί、ί陣Γί記憶Ϊ具有—記憶胞面積，崎記憶胞面積 伽H第向之—第—側邊以及沿著該第二方向之-笫二 長ί: 有等機字元線寬度及該第二分隔距離之： -ΐ度邊具有等於該位元線寬度及該第—分隔距離之 圍第25項所述之方法’其中該第—侧邊長度等 之兩倍i得縣料機碰尺寸F 峨述之方法，其中在該基板中形成複 佈植字元線做為遮罩而 餘刻該複數個摻雜區域’以形成對應之第一與第二播雜區域。 項麟之方法，μ在錄板中形成複 形成複數個摻雜區域，藉由使用該複數條字元線做為遮罩而 進行選擇性磊晶成長；以及 蝕刻該複數個摻雜區域，以形成對應之第一與第二摻雜區域。 41 叫 5323 29. ，在=半導體基板上製造一記憶胞陣列之方法，包含 具有一條寬度 該些赫第二介€層财卜露該·介電層未被 向而平行延伸，該字⑽具有對應之觀表面；者衫方 做為遮罩 g複數個第-摻雜區域於該基板中，藉由使用該些字元線 之外 露部f二介電層_些字元線之上以及該_介電層 元線非，向性侧，以形成複數個第-字 其中該複數個; = 吉，在期間定義複數個溝槽， 複數條字元線中之二二_被^^覆之字兀線結構係包含：（a)該 介電側壁子、(，；罩==!元線之側壁表面上之 之中之上或該基板之中的溝槽 槽中的隔溝；If之一亥些子元線結構之上、以及在該複數個溝 42 *1375323 該底=層%之:第，雜區域，進而從 雜區域對，該些摻雜區域g含=些^摻雜區域形成搂 相鄰之字元線結構之之第二與細摻雜區域介於 二底雷搞社接於〗°亥二底電極結構對包含對應之第一與第 封應之第^第間且具有底表面電性接觸至 轉㈣’ 5冰電極結構具有上表面，· 極結構之上表面 形成-T料化電阻記麟㈣於該底電 ❿ 及 形成-位元線材·於該可程式化電阻記憶材料層之上； 以 侧形成複數條位元線以及複數個底電 ，列，該些底電極包含該第-與第二底電極 該!:!向，該些底電極具有與該對應位元線Ϊ側壁 準其中該記憶元件與該頂電極結構及該底電極兩者 43
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