TWI345788B - Memory reset apparatus - Google Patents

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TWI345788B
TWI345788B TW096141580A TW96141580A TWI345788B TW I345788 B TWI345788 B TW I345788B TW 096141580 A TW096141580 A TW 096141580A TW 96141580 A TW96141580 A TW 96141580A TW I345788 B TWI345788 B TW I345788B
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Th Liu
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied

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  • Inverter Devices (AREA)

Description

1345788 070609.TW 25844twf.doc/n 九、發明說明： 【發明所屬之技術領域】 本發明是有關於-種重設裝置，且特別是有關於一種 記憶體重設裝置。 【先前技術】 -般來說，當電腦线啟動後，且電腦系統中各元件 都上電完成時，則需要對記憶體進行重設的動作。圖lA 與圖1B繪示為習知—種記憶體重設裝置的電路圖。請先 參照圖1A，當電腦系統啟動後，當電腦系統中各元件都已 上電完成後，會產生-邏輯高電壓準位的指示信號I， 並透過緩衝器H)2傳送至各個不同分支(braneh)的記憶 體，以確保記憶體重設是在電腦系統上電完成後進行的。 之，》月參照圖1B ’北橋晶片會產生一邏輯高電廢準 位的重設信號sRESET ’透過電晶體T1產生反相的重設作號 S麵T_N(邏輯低電壓準位)至不同分支的記憶體上 支的記憶體所紐刺⑼錄s 準位以及反相的重設n電屋 時，則進行記㈣纽_作。而 3 行重設動作。為·低電群位時，則不進 雖然，上述的記憶體重設奘罟 ^ 中，完成記憶體重設。但是，、:知體過程 用的較多的電路元件’如此-來，將使二 1= 1345788 070609.TW 25844twf.doc/n (printed circmt board，PCB)之佈局圖時的線路更加擁擠，並 且也會增加電路的成本。 【發明内容】 本發明提供一種記憶體重設裝置，藉此可有效地減少 電路設計職用的元件，以節省佈局㈣並降低電路成本。 本發明提出一種記憶體重設裝置，其包括第一反相電 路、邏輯電路與多個第二反相電路。第一反相電路之輸入 • 端接收北橋晶片所產生之控制信號，用以將控制信號反 相，並於其輸出端產生第一信號，其中控制信號用以控制 多個記憶體之重設。邏輯電路具有第一輸入端、第二輸入 端與輸出端。此邏輯電路之第一輸入端與第二輸入端分別 接收第一信號與指示信號，用以將第一信號與指示信號進 仃邏輯運算，並於邏輯電路之輸出端產生第二信號，其中 上述指示信號用以指示電腦系統之各元件上電完成。八 承上述，多個第二反相電路，分別耦接於邏輯電路與 上述多個§己億體之間。上述第二反相電路之輸入端接收第 象二信號’用以將第二信號反相’且於其輸出端分別產生多 個重設信號至上述記憶體，以對上述記憶體進行重設。. 在本發明一實施例中’上述邏輯電路包括反及閘。此 反及閘具有第一輸入端、第二輪入端與輸出端。其中，反 及閘之第一輸入端接收第一信號，反及閘之第二輸入端接 吹控制信號’反及閘之輸出端產生第二信號。 在本發明一實施例中，上述第一反相電路包括第一電 阻、第二電阻、第一電晶體、第三電阻與電容。第一電阻 1345788 070609.TW 25844twf.doc/n 第一反相電路210之輸入端接收由北橋晶片（未繪示) 所產生之控制信號Sc，並且將控制信號Sc進行反相後， 而於其輸出端產生第一信號S1。其中，控制信號可以 是控制多個記憶體(未繪示)之重設的信號。
邏輯電路230具有第一輸入端、第二輸入端與輸出 端。，中，邏輯電路230之第一輸入端與第二輸入端分別 接收第彳5號S1與指示信號Si。之後，邏輯電路230將 第一信號S1與指示信號Si號進行邏輯運算， 路一230之輸出端產生第二信號S2，而指示錢 指不電腦系統(未繪示)之各元件上電完成的信號。 弟二反相電路250—1〜25〇_n分別耦接於邏輯電路23〇 與上述記憶體之間。射，第二反相電路25〇少㈣ 輸〇端各自接收第二信號S2，之後將第二信號％進行反 多目個重:反相電路250-1〜25〇』之輸出端分別產生 記憶體’以對記憶體進行重設。在本
⑽H ^自行碰第二反相電路的個數。 二，·,，舨圖2,第—反相電路2ι〇包括電阻ri 電日日體Trl與電容α。電阻 R3、 VI，且1第_ #位_ 之第粕耦接至第一電壓 至電阻幻之—第二 之第二端，且里射極端鈕:體Trl之_端耦接至電阻R2 端_至第一電㈣地=ND。電_之第― /、第一鳊耦接至電晶體Trl之集 1345788 070609.TW 25844twf.doc/n • 極端。電容Cl之第一端耦接至電阻R3之第一端，且其第 一端輕接至地端GND。 邈輯電路230包括反及閘231，此反及閘231具有第 一輸入端、第二輸入端與輸出端。其中，反及閘231之第 一輸入端接收第一信號S1，且反及閘231之第二輸入端接 收控制#號Sc，而反及閘231之輸出端產生第二信號§2。 第一反相電路250_1〜250_n各自包括電阻R4與電晶體 φ Tr2。電阻R4之第一端耦接至反及閘231之輸出端。電晶 體Tr2之基極端耦接至電阻R4之第二端，其射極端耦接 至地端GND，其集極端產生重設信號Srst。在本實施例中， 電晶體Trl、Tr2例如為NPN雙極性電晶體。 上述已說明本實施例之記憶體重設裝置2〇〇中各元件 以及其配置關係。接下來，將進一步說明記憶體重設裝置 200的操作流程。 首先，當電腦系統開機後，並且電腦系統中各元件皆 已上電完成，電腦系統會發出邏輯高電壓準位的指示信號 # Si並傳送至反及閘23b另一方面，由於電腦系統剛剛 啟動，因此控制信號Sc為邏輯低電壓準位，則電晶體Trl 不導通’使彳寸弟一#號S1的電壓準位為第—電壓vi(亦即 為邏輯高電壓準位），並傳送至反及閘231。 此時，反及閘231所接收的第一信號S1與指示信號 Si都為高電壓準位’使得反及閘231所產生之第二信號幻 為邏輯低地壓準位，並透過電阻R4傳送至電晶體Tr2。由 1345788 070609.TW 25844twf.doc/n 於第二信號S2為邏輯低電壓準位，則電晶體把不導通， 而無法對記憶體進行重設的動作。 之後，在北橋晶片也上電完成後，將控制錢％轉換 為邏輯面電鮮位(表稍對記憶體餘重設的動使 得電晶體Trl導通。由於電晶體Trl導通則第一電壓％ 透過電阻R3 Μ接至地端GND，使得第一錢s 低電壓準位。 接著’當反及閘231之第一輸入端所接收到的第一信 號si為邏輯低電壓準位，而反及閘231之第二輸入端所 接收到的指示信號為Si為邏輯高電壓準位，因此反及開 231之輸出端所產生的第二信號幻會轉換為邏輯高電壓準 位，並透過電阻R4傳送至第晶體Tr2，使得電晶體Tr2導 通。由於電晶體Tr2導通，使得重設錢加為邏輯低電 壓準位，輯記賴進行重設_作。如此-來，記憶體 重設也同樣可以在制“中各元件上電完錢執行。相 較於習知記憶財設裝置來說，本實施_記憶體重設裝 置200所用到的電路元件較少，因此，本實施例可以節省 佈局空間，也可以降低電路成本。 ^紅上所述，本發明藉由第一反相電路、邏輯電路以及 第=反相電路，在電腦系統啟動後，來達成記憶體重設的 功能三因此，本發明可以在使職少的元件τ，完成記憶 體重設的動作’進而達成節省佈局空間以及降低電路成本。 —雖然本發明已以較佳實關揭露如上，財並非用以 限定本發明，任何所屬技術領域中具有通常知識者，在不 1345788 070609.TW 25844twf.doc/n 脫離本發明之精神和範圍内，當可作些許之更動與潤飾， • 因此本發明之保護範圍當視後附之申請專利範圍所界定者 為準。 【圖式簡單說明】 圖1A與圖1B繪示為習知一種記憶體重設裝置的電路 圖。 圖2繪示為本發明一實施例之記憶體重設裝置的電路 圖。 * 【主要元件符號說明】
SpGD、Si :指示信號 102 :緩衝器 SRESET 、Srst ·重設4吕號 Tl、Trl、Tr2 :電晶體 SrESET-N :反相的重設信號 200 :記憶體重設裝置 210 :第一反相電路 • 230:邏輯電路 231 :反及閘 250_1〜250_n:第二反相電路 SI、S2 :第一、第二信號
Sc :控制信號 R1〜R4 :電阻 C1 :電容 GND :地端 VI :第一電壓 11

Claims (1)

1345788 100-5-26 十、申請專利範圍： 1.一種記憶體重設裝置，包括·· 一第一反相電路，其輸入端接收一北橋晶片所產生之 一控制信號，用以將該控制信號反相，並於其輸出端產生 一第一信號’其中該控制信號用以控制多個記憶體之重設； -邏輯電路，具有第-輸人端、第二輸人端與輸出端， 該邏輯電路之第一輸入端與第二輪入端分別接收該第一信 號與-指示信Hx將該第-信號與該指示信號 ; 輯運算，並於該邏輯電路之輸出端產生—第二信號， 該指示信號用以指示-電腦系統之各元件上電完成^ 多個第二反相電路，分別耦接於該邏輯電路與該 ，體之間’該些第二反相電路之輪人端接收 ^己 用以將該第二信號反相，並於該些第二反相電 2 ’ =^生辣重設信號至該些記憶體，以對該些記憶= 令該2第trr電:^第1酬叙記紐重設裝置，其 第 f阻’其第—端她至 接收該控制信號； I 接至該第-電阻之第二端‘ 端，其射極端_至地端；賤至㈣—電阻之第二 其第 .端 输:m:接至該第- 電麗，其第 .端 12 ^45788
100-5-26 電容，其第-端_至該第三電阻之該第 第二端耦接至地端 端，其
^如^專利範圍第2項所述之記憶 中该弟一電晶體為NPN雙極性電晶體。 4置’其 4.如申請專利範圍第1項所述 中該邏輯電路包括： 収讀體重⑨裝置，其 一反及閘，具有第一輸入端、第二 該反，之第-輸人端接收該第—信號，該反及丄 輸入知接收該指示信號，該反及閘之輸出端產生該第f作 號0 °
5.如申请專利範圍第i項所述之記憶體重設裝置，其 中該些第二反相電路包括： 第四電阻，其第一端轉接至該反及閘之輸出端；以 及 一第一電晶體，其基極端耦接至該第四電阻之第二 端，其射極端耦接至地端，其集極端產生該重設信號。 6^如申請專利範圍第5項所述之記憶體重設裝置，其 中該第二電晶體為NPN雙極性電晶體。 13
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