TWI343706B - Isolation circuit - Google Patents
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P62980021TW 31Ί 631 wf d〇c/n P62980021TW 31Ί 631 wf d〇c/n 頌易懂,下文特 下。 為5襄本發明之上述特徵和優點能更明 舉實施例,並配合所附圖式作詳細說明如 【實施方式】 請參閱圖2。圖2為本隔離電路的一實施例示 本實施例之隔離電路250係耦接於一第—電路2 J = 出即點211及-第二電路29〇之—輸入節點约 = -電路21G係由第-電壓Vinl與第二電壓所 中 路290係由第三電壓Vln2與第二電壓所供電。於 : 中,第一電壓vinl與第三電壓vin2可以是系紙電j VDD’而弟—電壓可以是接地電星vss。隔離電路⑽之 功用在於.(1)當第-電壓Vinl等於第-電路21〇運作所 需之系統電壓VDD而使得第一電路21〇正常運作時,隔 離電路250耦接第一電路21〇之輸出節點211至第二電路 290之輸入節點291 ; (2)當第一電壓vinl被切斷(舉例來 說,此時第一電壓Vinl等於接地電壓VSS)而使得第一電 路210被關閉時,隔離電路250隔離第一電路21〇之輸出 卽點211與弟—電路290之輸入節點291。如此一來,輸 入節點291上之輸入訊號γ將不會經由輸出節點21丨洩漏 (leak)進第一電路210。
因此’本實施例之隔離電路250包含有一第一開關組 260、一第二開關組270、及一本體偏壓產生電路280。第 一開關組260耦接於第一電壓Vinl及第二電路290之輸入 卽點291。§弟一電壓Vinl處於一第一電位時(例如Vin I T543706 P6298002ITW 31463uvf.d〇c/n 等於系統電壓VDD),第一開關組260係將一開關控制節 點266耦接至第二電壓(例如接地電壓vss);當第一電壓
Vlnl處於一第二電位時(例如Vinl等於接地電壓VSS),第 一開關紐' 260係將開關控制節點266耦接至第二電路290 之輸入節點291。 第二開關纟且270耦接於第一電路210之輪出節點211 與第/二電路29〇之輸入節點291之間。其中,第二開關組 270受控於第〜電壓Vinl及開關控制節點266上之電壓而 決定是否隔離第一電路21〇之輸出節點211與第二電路 290之輸入節點291。 因此,當第一電壓Vinl處於第一電位(例如Vinl等於 系統電壓,yDD)時,㈤關控制節點266會被耗接至第二電 壓而處,第二電位(例如接地電壓vss),使得第二開關組 270將第一電路210之輸出節·點211搞接至第二電路29〇 之輸入節點291。當第—電壓Vinl處於第二電位(例如㈣ 等^接地電壓vss)時,_控㈣點266會她接至輸 入賴29卜使得第二開關組27G隔離第—電路21〇之輸 出節點211與第二電路290之輸入節點291。 本體偏壓產生電路280耦接於第一電壓…“以及第二 電路290之輸入節點291。本體偏壓產生電路28〇選擇性 地將第-電廢Vinl及輸入節點291的電壓γ二者之較大 者提供至第-開關組26G及第二開關組27()的本體作吻)。 為實現第一開關組260之前述功能,本實施例之第-開關組260包含有-第—開關加及—第二開關施。第 P6298002ITW 31463twf.doc/n !62之一第一蠕(圖中之上端細於第二電路290 祕Μ μ 之—控制端(圖中之右端)
St 第二開關264之—第一端(圖中之 山—弟二端(圖中之下蠕)分別祕於第—開關262之 (圖中之下端)及第二電壓VSS,第二開關264之 一&制Μ圖中之右端)轉接於第一電壓Vin卜 而在本貫施例十,第—S3 4 ^ …… 係為~"p型電晶體, N型電晶體。第一開關262之本體 —本體偏壓節點2 71,以接收本體驗產生電 路280所提供的本體電懕。 地電壓VSS。 认弟一開關264之本體耗接至接 實現第二開關組27G之前述舰,本實施例之第二 m且270包含有—第三開關272及—第四 % ^關272之—第—端(圖中之左端)及一第二端(圖中之^ 知)刀別缺於卜電路训之輸出節點川及第二電略 2山9〇之輸入節點29卜第三_ 272之-控制端(圖中之下 ,開關控制節點266。第四開關274之一第一端(圖 ,左i«而)及一第二端(圖中之右端)分別耦接於第一電路 之輪出節點21】及第二電路29〇之輸入節點291,第四 開關274之—控制端(圖中之上端)耗接於第一電壓乂㈤。 …而在本實施例中,第三開關272係為-P型電晶體, 弟四開關274係為-N型電晶體。第三開關272之本體執 接於本版偏壓㊉點271 ’以接收本體偏壓產生電路細所 1343706 P62980021TW 31463twr.doc/n 提供的本體電壓。 VSS。 第四開關274之本體耦接至接地電藥 一般來說,P型電晶體的本體需耦接至正偏壓。為確 保在第一電壓Vinl為低電位的情況下,本實施例之第〜 關262及第三開關272仍然可以有效地運作,本體偏壓^ 生電路係用來提供第一開關262及第三開關272之本體 需之正偏壓。 圖3A與圖3B為 τ不髖愒壓產生電路280的—賞 施例示意圖。於圖3A所示之第—實施例中,讀偏壓^ 生電路280包含有-第五開關282及—第六開關284,其 中,本實施例之第五開_ 282及第六開關284皆為p 晶體mi關282之-第一端(圖中之上端你接於第— 電壓。第五開關282之一第二端(圖中之下端)透過本 體偏壓節點271祕於第—開關262與第三開關272的本 體。第五開關282之-控制端(圖中之右端)耗接於第二電 路290之輸入節點291。第六開關284之一第—端 上端)及-第二端(圖中之下端)分別輕接於第二電路,之 輸入節點29!及第五開關282之第二端。第六開關挪之 -控制端(圖中之左端你接於第—電壓v丨η丨。第五脱 與第六開關284之本體均耗接於第五開關加之第二端。 此種設置之本體偏壓產生電賴〇會自第一電麗 壓之電縫出至本體偏壓節謂Γ 勺八右二七二广—貫施例中’本體偏壓產生電路2 8 0 匕 關86及一第八開關288,其中,本實施 1343706 P62980021TW 31463twf.doc/n 1夕,Jl乐七閉關zso、 少# 苜马川型電晶體。第l 開:286之一弟一端(圖中之上端)耦 該第七開關286之一第_ 电土 101 點⑺粞接至第-開‘加而^第中7端)透過本體偏壓節 門關9%夕一與弟二開關272的本體。第七 " 工制端(圖中之左端)則耦接於第一带
Vit第八之-第-端(圖一第if (圖之下端)分別耦接於第二電路 ^ 第七開關286之第二端。第之輸入即^ 291及 右端则i接於第二電路29 y #之一控制端(圖中之 與第八開關288之本^即點291 °第七開關挪 之太娜值W +體均1接接地電壓VSS。此種設置 之=產,〇會自第—電壓 :: 以々 輸出本體偏壓節點271。 只知例之搞離電路25〇 帝 來耗接或隔離第1路21G +自動依第—祕加
Vinl等於第一電路 ”弟—电路290。當第一電壓 一電路21〇 、作所需的系統電壓VDD時,第 被切斷(例如第—電壓 〇。而當第一電壓vinl 電路被關閉時,可使η/= 接地電壓vss)而使得第-架構的電路來提供輸人訊號丫^與^—電路210有相同 電路250可確保所述另—個,?包路290’此時隔離 經由輸出節點211茂漏進第的輸入訊號Y不會 本發明之晴電路〇° 本發明之隔離電路可應用於;:冋的應用。舉例來說’ 、固4所不之晶粒修復架構中。 1343706 P62980021TW 31463twf.doc/n 於圖4中,第一晶粒410與第二晶粒430為具有相同 設計的晶粒。第一晶粒410包含有一第一電路411、一第 一隔離電路413、一第二電路415、一第二隔離電路417、 及一第三電路419,其中,第〆隔離電路4丨3耦接於第一 電路411與第二電路415之間,笫二隔離電路417輕接於 第二電路415與第三電路419厶間。此外,第一晶粒410 另有焊墊421〜424以及穿透矽通孔(Through Silicon Via, TSV) TSV1 與 TSV2。 相似地,第二晶粒43〇包含有一第一電路431、一第 —隔離電路433、一第二電路435、一第二隔離電路437、 及一第三電路439,其中,第一隔離電路433耦接於第一 電路431與第二電路435之間,第二隔離電路437耦接於 第二電路435與第三電路439之間。此外,第二晶粒430 另有焊墊425〜428以及穿透矽通孔丁SV3與TSV4。 右第一晶粒410及第二晶粒430皆可正常運作,則不 需透過圖4所示的晶粒修復架構將此二晶粒相互耦接,且 圖4所示的四個隔離電路413、417、433、及437並不需 提供隔離的功能。 "然而’舉例來說,第-晶粒41〇的第二電路415,及 c·的第一電路431及第三電路439可能會因為 或其他原因而無法正常運作。此時,為避免因丟 棄弟一晶粒410與第二晶粒430而g 夕曰4伏作 k成浪費’可透過圖4 之日日拉修设架構,使用額外的一導 州將第二晶粒430白勺第二電路塊(MlcroB_p) 耦接至第一晶粒410 10 1343706 P6298002n'W 31463twf.doc/n 的第一隔離電路413,並使用額外的一導電凸塊442將第 一晶粒410的第三電路419耦接至第二晶粒430的第二隔 離電路437。如此一來’第一晶粒410的第一電路411及 第三電路419以及第二晶粒430的第二電路435即可組合 成可正常運作的一補綴電路(patched circuit)400。此時,訊 號傳遞的方向將如圖4中之虛線所示。
當然,為使補綴電路400正常運作,可透過切斷供電 或其他手段而對應地使電路415、431及439失能。此外, 第一晶粒410之第二隔離電路417及第二晶粒430之第一 隔離電路433皆需提供隔離的功能。
然而,若第一晶粒410之第二隔離電路4Π及/或第二 晶粒430之第一隔離電路433無法確實提供隔離的功能, 則補綴電路400可能無法正常運作。舉例來說,若第二晶 粒430的第一隔離電路433並未確實隔離掉第二晶粒430 的弟一電路431 ’自弟一晶粒410之第一電路411傳送至 第二晶粒430之第二電路435的訊號可能會洩漏(ieak)進第 二晶粒430的第一電路43卜此一訊號洩漏⑼gnal leakage) 可能會導致補綴電路400無法正常運作。 而若以上述實施例之隔離電路250來實現圖4所示的 各個隔離電路413、417、433、及437,則隔離電路413、 417'433、及437將可確實提供耦接/隔離的功能,而不會 在需隔離相鄰二電路時,反成為該二電路間的一茂漏& 徑。因此,若以上述實施例之隔離電路250來實現圖4所 11 1343706 P62980021TW 31463twf.doc/n 示的各個隔離電路413、417、433、及437,則補綴電略 400將可正常運作。 雖然本發明已以實施例揭露如上,然其並非用以限 定本發明,任何所屬技術領域中具有通常知識者,在不脫 離本發明之精神和範圍内,當可作些許之更動與潤飾’故 本發明之保護範圍當視後附之申請專利範圍所界定者為 準。 【圖式簡單說明】 圖1為習知之隔離電路的一示音圖。 圖2為本示範實施例之隔離電路的—示意圖。 圖3A與圖3B為圖2中本體偏壓產生電路的二實施例 不意圖。 圖4為本示範實施例之隔離電路之應用的一示意圖。 【主要元件符號說明】 110、190、210、290、411、 415、419、43卜 435、439 :電路 150、250、413、417、433、 437 : 隔離電路 152'262、272、282、284 : p 型電晶體 154、264、274、286、288: N 型電晶 I# 211 ' 266 ' 271 ' 291 : 節點 260 ' 270 : 開關組 1343706 P62980021TW 3 M63lwf.doc/n 280、280a、280b : 400 : 410 、 430 : 421-428 : 441〜442 : TSV1〜TSV4 : 本體偏壓產生電路 補綴電路 晶粒 焊墊 導電凸塊 穿透矽通孔
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Claims (1)
1343706 P6298002!TW 3I463tWf.d〇c/n 七 、申請專利範圍 種隔離電路,_接於H路之—輸出節點及 Μΐί路之—輸人節點之間,該第1路係、由一第一電 I、電壓所供電,該隔離電路包含有: >第開關,該第-開關之一第—端叙接於該第二電 壓,該輪入節點’該第—開關之一控制端耦接於該第一電 M夕:第^關’該第二開關之一第-端耦接於該第-開 二f7、’該第二開關之-第二端耦接於該第二電 竖,開關之一控制端耦接於該第一電壓; 主位认第Γ開關’該第三開關之—第—端及—第二端分別 電路之該輪出節點及該第二電路之該輸入節 ’山^弟一開關之一控制端耦接於該第—開關之該第二 令而,以及 本偏壓產生電路,減於該第—電壓以及該第二 电=之該輸人節點,其巾該讀驗產生魏選擇性地將 及第電壓及該第二電路之該輸人節點的—電㉟二者之較 大者提供至該第三開關的—本體。 土 2·如申凊專利範圍第1項所述之隔離電路,其中該本 版偏[,生電路更選擇性地將該第_電壓及該第二電路之 入㊅故錢壓二者之較大者提供至該第—開關的一 本體。 ^ 士中。月專利範圍第1項所述之隔離電路,更包括-第四開關’其中該第四開關之一第一端及一第二端分別耦 14 1343706 P62980021TW 3 l463twfdoc/H 接於該第/電路之該輸出節點及該第二電路之該輸入節 點,該第四開關之—控制端耦接於該第一電壓。 4. 如申請專利範圍第3項所述之隔離電路,其中該第 一開關及該第三開關皆為P型電晶體,且該第二開關及嗜 第四開關皆為N型電晶體。 人 5. 如申請專利範圍第2項所述之隔離電路,其中該本 體偏壓產生電路包含有: ^
一第五開關,該第五開關之一第一端耦接於該第—電 壓,該第五開關之一第二端耦接於該第一開關之該本體= 該第三開關之5亥本體,該第五開關之一控制端耦接於該第 二電路之該輸入節點;以及 一第六開關,該第六開關之一第一端耦接於該第二電 路之該輸入節點,該第六開關之一第二端耦接於該第 關之該本體與該第三開關之該本體,該第六開關之—杵 端耦接於該第一電壓。
6. 如申請專利範圍第5項所述之隔離電路,其中該〜 五開關及該第六開關皆為Ρ型電晶體。 、^弟 7. 如申請專利範圍第2項所述之隔離電路 體偏壓產生電路包含有: -第七開關’該第七開關之一第一端轉接於 壓該第七開關之-第二端減於該第1關之該本^ 該第三Μ之該本體’該第七開關之—控制㈣接於該^ 一電壓;以及 w木 15 丄J43/U0 P6298002ITW 3l463twf.d〇c/n 路之該輪入f ’該第八開關之一第一端耦接柃、、 關之該本二二該第八開關之,第二端轉接柃讀第〜電 端懈ί三開關之該本體’該第八開關<、:開 、4弟一電路之該輪入節點。 趁制 上上如申請專利範圍第7項所述之隔離電路,h 开$及碟第八開關皆為N塑電晶體。 〜咳第 一如申請專利範圍第1項所述之隔離電路,其 一電堡為1統電壓,而該第二電壓為-接地^中讀第 及一1 第0二:,離電路,接於^第-電路之-i出節畔 兒路之—輸入節點之間,該第一電路係由—笛— 电堅與二第二電壓所供電,該隔離電路包含有: 斤開關組,耦接於該第一電壓以及該第二電路之 a輸入即點,用來於該第一電壓處於一第—電位時,將— ,關=制節點耦接至該第二電壓,並於該第一電壓處於— 第一電位時’將該開關控制節點耦接至該第二電路之該 入節點; 平别 …—第二開關組,耦接於該第一電路之該輸出節點與該 第二電路之該輸入節點之間,其中該第二開關組受控於^ 開關控制節點而決定是否隔離該第一電路之該輸出節點與 違第一電路之該輸入節點;以及 —本體偏壓產生電路’柄接於該第一電壓以及該第二 電路之該輸入節點,其中該本體偏壓產生電路選擇性地將 該第一電壓及該第二電路之該輸入節點之一電壓二者之較 大者提供至該第二開關組之一本體。 16 1343706 P62980021TW 31463twf.doc/n 11 ·如申請專利範圍第10項所述之隔離電路,其中該 第一開關組包含有: 一第一開關,該第一開關之一第一端耦接於該第二電 路之該輸入節點,該第一開關之一第二端耦接於該開關控-制節點,該第一開關之一控制端耦接於該第一電壓;以及
一第二開關,該第二開關之一第一端及一第二端分別 耦接於該開關控制節點及該第二電壓,該第二開關之一控 制端耦接於該第一電壓。 12. 如申請專利範圍第11項所述之隔離電路,其中該 第一開關為一 P型電晶體,且該第二開關為一 N型電晶體。 13. 如申請專利範圍第10項所述之隔離電路,其中該 第二開關組包含有: 一第三開關,該第三開關之一第一端及一第二端分別 耦接於該第一電路之該輸出節點及該第二電路之該輸入節 點,該第三開關之一控制端耦接於該開關控制節點。'
14. 如申請專利範圍第13項所述之隔離電路,其中該 第二開關組更包含: 一第四開關,該第四開關之一第一端及一第二端分別 耦接於該第一電路之該輸出節點及該第二電路之該輸入節 點,該第四開關之一控制端耦接於該第一電壓。 15. 如申請專利範圍第14項所述之隔離電路,其中該 第三開關為一 P型電晶體,且該第四開關為一 N型電晶體。 16. 如申請專利乾圍弟10項所述之隔離電路,其中該 本體偏壓產生電路更選擇性地將該第一電壓及該第二電路 17 1343706 P62980021TW 31463twf.d〇c/a 之泫輸入節點之該電壓二者之較大者提供至該第一開關组 的一本體。 17,如申請專利範圍第16項所述之隔離電路,其中該 本體偏壓產生電路包含有: ^ f第五開關,該第五開關之一第一端耦接於該第一電 壓:,第五開關之—第二雜接於該第—關組之該本體 及:亥第一開關組之該本體,該第五開關之一控制端柄接於 5亥第一電路之該輸入節點;以及 二第六開關,該第六開關之一第一端耦接於該第二電 路之。亥輸入節點,該第六開關之一第二端搞接於該第一開 關f之該本體及該第二開關組之該本體,該第六開關之-控制端耦接於該第一電壓。 一丨8·如申睛專利範圍第17項所述之隔離電路,其中該 弟五開關及該第六開關皆為p型電晶體。 19.如申凊專利範圍第16項所述之隔離電路 本體偏壓產生電路包含有·· ,其中該 弟七開關’該第七開關之. 乐八開關 饮+咏乐八间關t一第一端耦接於兮筮 亥輸入節點,該第八開社一第二端叙接料一 關組之該本體及該第二開關組 控制_接於該第二電路之該輸人節=。知八開關 18 1343706
P62980021TW 31463twf doc/n 20. 如申請專利範圍第19項所述之隔離電路,其中該 第七開關及該第八開關皆為N型電晶體。 21. 如申請專利範圍第10項所述之隔離電路,其中該 第一電壓為一系統電壓,而該第二電壓為一接地電壓。 19
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW098123607A TWI343706B (en) | 2009-07-13 | 2009-07-13 | Isolation circuit |
US12/551,551 US7924083B2 (en) | 2009-07-13 | 2009-08-31 | Isolation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW098123607A TWI343706B (en) | 2009-07-13 | 2009-07-13 | Isolation circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201103256A TW201103256A (en) | 2011-01-16 |
TWI343706B true TWI343706B (en) | 2011-06-11 |
Family
ID=43426999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW098123607A TWI343706B (en) | 2009-07-13 | 2009-07-13 | Isolation circuit |
Country Status (2)
Country | Link |
---|---|
US (1) | US7924083B2 (zh) |
TW (1) | TWI343706B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5923919B2 (ja) * | 2011-10-11 | 2016-05-25 | 株式会社ソシオネクスト | 半導体装置及びアナログスイッチの制御方法 |
KR101863973B1 (ko) * | 2013-07-08 | 2018-06-04 | 매그나칩 반도체 유한회사 | 씨모스 아날로그 스위치 회로 |
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-
2009
- 2009-07-13 TW TW098123607A patent/TWI343706B/zh active
- 2009-08-31 US US12/551,551 patent/US7924083B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TW201103256A (en) | 2011-01-16 |
US20110006829A1 (en) | 2011-01-13 |
US7924083B2 (en) | 2011-04-12 |
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